專利名稱：高電壓絕緣體上硅晶體管及其制造方法
技術領域：
本發(fā)明通常涉及半導體器件的制造，更具體地說，涉及高電壓絕緣體上硅(SOI)晶體管以及制造方法。
背景技術：
常規(guī)的體硅晶體管可以適應高電壓。更具體地說，當在這種常規(guī)體硅晶體管上施加高電壓時，晶體管可以將高電壓減小以使晶體管使用典型的電壓范圍運行。然而，常規(guī)的絕緣體上硅(SOI)晶體管典型地不能適應高電壓。因此，許多SOI晶體管的優(yōu)點不能在高電壓應用中實現(xiàn)。

發(fā)明內(nèi)容
在本發(fā)明的第一方面，提供了制造高電壓晶體管的第一方法。第一方法包括步驟(1)提供包括在絕緣體上硅(SOI)層下面的絕緣層下面的體硅層的襯底；和(2)在SOI層中形成包括晶體管的擴散區(qū)域的晶體管節(jié)點的一個或多個部分。部分晶體管節(jié)點適于將晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
在本發(fā)明的第二方面，提供了第一裝置。第一裝置是高電壓晶體管，其包括(1)柵極溝道，在襯底的絕緣體上硅(SOI)層中形成，其中襯底包括位于SOI層下面的絕緣層下面的體硅層；和(2)晶體管節(jié)點，與柵極溝道連接。晶體管節(jié)點包括晶體管的擴散區(qū)域，以及在SOI層中成部分晶體管節(jié)點。還有，部分晶體管節(jié)點適于將晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
在本發(fā)明的第三方面，提供了第一系統(tǒng)。第一系統(tǒng)是襯底，包括(1)體硅層，位于絕緣體上硅(SOI)層下面的絕緣層下面；和(2)高電壓晶體管，具有(a)柵極溝道，在襯底的SOI層中形成；和(b)晶體管節(jié)點，與柵極溝道連接。晶體管節(jié)點包括晶體管的擴散區(qū)域，以及在SOI層中形成部分晶體管節(jié)點。還有，部分晶體管節(jié)點適于將晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。根據(jù)本發(fā)明的這些和其它方面提供了許多其它方面。
通過下面的詳細描述，所附權利要求書和附圖，本發(fā)明的其它特征和方面將變得更加顯而易見。


圖1是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第一步驟之后的襯底的截面?zhèn)纫晥D。
圖2是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第二步驟之后的襯底的截面?zhèn)纫晥D。
圖3是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第三步驟之后的襯底的截面?zhèn)纫晥D。
圖4是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第四步驟之后的襯底的截面?zhèn)纫晥D。
圖5是根據(jù)本發(fā)明的實施例示出對于在圖4的高電壓晶體管中包括的各種硅厚度的IR降/單位長度和摻雜劑濃度之間的關系的曲線圖500。
圖6是根據(jù)本發(fā)明的實施例在制造第二示例性高電壓晶體管的方法的第一步驟之后的襯底的截面?zhèn)纫晥D。
圖7是根據(jù)本發(fā)明的實施例在制造第二示例性高電壓晶體管的方法的第二步驟之后的襯底的截面?zhèn)纫晥D。
圖8是根據(jù)本發(fā)明的實施例在制造第二示例性高電壓晶體管的方法的第三步驟之后的襯底的截面?zhèn)纫晥D。
圖9是根據(jù)本發(fā)明的實施例在制造第三示例性高電壓晶體管的方法的第一步驟之后的襯底的截面?zhèn)纫晥D。
圖10是根據(jù)本發(fā)明的實施例在制造第三示例性高電壓晶體管的方法的第二步驟之后的襯底的截面?zhèn)纫晥D。
圖11是根據(jù)本發(fā)明的實施例在制造第個示例性高電壓晶體管的方法的第三步驟之后的襯底的截面?zhèn)纫晥D。
具體實施例方式
本發(fā)明提供了高電壓SOI晶體管以及制造方法。更具體地說，本發(fā)明提供了包括在絕緣層，例如掩埋氧化物(BOX)層上的硅層的晶體管。硅層的至少一個區(qū)域適于將由晶體管傳感的高電壓(如，大于或等于約5V)減小以使晶體管可以使用典型的晶體管電壓范圍(如，在約1和約3V之間)運行。硅層的該區(qū)域是晶體管擴散區(qū)域的一部分，其用作晶體管的高電壓節(jié)點或被包括在晶體管的高電壓節(jié)點中。在一些實施例中，由高電壓節(jié)點提供的電壓減小是基于包括在高電壓節(jié)點中的隔離物的一個或多個尺寸(如，寬度)和/或適于減小高電壓的硅層的區(qū)域中的硅的濃度(如，摻雜劑濃度)。還有，在一些實施例中，由高電壓節(jié)點提供的電壓減小是基于適于減小高電壓的硅層的區(qū)域的厚度。作為選擇，在一些其它實施例中，外延硅層在硅層的至少一個區(qū)域上形成。在該實施例中，由高電壓節(jié)點提供的電壓減小也是基于在外延硅層中的硅的濃度(如，摻雜劑濃度)。
按照這種方式，本發(fā)明提供了高電壓SOI晶體管及其制造方法。該高電壓SOI晶體管包括高電壓節(jié)點，該高電壓節(jié)點包括適于將由晶體管傳感的電壓減小的區(qū)域(例如，引起IR降)以使晶體管可以使用典型的晶體管電壓范圍中的電壓運行。
圖1是根據(jù)本發(fā)明的實施例在制造第一個示例性高電壓晶體管的方法的第一步驟之后的襯底100的截面?zhèn)纫晥D。參考圖1，提供了襯底100。襯底100包括在絕緣層，例如掩埋氧化物(BOX)層104下面的體硅層102。BOX層104在硅層(如，絕緣體上硅(SOI)層)106下面。硅層106包括單晶硅(盡管硅層106包括不同類型的硅)。在一些實施例中，硅層106具有約1×1015cm-3到約1×1017cm-3(盡管可以使用較大或較小和/或不同的濃度)的p-型摻雜劑的濃度。作為實例，使用反應例子蝕刻(RIE)，隨后進行化學氣相沉積(CVD)和化學機械拋光(CMP)在襯底100上形成STI氧化物區(qū)域108。然而，STI氧化物區(qū)域可以以不同的方式形成。
還有，在襯底100上形成柵極疊層110。例如，使用CVD或其它合適的方法，隨后進行RIE或其它合適的方法在襯底100上的SOI層106的部分112上形成柵極氧化物層111。SOI層106的該部分112可用作柵極溝道113。柵極氧化物層111可用作柵極介質(zhì)。在柵極介質(zhì)層111上形成柵極導體層114，并以相似的方式在柵極導體層114上形成柵極覆蓋氧化物層116。
使用CVD或其它合適的方法在襯底100上形成保形絕緣層。此后，使用RIE或其它合適的方法除去部分絕緣層。按照這種方式，在襯底100上臨近柵極介質(zhì)層111，柵極導體層114和/或柵極覆蓋氧化物層116的側(cè)壁形成一個或多個絕緣隔離物118。每個絕緣隔離物118具有約5nm到約60nm的寬度(盡管可以使用較大或較小和/或不同的寬度范圍)。
可以使用成角度的離子/注入(I/I)或其它合適的方法在SOI層106的多個區(qū)域(如，第一或第二區(qū)域120，122)中的硅中注入延伸。延伸將該區(qū)域120，122的各自的電阻減小。相似地，將暈圈(halo)124注入SOI層106中。暈圈124會影響將要制造的高電壓晶體管的閾值電壓。SOI層106的第一和第二區(qū)域120，122可用作將要制造的晶體管的各自的擴散區(qū)域。
該階段的襯底100可用作下面描述的第一到第三示例性高電壓晶體管的基本器件。例如，該基本器件可用于形成高電壓n-溝道MOSFET(NMOS)和/或p-溝道MOSFET(PMOS)。襯底100的第一部分或節(jié)點可用作高電壓節(jié)點126，而襯底100的第二部分或節(jié)點可用作低電壓節(jié)點128。
圖2是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第二步驟之后的襯底100的截面?zhèn)纫晥D。參考圖2，使用旋涂技術或其它合適的方法在襯底100上沉積光致抗蝕劑層。光致抗蝕劑層使用掩膜構圖以在隨后的對本領域的技術人員公知的工藝(如，顯影)中除去部分光致抗蝕劑層。按照這種方式，在襯底100的低電壓節(jié)點128上形成掩膜200。作為選擇，除了光致抗蝕劑層，沉積硬掩膜材料如多晶硅，氮化硅(SiN)等層，并隨后選擇性地蝕刻以形成掩膜200。因此，高電壓節(jié)點126會保留暴露(如，未被掩膜200覆蓋)。
圖3是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第三步驟之后的襯底的截面?zhèn)纫晥D。參考圖3，使用RIE或其它合適的方法從擴散區(qū)域120，122中的一個(如，第一區(qū)域120)除去硅。因此，SOI層106中的硅(如，有源硅)可以選擇性地變薄(如，在擴散區(qū)域120，122中的一個中)。在RIE時，掩膜(圖2中200)可以防止硅從第二區(qū)域122除去。按照這種方式，第一區(qū)域120中的硅可以從約40nm到約110nm的厚度t1變薄至約10nm到約80nm的厚度t2(盡管對于t1和/或t2可以使用較大或較小和/或不同的范圍)。該變薄的區(qū)域300的厚度決定其電阻并決定由此帶來的電壓降。通過參考圖5下面描述了示例性電壓降的數(shù)據(jù)。
使用CVD或其它合適的方法在襯底100上形成保形絕緣層(如，氮化物層，氧化物層等)。此后，使用RIE或其它合適的方法除去部分絕緣層。按照這種方式，在高電壓節(jié)點126中臨近部分變薄的區(qū)域300上的隔離物118的側(cè)壁形成隔離物302(如，寬隔離物)。隔離物302具有約80nm到約200nm的寬度w1(盡管可以使用較大或較小和/或不同的隔離物寬度范圍)。在一些實施例中，該工藝步驟還可以在襯底100的其它部分，例如低電壓節(jié)點128中的STI氧化物區(qū)域108(假設襯底100的該部分被暴露用于處理)上執(zhí)行以在其上形成隔離物。按照這種方式，在高電壓和低電壓節(jié)點126，128之間建立隔離物寬度差異。更具體地說，隔離物118和隔離物302的結合寬度可以防止與由低電壓節(jié)點128中的隔離物118保護的第二區(qū)域122的部分相比，變薄區(qū)域300在隨后的處理中被暴露更大的部分。
使用RIE或其它合適的方法從襯底100除去掩膜(圖2中200)。相似地，從襯底100除去柵極覆蓋層(圖1中116)。使用高劑量注入在襯底100的暴露部分上形成低接觸電阻區(qū)域304-308。例如，將濃度為1×1019cm-3到約1×1020cm-3的摻雜劑注入襯底100中以形成接觸區(qū)域304-308。通過隔離物302，118保護不受高劑量離子注入的變薄區(qū)域300的部分310適于將其中(如，晶體管中)的電壓減小，并因此用作IR降區(qū)域。IR降區(qū)域310的長度l1基于隔離物302的寬度w1(沿隔離物118的寬度)。高劑量注入后，相對于接觸區(qū)域304的IR降區(qū)域310的摻雜濃度使IR降區(qū)域310提供的電阻大于由接觸區(qū)域302提供的電阻。因此，由IR降區(qū)域310提供的電壓減小是基于該區(qū)域310的厚度t2，長度l1和摻雜濃度，其影響該區(qū)域310的電阻率。按照這種方式，由IR降區(qū)域310提供的電壓減小由隔離物302(如，隔離物302的寬度w1)橫向控制并由用于變薄第一區(qū)域120的RIE縱向控制。
圖4是根據(jù)本發(fā)明的實施例在制造第一示例性高電壓晶體管的方法的第四步驟之后的襯底的截面?zhèn)纫晥D。參考圖4，使用CVD或其它合適的方法在襯底100上沉積金屬層。此后，使用硅化引起金屬與和其耦合的材料(如，硅，柵極導體等)反應，以在襯底100上形成硅化物區(qū)域402-406。然而，可以按照不同的方式形成硅化物區(qū)域402-406。此后，使用CVD或其它合適的方法，隨后進行RIE或其它合適的方法在襯底100上形成互連。例如，在高電壓和低電壓節(jié)點126，128中分別形成互連408，410。按照這種方式，制造第一示例性高電壓晶體管(如，NMOS或PMOS)412。在一些實施例中，晶體管412是SOI n-溝道橫向擴散MOSFET(S-NLDMOS)(盡管晶體管412可以具有不同的結構)。高電壓節(jié)點126可用作漏極，而低電壓節(jié)點128可用作晶體管412的源極，反之亦然。
在運行中，晶體管412的高電壓節(jié)點126可以探測或傳感高電壓并將該高電壓減小到典型地由晶體管用于內(nèi)部運行的電壓。高電壓在約5V到約50V之間，優(yōu)選約10V到約50V，而典型地由晶體管用于內(nèi)部運行的電壓為約1V到約3V。然而，對于高電壓和/或?qū)τ趦?nèi)部晶體管運行可以使用較大或較小和/或不同的范圍。更具體地說，IR降區(qū)域310適于(如，通過尺寸和對其摻雜)將高電壓減小到對于晶體管412的內(nèi)部運行合適的電壓。低電壓節(jié)點128是低電阻，以使低電壓節(jié)點128提供較小的或沒有電壓降。
互連120起到短路的作用，而IR降區(qū)域310起到高阻元件的作用。因此，高電壓節(jié)點126的與其連接的互連120和IR降區(qū)域310分別示意性地表示為與電阻416連接的布線414，它們與柵極溝道113連接。
通過使用上述參考圖1-4的方法，形成具有在襯底100的SOI層106中形成的一個或多個部件的晶體管412。例如，晶體管412包括具有在SOI層106中形成的擴散區(qū)域120的高電壓節(jié)點126。擴散區(qū)域120包括適于將其中的高電壓(如，大于約5V)減小到對于內(nèi)部晶體管運行典型的電壓(如，小于約3V)的橫向控制IR降區(qū)域310。還有，晶體管412包括適于在其中提供較小或沒有電壓降的低電壓節(jié)點128。
圖5是根據(jù)本發(fā)明的實施例示出對于在圖4的高電壓晶體管中包括的各種硅厚度的IR降/單位長度和摻雜劑濃度之間的關系的曲線圖500。參考圖5，曲線圖500中第一到第四組數(shù)據(jù)點502-508示出了作為厚度(如，IR降區(qū)域310分別具有50，100，200和500的厚度)的函數(shù)的IR降/單位長度和摻雜劑濃度之間的關系。曲線圖500示出了對于濃度范圍在1×1015cm-3和1×1019cm-3之間的關系。IR降區(qū)域的厚度決定該區(qū)域的電阻。因此，通過改變硅的IR降區(qū)域的厚度，可以改變該區(qū)域的電阻的幅度的量級。
在模擬或收集曲線圖500的數(shù)據(jù)502-508時做出下面的假設。然而，可以使用不同的假設對數(shù)據(jù)進行模擬或收集。S-NLDMOS晶體管412的驅(qū)動電流的目標為約400μA/μm。因此，在S-NLDMOS的源極和漏極之間可以通過400×10-6A/μm寬度的電流。還有，晶體管412的低電壓運行(例如，內(nèi)部運行)為約1V。
另外，晶體管412的寬度(如，頁面向內(nèi)和向外)為約1μm。因為使用1μm的寬度，使用收集或模擬的數(shù)據(jù)縮放晶體管設計變得簡單。另外，IR降區(qū)域310的長度為1μm。該距離由隔離物302的寬度w1限定。通過使用該寬度w1，可以使用簡單的乘法器很容易地縮放晶體管設計。
如所示，晶體管412包括在高電壓節(jié)點126中具有高摻雜劑濃度，例如，大于約1×1019cm-3的IR降區(qū)域310。該濃度還提供了顯著的電壓降。然而，晶體管412包括提供很低的IR降的低電壓節(jié)點128。因此，總的晶體管的性能不會互逆地受影響。
假設高電壓節(jié)點126適于探測30V，并因此引起產(chǎn)生1V晶體管內(nèi)部運行的29V的IR降。高電壓節(jié)點電阻為約72.5KΩ。如曲線圖500中所示，該IR降可以使用對于任意硅厚度的多個摻雜濃度中的一個獲得。上面的值假設高電壓節(jié)點126包括1μm寬的隔離物。如果將該隔離物的寬度w1減小到約.25μm，那么如曲線圖500中所示的電壓降將減小4倍。因此，在曲線圖500中示出的提供116V的IR降/單位長度的厚度和摻雜劑濃度的組合可用于該晶體管的設計。如曲線圖500中所示，對于摻雜濃度和硅厚度的許多組合存在解決方案。因此，晶體管設計的主要解決方案是基于器件要求。
本發(fā)明提供了第二示例性高電壓晶體管(圖8中800)及其制造方法。制造第二示例性高電壓晶體管的方法包括參考圖1和2描述的制造第一示例性晶體管的方法的步驟。為了方便，在適當?shù)臅r候，可以將第一示例性高電壓晶體管412中的部件的參考標號用于第二示例性高電壓晶體管中的對應的部件。
圖6是根據(jù)本發(fā)明的實施例在制造第二示例性高電壓晶體管的方法的第一步驟之后的襯底600的截面?zhèn)纫晥D。參考圖6，使用CVD或其它合適的方法在襯底600上形成保形絕緣層(如，氮化物層，氧化物層等)。此后，使用RIE或其它合適的方法除去部分絕緣層。按照這種方式，在高電壓節(jié)點126中臨近部分第一區(qū)域120上的隔離物118的側(cè)壁形成隔離物302(如，寬隔離物)。隔離物302具有約10nm到約100nm(盡管可以使用較大或較小和/或不同的隔離物寬度范圍)的寬度w1。相對制造第一示例性高電壓晶體管412的方法，在制造第二示例性高電壓晶體管800的方法中，在形成隔離物302之前SOI層106不被選擇性地變薄。更具體地說，第一區(qū)域120不會變薄到厚度t2，而是保持厚度t1。在一些實施例中，該處理步驟還在襯底600的其它部分，例如在低電壓節(jié)點128(假設襯底600的該部分被暴露用于處理)中的STI氧化物區(qū)域108上形成隔離物302。按照這種方式，在高電壓和低電壓節(jié)點126，128之間形成隔離物寬度差異。更具體地說，隔離物118和隔離物302的結合寬度可以防止與由低電壓節(jié)點128中的隔離物118保護的第二區(qū)域122的部分相比，第一區(qū)域120在隨后的處理中被暴露更大的部分。
圖7是根據(jù)本發(fā)明的實施例在制造第二示例性高電壓晶體管的方法的第二步驟之后的襯底600的截面?zhèn)纫晥D。參考圖7，從襯底600除去掩膜200和柵極覆蓋層(圖6中116)以及將摻雜劑注入襯底600的步驟與上述參考圖3的對應的步驟相似。例如，使用RIE或其它合適的方法從襯底600除去掩膜200。相似地，從襯底600除去柵極覆蓋層116。使用高劑量注入在襯底600的暴露的部分上形成接觸區(qū)域。例如，在高電壓節(jié)點126中形成接觸區(qū)域700。還有，形成接觸區(qū)域306，308。例如，將濃度為1×1019cm-3到約1×1020cm-3的n-型摻雜劑(在NFET器件的情況下)注入襯底600中以形成低接觸電阻區(qū)域306，308，700。由隔離物302，118保護不受高劑量注入的第一區(qū)域120的部分702適于減小其中的電壓，并因此可用作IR降區(qū)域。IR降區(qū)域702的長度l2基于隔離物302的寬度w1(以及隔離物118的寬度)。高劑量注入后，相對于接觸區(qū)域700的IR降區(qū)域702的摻雜濃度使由IR降區(qū)域310提供的電阻大于由接觸區(qū)域700提供的電阻。因此，由IR降區(qū)域702提供的電壓減小基于影響其電阻率的該區(qū)域702的厚度t1，長度l2和摻雜濃度。按照這種方式，由IR降區(qū)域702提供的電壓減小由隔離物302(如，隔離物302的寬度w1)橫向控制。
圖8是根據(jù)本發(fā)明的實施例在制造第二示例性高電壓晶體管的方法的第三步驟之后的襯底600的截面?zhèn)纫晥D。參考圖8，在襯底600上形成硅化物和互連120的步驟與上述參考圖4的對應的步驟相似。例如，使用CMP或其它合適的方法在襯底600上沉積金屬層。此后，使用硅化引起金屬與和其耦合的材料(如，硅，柵極導體等)反應以在襯底600上形成硅化物區(qū)域402-406。此后，使用CVD或其它合適的方法，隨后進行RIE或其它合適的方法在襯底600上形成互連。例如，在高電壓和低電壓節(jié)點126，128中分別形成互連408，410。按照這種方式，制造第二示例性高電壓晶體管(如，NMOS或PMOS)800。與第一示例性高電壓晶體管412相似，在一些實施例中，晶體管800是SOI n-溝道橫向擴散MOSFET(S-NLDMOS)(盡管晶體管800可以具有不同的結構)。高電壓節(jié)點126可用作漏極，而低電壓節(jié)點128可用作晶體管800的源極，反之亦然。
在運行中，晶體管800的高電壓節(jié)點126可以探測或傳感高電壓并將該高電壓減小到典型地由晶體管用于內(nèi)部運行的電壓。高電壓在約5V到約50V之間，而典型地由晶體管用于內(nèi)部運行的電壓為約1V到約3V。更具體地說，IR降區(qū)域702適于(如，通過尺寸和對其摻雜)將高電壓減小到對于晶體管800的內(nèi)部運行合適的電壓。例如，因為IR降區(qū)域702具有厚度t1，可以使用晶體管800傳感約5V到約10V的高電壓。低電壓節(jié)點128是低電阻，以使低電壓節(jié)點128提供較小的或沒有電壓降。
與第一示例性高電壓晶體管412相似，在第二示例性高電壓晶體管800中，互連408起到短路的作用，而IR降區(qū)域702起到高阻元件的作用。因此，與高電壓節(jié)點126的IR降區(qū)域702連接的互連408示意性地表示為與電阻804連接的布線802，它們與表示為布線806的溝道113連接。
通過使用上述參考圖6-8的方法，形成具有在襯底600的SOI層106中形成的一個或多個部件的晶體管800。例如，晶體管800包括具有在SOI層106中形成的擴散區(qū)域120的高電壓節(jié)點126。擴散區(qū)域120包括IR降區(qū)域702，其適于將其中的高電壓(如，大于約5V，優(yōu)選在約5V和約10V之間)減小到對于內(nèi)部晶體管運行典型的電壓(如，小于約3V)。還有，晶體管800包括適于在其中提供較小的或沒有電壓降的低電壓節(jié)點128。
本發(fā)明提供了第三示例性高電壓晶體管(圖11中1116)及其制造方法。制造第三示例性高電壓晶體管的方法包括參考圖6描述的制造第二示例性晶體管的方法的步驟。為了方便，在適當?shù)臅r候，將第二示例性高電壓晶體管800中的部件的參考標號用于第三示例性高電壓晶體管(圖11中1116)中的對應的部件。圖9是根據(jù)本發(fā)明的實施例在制造第三示例性高電壓晶體管的方法的第一步驟之后的襯底900的截面?zhèn)纫晥D。參考圖9，使用RIE或其它合適的方法從襯底900除去掩膜200。然而，沒有除去柵極覆蓋層116，從而在隨后的處理(如，硅外延)中防止將擴散區(qū)域120，122短接到柵極疊層110。
使用外延或其它合適的方法在襯底900上選擇性地的生長硅區(qū)域。例如，在高電壓節(jié)點126中的第一擴散區(qū)域120的暴露部分上形成外延硅的第一區(qū)域902。外延硅的第一區(qū)域902具有約10nm到約100nm的厚度t3和約50nm到約500nm的長度l3(盡管可以使用較大或較小和/或不同的厚度和/或長度)。相似地，在低電壓節(jié)點128中的第二擴散區(qū)域122的暴露部分上形成外延硅的第二區(qū)域904。外延硅的第二區(qū)域904具有約10nm到約100nm的厚度t4和約50nm到約500nm的長度l4(盡管可以使用較大或較小和/或不同的厚度和/或長度)。按照這種方式，形成升高的擴散區(qū)域。外延硅的第一區(qū)域902和/或第二區(qū)域904具有約1×1018cm-3到約1×1020cm-3(盡管可以使用較大或較小和/或不同的濃度范圍)的n-型摻雜劑濃度(在NFET器件的情況下)。在一些實施例中，為達到該濃度，原位摻雜(如，用低劑量的摻雜劑)外延硅的第一和/或第二區(qū)域902，904。作為選擇，可以在外延后進行襯底注入(如，用低劑量的摻雜劑)以達到該濃度。
高電壓節(jié)點126中的第一外延硅區(qū)域902和第二外延硅區(qū)域904適于減小其中的電壓，并因此可用作IR降區(qū)域906。由第一外延硅區(qū)域902和/或第一擴散區(qū)域120提供的電壓減小基于其各自的摻雜劑濃度。還有，由第一外延硅區(qū)域902和/或第一擴散區(qū)域120提供的電壓減小基于其各自的尺寸(如，長度和寬度)。因此，第一外延硅區(qū)域902和/或第一擴散區(qū)域120通過橫向和縱向的路徑提供IR降。還有，IR降區(qū)域906適于散發(fā)由通過節(jié)點126的高電流引起的熱能(如，熱量)。與電壓減小相似，由IR降區(qū)域906提供的熱散發(fā)基于第一外延硅區(qū)域902和/或第一擴散區(qū)域120的各自的尺寸(如，長度和寬度)。
圖10是根據(jù)本發(fā)明的實施例在制造第三示例性高電壓晶體管的方法的第二步驟之后的襯底900的截面?zhèn)纫晥D的結構圖。參考圖10，使用旋涂技術或其它合適的方法在襯底900上沉積光致抗蝕劑層。用掩膜構圖光致抗蝕劑層以在隨后的處理(如，顯影)中除去部分光致抗蝕劑層。按照這種方式，在襯底900的高電壓節(jié)點126上形成第二掩膜1000。作為選擇，除了光致抗蝕劑層，可以沉積硬掩膜材料例如多晶硅，氮化硅(SiN)等層，并隨后選擇性地蝕刻以形成第二掩膜1000。因此，低電壓節(jié)點128保持暴露(如，未被第二掩膜1000覆蓋)。
使用高劑量注入摻雜低電壓節(jié)點128。例如，將濃度為1×1018cm-3到約1×1021cm-3的n-型摻雜劑(在NFET器件的情況下)注入到襯底100中以摻雜第二外延硅區(qū)域904。然而，可以使用較大或較小和/或不同的濃度范圍。附加或作為選擇，可以使用不同類型的和/或附加的摻雜劑。該注入引起低電壓節(jié)點128具有低電阻。因此，低電壓節(jié)點128提供較小的或沒有電壓降。因此，可以改進在低電壓節(jié)點128(和全部)上的制造晶體管的操作。
圖11是根據(jù)本發(fā)明的實施例在制造第三示例性高電壓晶體管的方法的第三步驟之后的襯底900的截面?zhèn)纫晥D。參考圖11，使用RIE或其它合適的方法從襯底900除去第二掩膜(圖10中1000)。相似地，從襯底900除去柵極覆蓋層(圖9中116)。此后，使用高劑量注入在襯底900的暴露部分上形成接觸區(qū)域。例如，在高電壓節(jié)點126，低電壓節(jié)點128和在柵極導體114的暴露部分上分別形成接觸區(qū)域1100-1104。例如，將濃度為1×1019cm-3到約1×1020cm-3的n-型摻雜劑(在NFET器件的情況下)注入襯底900中以形成低接觸電阻區(qū)域1100-1104。隔離物302保護第一區(qū)域120的其下面的部分1105不被暴露于注入。
使用CMP或其它合適的方法在襯底900上沉積金屬層。此后，使用硅化引起金屬與和其耦合的材料(如，柵極接觸區(qū)域1100-1104)反應以在襯底900上形成硅化物區(qū)域1106-1110。
此后，使用CVD或其它合適的方法，隨后進行RIE或其它合適的方法在襯底900上形成互連。例如，在高電壓和低電壓節(jié)點126，128中分別形成互連1112，1114。按照這種方式，制造第三示例性高電壓晶體管(如，NMOS或PMOS)1116。在一些實施例中，晶體管1116是SOI n-溝道橫向擴散MOSFET(S-NLDMOS)(盡管晶體管1116可以具有不同的結構)。高電壓節(jié)點126可用作漏極，而低電壓節(jié)點128可用作晶體管1116的源極，反之亦然。
在運行中，與第一和第二晶體管412，800相似，第三示例性晶體管1116的高電壓節(jié)點126可以探測或傳感高電壓并將該高電壓減小到典型地由晶體管用于內(nèi)部運行的電壓。高電壓在約5V到約50V之間，而典型地由晶體管用于內(nèi)部運行的電壓為約1V到約3V。更具體地說，IR降區(qū)域906適于(如，通過尺寸和對其摻雜)將高電壓減小到對于晶體管1116的內(nèi)部運行合適的電壓。另外，IR降區(qū)域906適于散發(fā)由通過該區(qū)域906的高電流引起的熱能。低電壓節(jié)點128是低電阻，以使低電壓節(jié)點128提供較小的或沒有電壓降。
在第三示例性高電壓晶體管1116中，互連1112起到短路的作用，IR降區(qū)域906的第一外延硅區(qū)域902起到第一高阻元件的作用，而IR降區(qū)域906的第一擴散區(qū)域120起到第二高阻元件的作用。因此，與高電壓節(jié)點126的IR降區(qū)域906連接的互連1112示意性地表示為與第一電阻1118連接的布線1117，其中第一電阻1118與第二電阻1120連接，它們與表示為布線1122的溝道113連接。
通過使用第三示例性方法形成具有在襯底900的SOI層106中形成的一個或多個部件的晶體管1116。例如，晶體管1116包括具有在SOI層106中形成的擴散區(qū)域120的高電壓節(jié)點126。擴散區(qū)域120和縱向控制的第一外延硅區(qū)域902形成適于將其中的高電壓(如，大于約5V)減小到對于內(nèi)部晶體管運行典型的電壓(如，小于約3V)的IR降區(qū)域906。還有，晶體管1116包括適于在其中提供較小的或沒有電壓降的低電壓節(jié)點128。如所述，IR降區(qū)域906還會散發(fā)由區(qū)域906中的高電流引起的熱能。
上述描述只公開了本發(fā)明的示例性實施例。落入本發(fā)明范圍的上面公開的裝置和方法的修改對于本領域的技術人員將是顯而易見的。例如，盡管上述IR降區(qū)域310，702，906具有具體的結構，具體的尺寸和/或摻雜濃度，在其它實施例中，可以使用具有不同的結構，方向和/或摻雜濃度的IR降區(qū)域。本發(fā)明的高電壓晶體管412，800，1116適用于在自動化，經(jīng)濟，軍事，太空，醫(yī)療和/或相似領域中的高電壓晶體管應用。高電壓晶體管412，800，1116包括在有源區(qū)域之間具有隔離的3-D器件。
因此，盡管在其示例性實施例中公開了本發(fā)明，可以理解的是其它實施例落入由下面的權利要求書限定的本發(fā)明的精神和范圍內(nèi)。
權利要求
1.一種制造高電壓晶體管的方法，包括下列步驟提供襯底，所述襯底包括在絕緣體上硅(SOI)層下面的絕緣層下面的體硅層；以及在所述SOI層中形成包括晶體管的擴散區(qū)域的晶體管節(jié)點的一個或多個部分；其中部分所述晶體管節(jié)點適于將所述晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
2.根據(jù)權利要求1的方法，其中在所述SOI層中形成包括晶體管的擴散區(qū)域的晶體管節(jié)點的一個或多個部分的步驟包括下列步驟在部分所述擴散區(qū)域上形成絕緣隔離物；以及將摻雜劑注入所述襯底中以使被所述隔離物覆蓋的部分所述擴散區(qū)域的電阻高于被所述隔離物暴露的部分所述擴散區(qū)域。
3.根據(jù)權利要求2的方法，其中形成所述絕緣隔離物的步驟包括形成約10nm到約100nm寬的絕緣隔離物。
4.根據(jù)權利要求2的方法，還包括減小所述擴散區(qū)域中的硅的厚度。
5.根據(jù)權利要求4的方法，其中減小所述擴散區(qū)域中的硅的厚度的步驟包括將所述擴散區(qū)域中的硅的厚度減小至約10nm和約80nm之間。
6.根據(jù)權利要求1的方法，其中在所述SOI層中形成包括晶體管的擴散區(qū)域的晶體管節(jié)點的一個或多個部分的步驟包括下列步驟在部分所述擴散區(qū)域上形成絕緣隔離物；以及在所述擴散區(qū)域的暴露硅上形成外延硅層；其中所述擴散區(qū)域和所述外延硅層適于將所述晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
7.根據(jù)權利要求6的方法，其中形成所述絕緣隔離物的步驟包括形成約10nm到約100nm寬的絕緣隔離物。
8.根據(jù)權利要求6的方法，其中在所述擴散區(qū)域的硅上形成外延硅層的步驟包括在所述擴散區(qū)域的硅上形成約10nm到約100nm厚的外延硅層。
9.根據(jù)權利要求6的方法，其中在所述擴散區(qū)域的暴露硅上形成外延硅層的步驟包括將摻雜劑注入所述外延硅層中以使所述外延硅層的電阻增加。
10.根據(jù)權利要求6的方法，還包括下列步驟在所述SOI層中形成包括所述晶體管的附加擴散區(qū)域的附加晶體管節(jié)點的一個或多個部分；在所述附加擴散區(qū)域的暴露硅上形成外延硅層；其中在所述附加擴散區(qū)域的暴露硅上形成外延硅層的步驟包括將摻雜劑注入所述外延硅層中以使在所述附加擴散區(qū)域的硅上的所述外延硅層的電阻小于在所述擴散區(qū)域的硅上的所述外延硅層的電阻。
11.一種高電壓晶體管，包括柵極溝道，在襯底的絕緣體上硅(SOI)層中形成，其中所述襯底包括在所述SOI層下面的絕緣層下面的體硅層；以及晶體管節(jié)點，與所述柵極溝道連接；其中所述晶體管節(jié)點包括所述晶體管的擴散區(qū)域，并且部分所述晶體管節(jié)點在所述SOI層中形成；以及其中部分所述晶體管節(jié)點適于將所述晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
12.根據(jù)權利要求11的高電壓晶體管，還包括在部分所述擴散區(qū)域上的絕緣隔離物；其中被所述隔離物覆蓋的部分所述擴散區(qū)域的電阻高于未被所述隔離物覆蓋的部分所述擴散區(qū)域的電阻。
13.根據(jù)權利要求12的高電壓晶體管，其中所述絕緣隔離物為約10nm到約100nm寬。
14.根據(jù)權利要求12的高電壓晶體管，其中在所述擴散區(qū)域中的硅的厚度在約10nm和約100nm之間。
15.根據(jù)權利要求11的高電壓晶體管，還包括絕緣隔離物，在部分所述擴散區(qū)域上形成；外延硅層，在所述擴散區(qū)域的硅上形成；其中所述擴散區(qū)域和所述外延硅層適于將所述晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
16.根據(jù)權利要求15的高電壓晶體管，其中所述絕緣隔離物為約5nm到約200nm寬。
17.根據(jù)權利要求15的高電壓晶體管，其中所述外延硅層為約10nm到約100nm厚。
18.根據(jù)權利要求15的高電壓晶體管，其中所述外延層的電阻小于所述擴散區(qū)域的電阻。
19.根據(jù)權利要求15的高電壓晶體管，還包括附加晶體管節(jié)點，與所述柵極溝道連接；其中所述附加晶體管節(jié)點包括所述晶體管的附加擴散區(qū)域，并且部分所述附加晶體管節(jié)點在所述SOI層中形成；以及其中在所述附加擴散區(qū)域的硅上的所述外延硅層的電阻小于在所述擴散區(qū)域的硅上的所述外延硅層的電阻。
20.一種襯底，包括體硅層，位于絕緣體上硅(SOI)層下面的絕緣層下面；以及高電壓晶體管，包括柵極溝道，在所述襯底的所述SOI層中形成；以及晶體管節(jié)點，與所述柵極溝道連接；其中所述晶體管節(jié)點包括所述晶體管的擴散區(qū)域，并且部分所述晶體管節(jié)點在所述SOI層中形成；以及其中部分所述晶體管節(jié)點適于將所述晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。
21.根據(jù)權利要求20的襯底，其中所述高電壓晶體管還包括在部分所述擴散區(qū)域上的絕緣隔離物；其中被所述隔離物覆蓋的部分所述擴散區(qū)域的電阻高于未被所述隔離物覆蓋的部分所述擴散區(qū)域的電阻。
全文摘要
在第一方面，提供了制造高電壓晶體管的第一方法。第一方法包括步驟(1)提供包括在絕緣體上硅(SOI)層下面的絕緣層下面的體硅層的襯底；以及(2)在SOI層中形成包括晶體管的擴散區(qū)域的晶體管節(jié)點的一個或多個部分。部分晶體管節(jié)點適于將晶體管內(nèi)大于約5V的電壓減小至小于約3V的電壓。還提供了許多其它方面。
文檔編號H01L29/786GK101013673SQ20071000699
公開日2007年8月8日 申請日期2007年2月1日 優(yōu)先權日2006年2月3日
發(fā)明者W·R·通蒂, C·J·雷登斯, J·A·曼德爾曼, W·H-L·馬 申請人:國際商業(yè)機器公司