專利名稱：半導(dǎo)體器件及半導(dǎo)體器件的柵極制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件及半導(dǎo) 體器件的柵極制作方法。
背景技術(shù)：
隨著超大規(guī)模集成電路的迅速發(fā)展，芯片的集成度越來越高，元器 件的尺寸越來越小，因器件的高密度、小尺寸引發(fā)的各種效應(yīng)對(duì)半導(dǎo)體 工藝制作結(jié)果的影響也日益突出，常需要針對(duì)小尺寸器件進(jìn)行新的工藝 改進(jìn)。以多晶硅柵極的制作為例，當(dāng)器件尺寸縮小后，采用原有的大尺 寸器件的柵極制作的小尺寸器件易出現(xiàn)柵極漏電現(xiàn)象，該柵極制作方法 對(duì)于小尺寸器件已不再適用，需要對(duì)其進(jìn)行改進(jìn)優(yōu)化。
金屬氧化物半導(dǎo)體晶體管(MOS , Metal Oxide Semiconductor Transistor)是集成電路中一種重要的基本元器件，其主要由半導(dǎo)體襯底、 柵氧化層、多晶硅柵極、柵極側(cè)壁層和源/漏摻雜區(qū)組成。圖1A和1B為說 明現(xiàn)有的MOS器件制作方法的器件剖面圖，其中，圖1A為沉積多晶硅層 后的器件剖面圖，如圖1A所示，首先，在襯底101上形成柵氧化層102， 然后，沉積一層多晶硅層103。在大尺寸器件多晶硅柵極的制作中，該多 晶硅層通常為單層結(jié)構(gòu)，且該多晶硅材料是一種由多種結(jié)晶體所共構(gòu)的 呈柱狀結(jié)構(gòu)排列的硅材料。
圖IB為形成MOS器件后的器件剖面圖，如圖1B所示，在沉積多晶硅 層后，為有效降低多晶硅柵極的電阻值，提高器件性能，通常需要對(duì)多 晶硅柵極103進(jìn)行生長后的離子注入處理，這是影響該器件性能的關(guān)鍵工 藝之一。接著，刻蝕該多晶硅層形成多晶硅4冊(cè)才及103,再接著，沉積柵極 側(cè)壁介質(zhì)層，并刻蝕形成柵4及側(cè)壁層104，最后，以4冊(cè)才及103和柵極側(cè)壁 層104為掩膜進(jìn)行離子注入，形成源/漏區(qū)105和106。為進(jìn)一步降低多晶硅柵極的電阻值，申請(qǐng)?zhí)枮?00410054376.7的中國 專利申請(qǐng)公開了 一種改善多晶硅柵極的電阻值的方法，該方法形成了具 有較大硅晶粒結(jié)構(gòu)的柵極，以有效減少晶界對(duì)電子傳遞的阻礙，進(jìn)一步 降低多晶硅柵極的電阻。對(duì)于大尺寸的器件，因其柵極面積及高度均較 大，即使其柵極結(jié)構(gòu)采用了該種柱狀結(jié)構(gòu)的單層大晶粒柵極，在后面對(duì) 柵極進(jìn)行離子注入時(shí)，注入的離子也不易穿過柵極底部的邊界到達(dá)襯底， 因此，對(duì)于大尺寸器件選用這一單層柱狀結(jié)構(gòu)的柵極來降低柵極電阻值 是可取的，在降低柵極電阻的同時(shí)，不會(huì)導(dǎo)致柵極漏電問題的出現(xiàn)。
但是，對(duì)于小尺寸器件，因其柵極的制作面積及制作厚度均較小， 若仍采用該種柱狀結(jié)構(gòu)的單層多晶硅柵極，在后面對(duì)其進(jìn)行離子注入時(shí) (包括對(duì)多晶硅層的離子注入、對(duì)源/漏極的離子注入等)，注入的離子 易穿過該柱狀結(jié)構(gòu)的單層?xùn)艠O，到達(dá)襯底，結(jié)果導(dǎo)致器件柵極漏電，無 法正常使用。因此，對(duì)于小尺寸器件，現(xiàn)有的單層柱狀結(jié)構(gòu)的多晶硅柵 極結(jié)構(gòu)已不適用，需對(duì)其柵極結(jié)構(gòu)及制作工藝進(jìn)行改進(jìn)，以確保器件的 柵極漏電現(xiàn)象不會(huì)出現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明提供一種半導(dǎo)體器件及半導(dǎo)體器件的柵極制作方法，該半導(dǎo) 體器件采用了新的柵極制作方法，形成了具有不同晶粒大小的多層多晶 硅柵極結(jié)構(gòu)，改善了在小尺寸器件中易出現(xiàn)的柵極漏電問題。
本發(fā)明提供的一種半導(dǎo)體器件，包括襯底和位于所述襯底之上的多 晶硅柵極，其中，所述多晶硅柵極為至少由兩層以上的多晶硅層組成的 多層結(jié)構(gòu)，且相鄰的多晶硅層的晶粒大小不同。
其中，所述多層結(jié)構(gòu)中，晶粒越小的多晶硅層厚度越小。
其中，所述多層結(jié)構(gòu)中，包括非晶的多晶硅層。
本發(fā)明具有相同或相應(yīng)技術(shù)特征的一種半導(dǎo)體器件的柵極制作方 法，包括步驟提供襯底；
在所述襯底上沉積第一多晶硅層；
在所述第一多晶硅層上沉積第二多晶硅層，且所述第一多晶硅層與 所述第二多晶硅層的晶粒大小不同；
在所述襯底上形成4冊(cè)極圖形； 刻蝕所述襯底，形成柵極。
其中，所述第一多晶硅層的晶粒大于所述第二多晶硅層的晶粒，且 所述第一多晶硅層的厚度大于所述第二多晶硅層的厚度。
其中，在沉積第二多晶硅層之后，還沉積了一層晶粒不同于所述第 二多晶硅層的第三多晶硅層。
其中，在沉積第二多晶硅層之后，還沉積了一層非晶的多晶硅層。 其中，沉積第二多晶硅層之后，還對(duì)所述襯底進(jìn)行了離子注入處理。 或者，在沉積第一和第二多晶硅層時(shí)還進(jìn)行了在位摻雜處理。
本發(fā)明具有相同或相應(yīng)技術(shù)特征的另一種半導(dǎo)體器件的柵極制作 方法，包括步驟
提供襯底；
在所述襯底上沉積第一多晶硅層；
對(duì)所述第一多晶硅層進(jìn)行快速熱退火處理，形成小晶粒的第一多晶 硅層；
在所述小晶粒的第一多晶硅層上沉積第二多晶硅層； 在所述第二多晶硅層上形成柵極圖形； 刻蝕所述第二多晶硅層和小晶粒的第一多晶硅層，形成柵極。 其中，沉積第二多晶硅層之后，還對(duì)所述襯底進(jìn)行了離子注入處理。 或者，沉積第一和第二多晶硅層時(shí)還進(jìn)行了在位摻雜處理。其中，所述第一多晶硅層和所述第二多晶硅層的沉積條件相同，且 所述第一多晶硅層的厚度小于所述第二多晶硅層的厚度。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)
本發(fā)明的半導(dǎo)體器件，其柵極由兩層以上的具有不同晶粒大小的多 晶硅層組成，在對(duì)多晶硅層進(jìn)行離子注入時(shí)，因?yàn)樵摼哂卸鄬咏Y(jié)構(gòu)的多 晶硅層的相鄰兩層間的晶粒大小都不同，可以有效防止注入的離子穿越 多晶硅層到達(dá)半導(dǎo)體襯底，從而也防止了器件柵極漏電問題的出現(xiàn)，提 高了器件，尤其是小尺寸器件的生產(chǎn)成品率。
本發(fā)明半導(dǎo)體器件的柵極制作方法，既可以通過改變多晶硅的沉積 條件，如生長溫度，反應(yīng)氣體流量或組成，反應(yīng)壓力等，在同一腔室或 爐管中形成兩層以上具有不同晶粒大小的多晶硅層，也可以通過在每層 多晶硅層生長后，對(duì)其進(jìn)行快速熱退火處理，改變其晶粒大小，形成不 同晶粒大小的多晶硅層。本發(fā)明的柵極制作方法，可以改善器件的柵極 漏電問題，且具有實(shí)現(xiàn)簡單，操作方便的特點(diǎn)。


圖1A和1B為說明現(xiàn)有的MOS器件制作方法的器件剖面圖2A至2D為說明本發(fā)明的半導(dǎo)體器件的4冊(cè)極制作方法的第一實(shí) 施例的器件剖面圖3為本發(fā)明的半導(dǎo)體器件的柵極制作方法的第一實(shí)施例的流程
圖4A至4D為說明本發(fā)明的半導(dǎo)體器件的柵極制作方法的第二實(shí) 施例的器件剖面圖5為本發(fā)明的半導(dǎo)體器件的柵極制作方法的第二實(shí)施例的流程圖。
具體實(shí)施方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合 附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。
本發(fā)明的處理方法可被廣泛地應(yīng)用到許多應(yīng)用中，并且可利用許多 適當(dāng)?shù)牟牧现谱?，下面是通過較佳的實(shí)施例來加以說明，當(dāng)然本發(fā)明并 不局限于該具體實(shí)施例，本領(lǐng)域內(nèi)的普通技術(shù)人員所熟知的一般的替換 無疑地涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。
本發(fā)明利用示意圖進(jìn)行了詳細(xì)描述，在詳述本發(fā)明實(shí)施例時(shí)，為了 便于說明，表示器件結(jié)構(gòu)的剖面圖會(huì)不依一般比例作局部放大，不應(yīng)以 此作為對(duì)本發(fā)明的限定，此外，在實(shí)際的制作中，應(yīng)包含長度、寬度及 深度的三維空間尺寸。
對(duì)于小尺寸器件，采用傳統(tǒng)的單層多晶硅柵極制作方法易引起器件 的柵極漏電，需要對(duì)其進(jìn)行改進(jìn)。為此，本發(fā)明提出了一種半導(dǎo)體器件， 該半導(dǎo)體器件包括襯底和位于襯底之上的多晶硅柵極，其中，該多晶硅 柵極至少由兩層以上的多晶硅層組成，且各層多晶硅層的晶粒大小不 同。通常該多層結(jié)構(gòu)的多晶硅柵極是由大晶粒的多晶硅層和小晶粒的多 晶硅層輪流相間形成，因每兩層間的晶粒大小都有差別，可以有效地防
止離子注入時(shí)因注入的離子穿越至襯底而導(dǎo)致的器件相M及漏電現(xiàn)象，對(duì) 器件，尤其是小尺寸器件的生產(chǎn)成品率有明顯改善。
設(shè)計(jì)本發(fā)明的具有多層結(jié)構(gòu)的多晶硅層?xùn)艠O的結(jié)構(gòu)時(shí)，要從其包含
的層數(shù)、各層的晶粒大小和厚度三方面進(jìn)行考慮。首先^Mv層數(shù)上看，只
要具有兩層以上的晶粒大小不同的多晶硅層，就不會(huì)形成單純的柱狀結(jié) 構(gòu)排列的多晶硅結(jié)構(gòu)，可以在離子注入時(shí)，阻擋注入的離子直接穿越至 襯底。當(dāng)然，隨著多晶硅層層數(shù)的增多，其阻擋效果也會(huì)進(jìn)一步增強(qiáng)。 但是，考慮到多晶硅層層數(shù)的增多，會(huì)導(dǎo)致柵極工藝制作上的復(fù)雜性增
加，通常將該多層結(jié)構(gòu)的多晶硅4冊(cè)極的層凄t沒定為2或3層。
然后，考慮各層的晶粒大小。通常將相鄰的兩層多晶硅層的晶粒設(shè)計(jì)為不相同，如，若第一層是小晶粒，則將第二層設(shè)計(jì)為大晶粒，第三 層又可以設(shè)計(jì)為小晶粒。每兩層間的晶粒大小都不同可以防止在各層之 間形成柱狀連通結(jié)構(gòu)，進(jìn)一步提高阻擋效果。
另夕卜，在設(shè)計(jì)時(shí)還可以在該多層結(jié)構(gòu)的多晶硅柵極的表面設(shè)計(jì)形成 一層非晶的多晶硅層，因非晶的多晶硅層的材料不會(huì)呈有規(guī)律的柱狀排 列，可以有效減小離子注入的穿越幾率，更好地阻隔注入的離子。但是， 因?yàn)榉蔷У亩嗑Ч鑼訒?huì)導(dǎo)致載流子遷移率下降，器件電阻上升，該非晶
的多晶硅層不能生長得太厚，其厚度通常要小于300A。
設(shè)計(jì)了各層的晶粒大小后，可以對(duì)其具體厚度進(jìn)行設(shè)計(jì)。多層結(jié)構(gòu) 的多晶硅層?xùn)艠O的總厚度由器件的具體要求確定，通常會(huì)在600至 1800A之間?？紤]到晶粒較小的多晶硅層的電阻值較大，為了兼顧器件 的電阻特性，可以將各層多晶硅層的厚度設(shè)計(jì)得各不相同，如可以將多 層結(jié)構(gòu)中晶粒較小的多晶硅層的層厚設(shè)置得較薄。
下面通過具體實(shí)施例介紹本發(fā)明的半導(dǎo)體器件柵極的制作方法。
圖2A至2D為說明本發(fā)明的半導(dǎo)體器件的柵才及制作方法的第一實(shí) 施例的器件剖面圖，圖3為本發(fā)明的半導(dǎo)體器件的柵極制作方法的第一 實(shí)施例的流程圖，下面結(jié)合圖2A至2D和圖3對(duì)本發(fā)明的柵極制作方 法的第一實(shí)施例進(jìn)行詳細(xì)說明。
本實(shí)施例中，設(shè)計(jì)的多晶硅柵極的總厚度為IOOOA,由三層多晶硅 層組成。且第一、第二和第二、第三多晶硅層間的晶粒大小各不相同。 設(shè)計(jì)時(shí)將位于最上層的第三多晶硅層的晶粒設(shè)計(jì)得最小，位于中間的第 二多晶硅層設(shè)計(jì)得最大，位于最下層的第一多晶硅層的晶粒大小可以與 第三多晶硅層相同，或不同。本實(shí)施例中，將該第一多晶硅層設(shè)計(jì)得與 第三多晶硅層的晶粒大小不同，其晶粒小于第二多晶硅層，大于第三多 晶硅層。具體的制作方法如下
圖2A為形成第一多晶硅層后的器件剖面圖，如圖2A所示，首先，提供襯底101 (S301),然后，在該襯底上形成4冊(cè)氧化層102 (S302)。 接著，在該柵氧化層上沉積一層第一多晶硅層201 (S303 ),本實(shí)施例 中，該第一多晶硅層的晶粒大小屬于中間水平，該層的厚度也因此較為 居中，例如可以在200至500A之間，如為300A。
本實(shí)施例中，該多晶硅層的生長是由化學(xué)氣相沉積方法沉積或爐管 沉積的方法實(shí)現(xiàn)，要得到晶粒大d、一定的多晶硅層可以通過對(duì)該多晶硅 層的沉積生長條件進(jìn)行調(diào)整而實(shí)現(xiàn)，如可以通過調(diào)整該多晶硅層的生長 溫度、反應(yīng)氣體的流量或組成、腔室的壓力等工藝參數(shù)對(duì)其晶粒大小進(jìn) 行調(diào)整。該種調(diào)整方法為本領(lǐng)域的普通技術(shù)人員所熟知，在此不再贅述。 但要注意，為降低器件的熱預(yù)算，本步的沉積溫度不能過高，通常需要 保持在750°C以下，如在500至750°C之間。
圖2B為形成第二多晶硅層后的器件剖面圖，如圖2B所示，在上 述第一多晶硅層201上沉積第二多晶硅層202 (S304),該第二多晶硅 層202的晶粒要大于第一多晶硅層201。該較大晶粒的多晶硅層202的 形成同樣可以通過調(diào)節(jié)其生長條件而實(shí)現(xiàn)。如可將該層的生長溫度設(shè)置 得低于第一多晶硅層，或通過改變其反應(yīng)氣體流量對(duì)其晶粒大小進(jìn)行調(diào) 整。因該第二多晶硅層202的晶粒較大，電阻值較小，因此從電特性角 度考慮，其厚度可以設(shè)置得比第一多晶硅層厚，例如設(shè)置在300至600 A 之間，如為500 A。
圖2C為形成第三多晶硅層后的器件剖面圖，如圖2C所示，在上 述第二多晶硅層202上沉積第三多晶硅層203 (S305)，位于最上層的 第三多晶硅層203的晶粒比第一和第二多晶硅層202的晶粒都要小，其 電阻值最高，相應(yīng)地，可以將其厚度設(shè)置得比第一、第二多晶硅層都要 薄，例如可以在150至300 A之間，如為200 A。
至此，生長的三層多晶硅層的總厚度達(dá)到了 1000 A,滿足了器件對(duì) 柵極總厚度的要求。同時(shí)，相鄰兩層多晶硅層的晶粒大小也不相同，確保了其在離子注入中的阻擋效果4交好。
上述三層多晶硅層的沉積過程中未同時(shí)通入摻雜劑進(jìn)行在位(in situ)摻雜，為降低柵極電阻，需在其沉積后進(jìn)行離子注入(S306)，以 實(shí)現(xiàn)對(duì)該多層的多晶硅層的摻雜。由于本實(shí)施例中采用了晶粒大小各不 相同的三層多晶硅層的結(jié)構(gòu)，不再是單層的柱狀排列結(jié)構(gòu)，本步離子注 入中，注入的離子不易穿越過三層多晶硅層到達(dá)襯底處。此外，對(duì)于后 續(xù)工藝中要進(jìn)行的其他離子注入工藝中(如源/漏極摻雜)，該多層結(jié)構(gòu) 同橛也可以起到防止離子到達(dá)襯底的作用，從而有效避免了柵極漏電現(xiàn) 象的出現(xiàn)。
對(duì)于生長時(shí)進(jìn)行了在位摻雜的多晶硅層，其可以不進(jìn)行本步的離子 注入，但其在后續(xù)工藝中，仍不可避免地會(huì)有其他離子注入工藝(如源 /漏摻雜)，因此，對(duì)于形成時(shí)已進(jìn)行在位摻雜的多層多晶硅柵極，其同 樣可以在這些后續(xù)的離子注入工藝中防止注入的離子穿過多晶硅柵極 到達(dá)襯底。其中，多晶硅層的在位摻雜可以通過在生長多晶硅層時(shí)向腔 室內(nèi)通入AsH3或PH3等摻雜劑來實(shí)現(xiàn)，這一技術(shù)為本領(lǐng)域的普通技術(shù) 人員所熟知，在此不再贅述。
摻雜處理后，利用光刻技術(shù)在襯底上定義出柵極圖形(S307)，并 利用干法刻蝕方法刻蝕形成具有多層結(jié)構(gòu)的多晶硅柵極(S308)。圖2D 為刻蝕后的器件剖面圖，如圖2D所示，在襯底101上形成了底部有柵 氧化層102的由第一、第二和第三多晶硅層(201、 202和203 )組成的 多層多晶硅4冊(cè)極。
之后，沉積4冊(cè)4及側(cè)壁介質(zhì)層并刻蝕形成4冊(cè)纟及側(cè)壁層，再以柵極和柵 極側(cè)壁層為掩膜進(jìn)行摻雜，形成源/漏區(qū)，完成MOS器件的制作。
本實(shí)施例中，采用了由三層多晶硅層組成的4冊(cè);歐結(jié)構(gòu)，在本發(fā)明的 其他實(shí)施例中，也可以采用由兩層或三層以上的多晶珪層組成的柵極結(jié) 構(gòu)，只要相鄰兩層多晶硅層的晶粒大小不同，即可以改善器件的柵極漏電現(xiàn)象。
本實(shí)施例中，三層多晶硅層都為晶態(tài)，在本發(fā)明的其他實(shí)施例中， 也可以將其中的某一層生長為非晶態(tài)的多晶硅，如可以將位于最上層的 第三多晶硅層生長為非晶的多晶硅層，因非晶的材料不會(huì)呈有規(guī)律的柱 狀排列，可以更有效減小離子注入的穿越幾率。但因?yàn)榉蔷У亩嗑Ч鑼?會(huì)導(dǎo)致載流子遷移率下降，器件電阻上升，該非晶的多晶硅層不能生長
得太厚，其厚度要小于300A。
本實(shí)施例中，三層多晶硅層的晶粒大小不同，是通過調(diào)整其沉積條 件而實(shí)現(xiàn)的，在本發(fā)明的其他實(shí)施例中，還可以通過快速熱退火工藝來 改變多晶硅層的晶粒大小。本發(fā)明的半導(dǎo)體器件的柵極形成方法的第二 實(shí)施例就是通過快速熱退火工藝來形成多層具有不同的晶粒大小的多 晶硅層。
圖4A至4D為說明本發(fā)明的半導(dǎo)體器件的柵極制作方法的第二實(shí) 施例的器件剖面圖，圖5為本發(fā)明的半導(dǎo)體器件的相H及制作方法的第二 實(shí)施例的流程圖，下面結(jié)合圖4A至4D和圖5對(duì)本發(fā)明的柵極制作方 法的第二實(shí)施例進(jìn)行詳細(xì)說明。
圖4A為形成第一多晶硅層后的器件剖面圖，如圖4A所示，首先， 提供襯底101 (S501),然后，在該襯底上形成柵氧化層102 (S502)。 接著，在該柵氧化層上沉積一層第一多晶硅層401 (S503 )，本實(shí)施例 中，假設(shè)由器件要求確定的柵極總厚度為800A,且柵極由兩層多晶硅 層組成。由于是采用快速熱退火工藝令多晶硅層具有不同的晶粒大小， 在本步第一多晶硅層的生長時(shí)，可以先采用較低的生長溫度形成較大的
晶粒，如可以采用與后面生長第二多晶硅層時(shí)相同的生長溫度，通常可 以設(shè)置在500至750°C之間，如為600°C。
然后，為了減小該第一多晶硅層的晶粒大小，可以對(duì)其進(jìn)行快速熱 退火處理(S504)。圖4B為快速熱退火處理后的器件剖面圖，如圖4B所示，經(jīng)過在氮?dú)猸h(huán)境下的快速熱退火處理，原晶粒較大的第一多晶硅
層晶粒明顯變小，形成小晶粒的第一多晶硅層402。雖然采用該種方法
改變晶粒的大小會(huì)增加一步熱退火工藝，但采用快速熱退火工藝改變多 晶硅層的晶粒大小，可以使第一多晶硅層的生長溫度保持在較低水平。
采用快速熱退火后的多晶硅層晶粒變小，但因?yàn)榧尤霟犷A(yù)算可能會(huì)
影響器件性能，為此該層的生長厚度最好設(shè)置得較薄，如可以在150至 300 A之間，本實(shí)施例中設(shè)置為250 A。
接著，再在該晶?？s小后的第一多晶硅層上沉積一層第二多晶硅層 (S505 ),圖4C為形成第二多晶硅層后的器件剖面圖，如圖4C所示， 在上述小晶粒的第一多晶硅層402上沉積第二多晶硅層403,該第二多 晶硅層403的生長條件可以與第一多晶硅層的生長條件相同，如生長溫 度可以同樣為600。C,但是，因不再對(duì)其進(jìn)行快速熱退火處理，其晶粒 要大于第一多晶硅層402的晶粒。在其厚度的設(shè)置上，也可以比第一多 晶硅層設(shè)置得更厚些，如可以設(shè)置在300至850 A之間，假設(shè)為550 A。 至此，形成了總厚度為800A的，由兩層晶粒大小不同的多晶硅層組成 的多晶硅層結(jié)構(gòu)。
本實(shí)施例中，未在兩層多晶硅層的生長中通入摻雜劑進(jìn)行在位(in situ)摻雜，因此，需要在本步沉積完成后進(jìn)行離子注入操作步驟(S506),
以實(shí)現(xiàn)對(duì)該多層結(jié)構(gòu)的摻雜。同樣，由于兩層多晶硅層的晶粒大小不同， 在本步離子注入中，不易發(fā)生注入的離子穿越至襯底的現(xiàn)象，從而可以
有效降低器件柵極漏電的幾率，提高產(chǎn)品的成品率。
在4參雜后，利用光刻技術(shù)在襯底上定義出柵極圖形(S507)，并利 用干法刻蝕方法刻蝕形成具有多層結(jié)構(gòu)的多晶硅柵極(S508 )。圖4D 為刻蝕后的器件剖面圖，如圖4D所示，在襯底101上形成了底部有柵 氧化層102的由第一和第二多晶硅層(402和403 )組成的柵極。
之后，依次形成^^極側(cè)壁層和源/漏#^雜區(qū)，完成MOS器件的制作。
13本發(fā)明利用兩層以上的晶粒大小不同的多晶硅柵極結(jié)構(gòu)改善了小 尺寸器件的柵極漏電問題，以上實(shí)施例只是以最優(yōu)的方式進(jìn)行說明，不 應(yīng)將其理解為對(duì)本發(fā)明的限制，注意到，只要器件的柵極是由兩層以上
的結(jié)構(gòu)組成，且其中任兩層的晶粒大小不同，就應(yīng)當(dāng)視為落入本發(fā)明的 保護(hù)范圍之內(nèi)。
本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明， 任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能 的變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的 范圍為準(zhǔn)。
權(quán)利要求
1、一種半導(dǎo)體器件，包括襯底和位于所述襯底之上的多晶硅柵極，其特征在于所述多晶硅柵極為至少由兩層以上的多晶硅層組成的多層結(jié)構(gòu)，且相鄰多晶硅層的晶粒大小不同。
2、 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述多層結(jié)構(gòu) 中，晶粒越小的多晶硅層厚度越小。
3、 如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述多層結(jié)構(gòu) 中，包括非晶的多晶硅層。
4、 一種半導(dǎo)體器件的柵極制作方法，包括步驟 提供襯底；在所述襯底上沉積第一多晶硅層；在所述第一多晶硅層上沉積第二多晶硅層，且所述第一多晶硅層與 所述第二多晶硅層的晶粒大小不同；在所述襯底上形成柵極圖形； 刻蝕所述襯底，形成柵極。
5、 如權(quán)利要求4所述的制作方法，其特征在于所述第一多晶硅 層的晶粒大于所述第二多晶硅層的晶粒。
6、 如權(quán)利要求5所述的制作方法，其特征在于所述第一多晶硅 層的厚度大于所述第二多晶硅層的厚度。
7、 如權(quán)利要求4所述的制作方法，其特征在于在沉積第二多晶 硅層之后，還沉積了 一層晶粒不同于所述第二多晶硅層的第三多晶硅 層。
8、 如權(quán)利要求4所述的制作方法，其特征在于在沉積第二多晶 硅層之后，還沉積了一層非晶的多晶硅層。
9、 如權(quán)利要求4所述的制作方法，其特征在于沉積第二多晶硅 層之后，還對(duì)所述村底進(jìn)行了離子注入處理。
10. 如權(quán)利要求4所述的制作方法，其特征在于沉積第一和第二 多晶硅層時(shí)還進(jìn)行了在位摻雜處理。
11. 一種半導(dǎo)體器件的柵極制作方法，包括步驟 提供村底；在所述襯底上沉積第一多晶硅層；對(duì)所述第一多晶硅層進(jìn)行快速熱退火處理，形成小晶粒的第一多晶 硅層；在所述小晶粒的第一多晶硅層上沉積第二多晶硅層；在所述第二多晶硅層上形成柵極圖形；刻蝕所述第二多晶硅層和小晶粒的第一多晶硅層，形成柵極。
12. 如權(quán)利要求11所述的制作方法，其特征在于沉積第二多晶 硅層之后，還對(duì)所述襯底進(jìn)行了離子注入處理。
13. 如權(quán)利要求11所述的制作方法，其特征在于沉積第一和第 二多晶硅層時(shí)還進(jìn)行了在位摻雜處理。
14. 如權(quán)利要求11所述的制作方法，其特征在于所述第一多晶 硅層和所述第二多晶硅層的沉積條件相同。
15. 如權(quán)利要求11所述的制作方法，其特征在于所述第一多晶 硅層的厚度小于所述第二多晶硅層的厚度。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件及半導(dǎo)體器件的柵極制作方法，該半導(dǎo)體器件包括襯底和位于所述襯底之上的多晶硅柵極，其中，所述多晶硅柵極至少由兩層以上的多晶硅層組成，且各層多晶硅層的晶粒大小不同。本發(fā)明的半導(dǎo)體器件的柵極制作方法，通過調(diào)整多晶硅層的沉積條件或加入快速熱退火處理，形成了具有不同晶粒大小的多層多晶硅柵極結(jié)構(gòu)，改善了小尺寸器件易因后續(xù)的離子注入工藝而導(dǎo)致的柵極漏電問題。
文檔編號(hào)H01L29/78GK101295730SQ200710040239
公開日2008年10月29日 申請(qǐng)日期2007年4月24日 優(yōu)先權(quán)日2007年4月24日
發(fā)明者寧先捷, 魏瑩璐 申請(qǐng)人:中芯國際集成電路制造(上海)有限公司