專利名稱：一種改善集成電路制程中硅位錯(cuò)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造技術(shù)，特別是指一種改善集成電路制程中硅位 錯(cuò)的方法。
背景技術(shù)：
所述芯片的靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)區(qū)域的預(yù)充電模式的高漏電問(wèn)題 將導(dǎo)致SRAM區(qū)域的存儲(chǔ)功能失效，并導(dǎo)致最終產(chǎn)品的零良率。對(duì)上述芯 片，也即測(cè)試晶圓作電性失效分析(EFA),采用電性測(cè)試的方法確定失效 點(diǎn)的位置。其中，漏電測(cè)試結(jié)果如圖1所示。X軸為芯片的泄露電流；Y軸 為累積概率數(shù)值，即測(cè)試晶圓的測(cè)試點(diǎn)的百分比數(shù)值， 一個(gè)測(cè)試點(diǎn)即對(duì)應(yīng)測(cè) 試晶圓上的一個(gè)芯片(chip)。如圖1所示，測(cè)試晶圓上99.5%的測(cè)試點(diǎn)的 泄露電流大于10毫安。
繼續(xù)對(duì)上述測(cè)試晶圓作物理失效分析(PFA)，也即是采用物理方式確 定失效機(jī)理的分析方法，具體分析結(jié)果如圖2所示，圖2中若干個(gè)圏所示的 為在SRAM區(qū)域的空洞。空洞可能由硅位錯(cuò)引起，從而導(dǎo)致SRAM區(qū)域的 預(yù)充電模式高漏電問(wèn)題。硅位錯(cuò)可以由制程中的機(jī)械應(yīng)力引起，而機(jī)械應(yīng)力 可以在高能的干式蝕刻，高溫加熱，高電流的較大體積的離子注入等制程中 引入，從而導(dǎo)致硅原子重新排列。柵氧化層，也即二氧化硅(Si02)的生長(zhǎng)屬于高溫、高能制程，從而可 能導(dǎo)致嚴(yán)重的硅位錯(cuò)現(xiàn)象。在現(xiàn)有技術(shù)中，柵氧化層可用氧化法生長(zhǎng)，包括 濕法生長(zhǎng)方式和干法生長(zhǎng)方式。濕法生長(zhǎng)方式的柵氧化層是在高溫下濕法生 長(zhǎng)的，也即是通過(guò)水蒸氣和硅襯底發(fā)生化學(xué)反應(yīng)，生成二氧化硅。干法生長(zhǎng) 方式是指硅襯底和氧氣，在高溫下發(fā)生化學(xué)反應(yīng)，生成二氧化硅。在現(xiàn)有技 術(shù)中，無(wú)論是濕法生長(zhǎng)方式或干法生長(zhǎng)方式，柵氧化層皆是一步就生長(zhǎng)完成 的。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種改善集成電路制程中硅位錯(cuò)的方法，可有效 減少硅位錯(cuò)，降低集成電路芯片的泄露電流，從而提高集成電路芯片的良率。
本發(fā)明的技術(shù)方案包括以下步驟
A、 氧化法生長(zhǎng)第一柵氧化層；
B、 在第一柵氧化層上用化學(xué)氣相沉積法沉積預(yù)定厚度的第二柵氧化層；
C、 通過(guò)電性測(cè)量?jī)x器調(diào)整第一和第二柵氧化層的厚度，使MOS器件 的電性參數(shù)符合器件的規(guī)格要求。
進(jìn)一步地，所述氧化法至少包括濕法生長(zhǎng)方式和干法生長(zhǎng)方式。
進(jìn)一步地，所述第二柵氧化層的厚度大約為制程所需的柵氧化層的總厚 度和第 一柵氧化層的厚度之差。
進(jìn)一步地，所述電性參數(shù)至少包括MOS器件的開(kāi)啟電壓、飽和電流、 漏電流、擊穿電壓、柵氧化層的電容和柵氧化層的擊穿電壓。
本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是柵氧化層分為兩個(gè)步驟生成，并 隨后對(duì)生成厚度進(jìn)行調(diào)整，使其滿足MOS器件電性參數(shù)及柵氧化層質(zhì)量要求的同時(shí)，硅位錯(cuò)現(xiàn)象明顯減少，極大地降低了集成電路芯片的泄露電流， 從而極大地提高了集成電路芯片的良率。


圖1是現(xiàn)有方法的電性失效分析的結(jié)果圖2是現(xiàn)有方法的物理失效分析的結(jié)果圖3是本發(fā)明的方法的物理失效分析的結(jié)果圖4是現(xiàn)有方法和本發(fā)明的方法的電性失效分析的結(jié)果比較圖5是本發(fā)明的方法的良率圖。
具體實(shí)施例方式
以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作詳細(xì)說(shuō)明。 本發(fā)明的 一具體實(shí)例如下所述。
在現(xiàn)有技術(shù)中，柵氧化層是在800攝氏度下濕法生長(zhǎng)，厚度為140埃。 本發(fā)明將柵氧化層的生長(zhǎng)分為兩個(gè)步驟
1、 在800攝氏度下，濕法生長(zhǎng)48埃的第一柵氧化層；
2、 在780攝氏度下，在第一柵氧化層上用化學(xué)氣相沉積法(CVD)沉 積100埃的第二柵氧化層。
在步驟1中，濕法生長(zhǎng)的溫度為800攝氏度，在該溫度下，濕法生長(zhǎng)的 柵氧化層的性能最佳，但本發(fā)明并不限于該溫度，只要能完成柵氧化層的濕 法生長(zhǎng)的溫度皆可。同時(shí)，本發(fā)明也并不限于濕法生長(zhǎng)方式。千法生長(zhǎng)方式， 也即硅襯底和氧氣，在高溫下發(fā)生化學(xué)反應(yīng)生長(zhǎng)二氧化硅的方式，同樣適用 于本發(fā)明。在步驟2中，化學(xué)氣相沉積的化學(xué)反應(yīng)式為SiH2CI2 + 2N2〇——〉Si02(固態(tài))+ 2HCI(氣態(tài))+ 2N2(氣態(tài))，沉積的溫度為780攝氏 度。在該溫度下，沉積的柵氧化層的性能最佳，但本發(fā)明并不限于該溫度， 只要能完成柵氧化層的沉積的溫度皆可。
第二柵氧化層的厚度為100埃，大約等于現(xiàn)有技術(shù)的方法中柵氧化層的 厚度140埃和第一步生長(zhǎng)的第一柵氧化層的厚度48埃之差。在此步驟中， 對(duì)第二柵氧化層的厚度要求并不精確，對(duì)該厚度有待調(diào)整。
在上述兩個(gè)步驟后，再通過(guò)電性測(cè)量調(diào)整第一和第二柵氧化層的厚度， 使采用本發(fā)明的方法的MOS器件的電性參數(shù)與采用現(xiàn)有技術(shù)的方法的 MOS器件的電性參數(shù)一致，符合器件的規(guī)格要求。所述電性參數(shù)包括MOS 器件的開(kāi)啟電壓、飽和電流、漏電流、擊穿電壓、柵氧化層的電容和柵氧化 層的擊穿電壓等。所述電性測(cè)量?jī)x器可為安捷倫(Agilent)公司的 4072A(Tester)和東京電子(TEL)公司的P8-XL(Prober)，當(dāng)然，本發(fā)明 并不局限于上述儀器，只要能完成電性測(cè)量功能的儀器皆可使用。
本發(fā)明旨在提供一種解決硅位錯(cuò)的方法，即將現(xiàn)有方法的一步生長(zhǎng)柵 氧化層的方法(高溫生長(zhǎng)法)改為兩步復(fù)合法(高溫生長(zhǎng)法+化學(xué)氣相沉積 法)。本發(fā)明的方法對(duì)每一步驟生長(zhǎng)的具體工藝和厚度無(wú)具體規(guī)定，只要兩 步復(fù)合法生長(zhǎng)的柵氧化層不影響原MOS器件的電性參數(shù)，也即柵氧化層的 質(zhì)量不低于現(xiàn)有方法的一步生長(zhǎng)的柵氧化層即可。
圖3是本發(fā)明的方法的物理失效分析的結(jié)果圖。如圖3所示，使用本方 法，則沒(méi)有硅位錯(cuò)現(xiàn)象。
圖4是現(xiàn)有方法和本發(fā)明的方法的電性失效分析的結(jié)果比較圖。如圖4所示，SRAM區(qū)域的漏電測(cè)試結(jié)果顯示采用本發(fā)明的方法，測(cè)試晶圓上95% 的測(cè)試點(diǎn)漏電電流小于1毫安，而采用現(xiàn)有方法，測(cè)試晶圓上99.57。的測(cè)試 點(diǎn)的漏電電流大于10毫安，漏電電流值顯著減少。
圖5是本發(fā)明的方法的良率圖。以三片晶圓作良率測(cè)試，如圖5所示， 晶圓上短豎線為沒(méi)有通過(guò)良率測(cè)試的點(diǎn)，經(jīng)統(tǒng)計(jì)得出，良率是97.65%。
本發(fā)明的方法有效地消除了硅位錯(cuò)，降低集成電路芯片的泄露電流，從 而極大地提高集成電路芯片的良率。但本發(fā)明并不局限于本具體實(shí)施例的溫 度條件、柵氧化層厚度以及柵氧化層的生長(zhǎng)方式。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用于限制本發(fā)明。凡在本 發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在 本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種改善集成電路制程中硅位錯(cuò)的方法，其特征在于，至少包括以下步驟A、用氧化法生長(zhǎng)第一柵氧化層；B、在第一柵氧化層上用化學(xué)氣相沉積法沉積預(yù)定厚度的第二柵氧化層；C、通過(guò)電性測(cè)量?jī)x器調(diào)整第一和第二柵氧化層的厚度，使MOS器件的電性參數(shù)符合制程要求。
2、 如權(quán)利要求1所述的改善集成電路制程中硅位錯(cuò)的方法，其特征在 于，所述氧化法至少包括濕法生長(zhǎng)方式和干法生長(zhǎng)方式。
3、 如權(quán)利要求1所述的改善集成電路制程中硅位錯(cuò)的方法，其特征在 于，所述第二柵氧化層的厚度大約為制程所需的柵氧化層的總厚度和第一柵 氧化層的厚度之差。
4、 如權(quán)利要求1所述的改善集成電路制程中硅位錯(cuò)的方法，其特征在 于，所述電性參數(shù)至少包括MOS器件的開(kāi)啟電壓、飽和電流、漏電流、擊 穿電壓、柵氧化層的電容和柵氧化層的擊穿電壓。
全文摘要
本發(fā)明公開(kāi)了一種改善集成電路制程中硅位錯(cuò)的方法，包括以下步驟A)用氧化法生長(zhǎng)第一柵氧化層；B)在第一柵氧化層上用化學(xué)氣相沉積法沉積預(yù)定厚度的第二柵氧化層；C)通過(guò)電性測(cè)量?jī)x器調(diào)整第一和第二柵氧化層的厚度，使MOS器件的電性參數(shù)符合制程要求。本發(fā)明可有效減少硅位錯(cuò)，降低集成電路芯片的泄露電流，從而提高集成電路芯片的良率。
文檔編號(hào)H01L21/66GK101304000SQ20071004053
公開(kāi)日2008年11月12日 申請(qǐng)日期2007年5月11日 優(yōu)先權(quán)日2007年5月11日
發(fā)明者楊林宏, 亮 陳 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司