專利名稱：：半導體器件柵極底切尺寸是否符合要求的確定方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導體制造的檢測領(lǐng)域，特別涉及一種檢測半導體器件柵極底切尺寸是否符合要求的確定方法。
背景技術(shù)：
：一般的半導體器件包括半導體襯底、柵氧化層和柵極。在柵極兩側(cè)的半導體襯底內(nèi)形成有源漏極。在柵極的制作過程中，通常首先在柵氧化層上形成一層多晶硅層，然后在多晶硅層上鍍光刻膠，根據(jù)需要的電路圖形，進行曝光、顯影、蝕刻步驟，將未被光刻膠覆蓋的多晶硅層蝕刻掉，最終形成需要的柵極。但是在蝕刻步驟中，尤其是在濕法蝕刻過程中，常常會發(fā)生柵極底切的現(xiàn)象。隨著半導體制造技術(shù)的飛速發(fā)展，半導體器件如CMOS晶體管朝向更高的集成度方向發(fā)展，尺寸也越做越小，半導體器件的溝道長度愈來愈短，對制作工藝的要求也越來越嚴格。在半導體器件的臨界尺寸進入65nm以后，在蝕刻工藝中，柵極的底切對半導體器件的性能如驅(qū)動電流、漏電流等的影響變得越來越嚴重。因此，必須嚴格柵極的蝕刻工藝，雖然不能完全消除底切現(xiàn)象，但需要控制在合理的尺寸范圍內(nèi)。另外，不僅柵極的形狀、尺寸不同，多晶硅蝕刻速率的不同，影響柵極底切的尺寸，而且蝕刻時間或者溫度控制的不同，也會影響柵極底切的尺寸。也就是說，柵極底切的尺寸是不確定的，導致無法設(shè)定統(tǒng)一的誤差標準對柵極底切的形狀和尺寸進行控制。
發(fā)明內(nèi)容本發(fā)明解決的技術(shù)問題是提供一種方便且可提高產(chǎn)品良率的半導體器件柵極底切尺寸是否符合要求的確定方法。.為解決上述技術(shù)問題，本發(fā)明提供了一種半導體器件柵極底切尺寸是否符合要求的確定方法，該確定方法包括如下步驟a.建立柵極底切圖形的模擬模塊，該模擬模塊的建立包括如下子步驟al.設(shè)定柵極底切在半導體器件長度方向的尺寸為L，柵極底切在柵極厚度方向的尺寸為H，尺寸H、L定義為底切尺寸；a2.底切尺寸為零時，測試半導體器件的電性參數(shù)值，且定義為標準值；a3.取若干不同組的底切尺寸值，分別測'試半導體器件的電性參數(shù)值，并且建立底切尺寸與電性參數(shù)值的關(guān)系曲線；a4.設(shè)定半導體器件的電性參數(shù)值的最大允許范圍；b.提取蝕刻窗口以及蝕刻工藝數(shù)據(jù)，輸入步驟a建立的模擬模塊；c.根據(jù)輸入數(shù)據(jù)，模擬模塊模擬出蝕刻柵極的底切模擬圖形，并輸出底切尺寸；d.利用輸出的底切尺寸，根據(jù)子步驟a3建立的關(guān)系曲線，計算電性參數(shù)值，然后確認輸出電性^lt值是否在電性參數(shù)的最大允許范圍內(nèi)。與現(xiàn)有技術(shù)相比，采用.本發(fā)明的確定方法，可以快速、準確確認柵極底切尺寸是否在規(guī)格范圍內(nèi)，方便對柵極蝕刻工藝進行控制，進而有效地提'高產(chǎn)品的良率。圖1是本發(fā)明確定方法的流程圖。圖2為柵4及底切的結(jié)構(gòu)示意圖。圖3為柵極底切尺寸與Vthlin的關(guān)系曲線圖。圖4為柵極底切尺寸與Idsat的關(guān)系曲線圖。具體實施例方式本發(fā)明提供了一種半導體器件柵極底切尺寸是否符合要求的確定方法，如圖1所示。該確定方法包括如下步驟步驟S100,首先建立柵極底切圖形的模擬模塊，該模擬模塊的建立包括如下子步驟子步驟S101,設(shè)定柵極底切在半導體器件長度方向的尺寸為L,柵極底切在柵極厚度方向的尺寸為H，尺寸H、L定義為底切尺寸；子步驟S102,底切尺寸為零時，測試半導體器件的電性參數(shù)值，且定義為標準值；子步驟S103,取若干不同的底切尺寸值，分別測試半導體器件的電性參數(shù)值，并且建立底切尺寸與電性參數(shù)值的關(guān)系曲線；子步驟S104,設(shè)定半導體器件的電性參數(shù)值的最大允許范圍；步驟S200，提取蝕刻窗口以及蝕刻工藝數(shù)據(jù)，輸入SIOO步驟建立的模擬模塊；步驟S300,根據(jù)輸入數(shù)據(jù)，模擬模塊出待蝕刻柵極的底切模擬圖形，并輸出模擬的底切尺寸值；步驟S400,根據(jù)子步驟S103建立的關(guān)系曲線，計算出對應(yīng)的電性參數(shù)值，然后確認輸出電性參數(shù)值是否在電性參數(shù)的最大允許范圍內(nèi)。以下部分針對本發(fā)明確定方法的其中一實施例進行描述，以期進一步理解本發(fā)明的目的、具體結(jié)構(gòu)特征和優(yōu)點。本實施例提及的半導體器件均是指90nm的NMOS晶體管。圖2為柵極底切的結(jié)構(gòu)示意圖，半導體襯底IO上面形成有薄的柵氧化層11，所述柵極12位于柵氧化層11上，柵極12兩側(cè)的半導體襯底10上形成有源漏極(未標示)。在形成柵極12的蝕刻工藝中，由于蝕刻工藝、設(shè)備等等因素的影響，柵極12的底部常常形成有底切13,而且底切13外邊緣呈弧形。在本實施例的子步驟S101中，底切13呈近似正三角形狀，為了簡化計算，將底切13在半導體器件長度方向的尺寸l定義為等于底切13在柵極厚度方向的尺寸h。但是半導體器件的底切形狀并不全是正三角形，也有H大于或者小于L的情況。根據(jù)子步驟S102,計算底切尺寸為零(H=0,L=0)時半導體器件的電性參數(shù)值，作為后續(xù)進行比較的標準值。另外，所述半導體器件的電性參數(shù)包括閥值電壓(Vthlin)、驅(qū)動電流(Idsat)、增益(Gainsat)、漏電流(Ioff)等等，本實施例中僅以Vthlin、Idsat兩個電性參數(shù)為例，圖3、圖4中顯示，Vthlin、Idsat的標準值分別為5.14E-01V、4.70E+02uA/nm。'根據(jù)子步驟S103,本實施例取了IO個不同的底切尺寸，H等于L分別為lnm、2nm、3nm、5nm、7nm、llnm、13nm、15nm、17nm、19nm，采用斗企測裝置，測出每個底切尺寸對應(yīng)的Vthlin、Idsat，建立底切尺寸與Vthlin、Idsat的關(guān)系曲線，如圖3、圖4所示。可以理解的是，圖3、圖4僅是對于90nm的NMOS晶體管的關(guān)系曲線，對于其他類型的半導體器件，如65nm的NMOS晶體管、PMOS晶體管，該關(guān)系曲線是均不同的。根據(jù)子步驟S104，確定半導體器件的電性參數(shù)值的最大允許范圍。一般情況下，Idsat偏離標準值的士5。/。可以接受的。通過表1數(shù)據(jù)顯示，底切尺寸在2nm情況下可以滿足實際需要。表1中底切尺寸單位是nm，Vthlin單位是mV。表1<table>tableseeoriginaldocumentpage6</column></row><table>根據(jù)步驟S200,在進行柵極蝕刻工藝中，首先提取蝕刻窗口信息如蝕刻窗口的尺寸以及預定采用的蝕刻工藝的各項參數(shù)如蝕刻速率、時間等等，然后將這些蝕刻信息輸入在S100步驟建立的模擬模塊中。根據(jù)步驟S300，圖形模擬模塊對這些輸入信息進行處理，輸出柵極底切的模擬圖形，且輸出底切尺寸。根據(jù)步驟S400，利用模擬模塊中建立的關(guān)系曲線，計算半導體器件的電性參數(shù)值，然后進行比較，確認模擬輸出的電性參數(shù)值是否在電性參數(shù)的最大允許范圍內(nèi)。如果在最大允許范圍內(nèi)，則確定柵極底切在合理尺寸范圍內(nèi)。無需對現(xiàn)有蝕刻工藝進行調(diào)整；如果不在允許范圍內(nèi)，則確定柵極底切的尺寸不能接受，需要修改蝕刻工藝。采用本發(fā)明的確定方法，可以快速、準確確認柵極底切尺寸是否在規(guī)格范圍內(nèi)。如果采用本確定方法認為符合要求的柵極尺寸，但在后續(xù)實際柵極蝕刻步驟后，測試得到的半導體器件的某些參數(shù)不在規(guī)格范圍內(nèi)，我們可以很容易的判定，半導體器件的電性參數(shù)不符合規(guī)格，不是柵極底切造成的，需要從其他方面著手找出問題所在。采用本發(fā)明的確定方法，可有效地對柵極底切尺寸進行控制，進而有效地提高產(chǎn)品的良率。雖然本發(fā)明已以較佳實施例披露如上，但本發(fā)明并非限定于此。鋒何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當以權(quán)利要求所限定的范圍為準。權(quán)利要求1.一種半導體器件柵極底切尺寸是否符合要求的確定方法，其特征在于，該確定方法包括如下步驟:a.建立柵極底切圖形的模擬模塊，該模擬模塊的建立包括如下子步驟:a1.設(shè)定柵極底切在半導體器件長度方向的尺寸為L，柵極底切在柵極厚度方向的尺寸為H，尺寸H、L定義為底切尺寸；a2.底切尺寸為零時，測試半導體器件的電性參數(shù)值，且定義為標準值；a3.取若干不同組的底切尺寸值，分別測試半導體器件的電性參數(shù)值，并且建立底切尺寸與電性參數(shù)值的關(guān)系曲線；a4.設(shè)定半導體器件的電性參數(shù)值的最大允許范圍；b.提取蝕刻窗口以及蝕刻工藝數(shù)據(jù)，輸入步驟a建立的模擬模塊；c.根據(jù)輸入數(shù)據(jù)，模擬模塊模擬出蝕刻柵極的底切模擬圖形，并輸出底切尺寸；d.利用輸出的底切尺寸，根據(jù)子步驟a3建立的關(guān)系曲線，計算電性參數(shù)值，然后確認輸出電性參數(shù)值是否在電性參數(shù)的最大允許范圍內(nèi)。2.如權(quán)利要求1所述的確定方法，其特征在于在子步驟al中，H等于L。3.如權(quán)利要求1所述的確定方法，其特征在于在子步驟al中，H大于L。4.如權(quán)利要求1所述的確定方法，其特征在于在子步驟al中，H小于L。5.如權(quán)利要求1所述的確定方法，其特征在于在子步驟a4中，半導體器件的電性參數(shù)值的最大允許范圍是l士5%x標準值。6.如權(quán)利要求1所述的確定方法，其特征在于在子步驟a3中，在建立底切尺寸與電性參數(shù)的關(guān)系曲線的過程中，取至少四組H、L的不同尺寸。全文摘要本發(fā)明提供了一種半導體器件柵極底切尺寸是否符合要求的確定方法，涉及半導體制造的檢測領(lǐng)域。該確定方法首先建立柵極底切圖形的模擬模塊，其建立過程如下取底切尺寸為零時半導體器件的電性參數(shù)值為標準值；取若干不同的底切尺寸值，分別測試半導體器件的電性參數(shù)值，建立底切尺寸與電性參數(shù)值的關(guān)系曲線；設(shè)定電性參數(shù)值的最大允許范圍。然后提取蝕刻窗口以及蝕刻工藝數(shù)據(jù)，輸入模擬模塊內(nèi)。接著根據(jù)輸入數(shù)據(jù)，模擬模塊模擬出底切圖形，輸出底切尺寸。根據(jù)建立的關(guān)系曲線，計算電性參數(shù)值，確認輸出電性參數(shù)值是否在電性參數(shù)的最大允許范圍內(nèi)。與現(xiàn)有技術(shù)相比，采用本發(fā)明確定方法，可快速確認柵極底切尺寸是否在規(guī)格范圍內(nèi)，提高產(chǎn)品的良率。文檔編號H01L21/66GK101373724SQ200710045040公開日2009年2月25日申請日期2007年8月20日優(yōu)先權(quán)日2007年8月20日發(fā)明者猛趙申請人:中芯國際集成電路制造(上海)有限公司