專利名稱：：一種具有靜電防護結(jié)構(gòu)的集成電路的制作方法
技術領域：
：本發(fā)明屬于集成電路
技術領域：
，涉及集成電路的靜電防護。技術背景靜電放電(ElectrostaticDischarge,ESD)是造成集成電路失效的一個主要原因。芯片在制造、生產(chǎn)、組裝、測試、運輸過程中，往往由于種種外界原因，靜電會積累在人體、儀器、芯片內(nèi)部，人們在無意中，使帶電體與芯片管腳相互接觸，形成了放電回路。如果芯片內(nèi)部沒有有效的靜電放電保護電路，放電瞬間產(chǎn)生的巨大電流會輕易的將芯片永久性燒毀。所以在芯片設計過程中，設計者一般在芯片內(nèi)部都會設計專門ESD保護電路。ESD保護電路為靜電放電瞬間產(chǎn)生的巨大電流提供了專門的泄放通路，以避免電流流入芯片內(nèi)部造成損壞。表1.集成電路ESD防護規(guī)格<table>tableseeoriginaldocumentpage5</column></row><table>集成電路ESD防護規(guī)格如表1所示。隨著CMOS工藝特征尺寸的不斷縮小和先進工藝的使用，例如更薄的柵氧層，更短的溝道長度，更淺的源極和漏極深度，LDD結(jié)構(gòu)和silicided結(jié)構(gòu)，使得集成電路中的晶體管對于高電壓和大電流的承受能力不斷降低，但是外界環(huán)境產(chǎn)生的靜電并未減少，CMOS集成電路對靜電防護的規(guī)格也沒有變化，例如0,18ymCMOS工藝下的晶體管柵氧層的厚度只有4nm左右，只能承受10V左右的靜態(tài)電壓。所以，在先進成熟的深亞微米COMS工藝下，更需要芯片具有可靠的靜電放電保護電路。傳統(tǒng)的ESD防護設計中，靜電防護器件一般是設計在I/O焊盤(I/OPAD)，與VDD電源軌線和VSS電源軌線之間。這種簡單的ESD防護設計，往往使得ESD對芯片造成的意外損害發(fā)生在芯片內(nèi)部，而不是發(fā)生在1/0焊盤(I/OPAD)附近。同時，在先前的文獻中，針對可編程邏輯器件中大量使用的雙向輸入/輸出端口，并沒有提及到與之相關的ESD保護電路。在芯片的使用中，以及ESD測試過程中，焊盤(PAD)附近的晶體管并沒有被ESD所損壞，反而芯片內(nèi)部電路會由于靜電放電而異常燒毀。如圖1傳統(tǒng)的芯片ESD保護電路原理圖所示，包括接地端VSS5、接地端VSSPAD、輸入端口INPAD2、麗0S管N7、PM0S管P7、電阻R4、內(nèi)核邏輯電路C0RE1、麗0S管N8、PM0S管P8、輸入端口INPAD2，其中1.接地端VSS5接地，輸入端口INPAD2引腳施加正的靜電放電電壓，對接地端VSS5放電，其余引腳懸空。此時，靜電放電電壓將麗OS管N7反相擊穿，將靜電電流泄放到接地端VSS5。輸入端口INPAD2引腳施加負的靜電放電電壓，對接地端VSS5接地，其余引腳懸空。此時，靜電放電電壓將麗0S管N7正向?qū)?，靜電電流被泄放到接地端VSS5。2.電源端VCC5接地，輸入端口INPAD2引腳施加正的靜電放電電壓對電源端VCC5放電，其余引腳懸空。此時，靜電放電電壓將PMOS管P7正向?qū)ǎo電電流被泄放到電源端VCC5。電源端VCC5接地，輸入端口工NPAD2引腳施加負的ESD電壓，對接地端VCC5接地，其余引腳懸空。此時，靜電放電電壓將PMOS管P7反相擊穿，靜電電流被泄放到電源端VCC5。3.輸入端口INPAD2引腳施加正的靜電放電電壓，電源端VCC5和接地端VSS5引腳都懸空，輸出端口0UTPAD2接地。此時，靜電放電電壓將PMOS管P7正向?qū)ǎ瑢㈧o電放電電流泄放至電源端VCC5的電源軌線上，隨后靜電放電電壓只能將PMOS管P8反相擊穿，利用PM0S管P8的反向擊穿來對靜電放電電流進行泄放，將靜電放電電流泄放到輸出端口0UTPAD2上。輸入端口INPAD2引腳施加負的ESD電壓，電源端VCC5和接地端VSS5引腳都懸空，輸出端口0UTPAD2接地。此時，ESD靜電放電電壓將麗OS管N7正向?qū)?，將靜電電流泄放到接地端VSS5的電源軌線上，隨后ESD電壓只能將醒OS管N8反相擊穿，利用麗OS管N8的反向擊穿來對ESD電流進行泄放，將ESD電流泄放到輸出端口0UTPAD2上。4.電源端VCC5引腳施加正的ESD電壓，接地端VSS5引腳接地，其余所有I/0引腳懸空。此時，ESD靜電放電電壓將PM0S管P7、P8和NMOS管N7、N8反相擊穿，利用P7、P8、N7、N8的反向擊穿對電源端VCC5的ESD靜電電流進行泄放。電源端VCC5引腳施加負的ESD電壓，接地端VSS5引腳接地，其余所有I/0引腳懸空。此時，ESD靜電放電電壓將PM0S管P7、P8和麗OS管N7、N8正向?qū)?，利用P7、P8、N7、N8的正向?qū)▽﹄娫炊薞CC5的ESD靜電電流進行泄放。
發(fā)明內(nèi)容為了解決現(xiàn)有技術在芯片內(nèi)部沒有針對各種放電模式和放電測試組合，為靜電放電電流設計出各種相應的低阻泄放通路，使得靜電放電電流只能從芯片內(nèi)部流過，造成永久性的損壞的問題，本發(fā)明提出一種與深亞微米CMOS工藝完全兼容的雙向輸入/輸出端口靜電放電保護單元結(jié)構(gòu)，該靜電放電保護單元跨接在電源軌線之間，可以有效地對在雙向輸入/輸出管腳之間的靜電放電進行保護，同時，在本發(fā)明中，結(jié)合這種雙向輸入/輸出端口ESD保護單元，提出了改進的集成電路ESD防護結(jié)構(gòu)及設計原理，為此本發(fā)明提供一種具有靜電防護結(jié)構(gòu)的集成電路。為了所述的目的，本發(fā)明具有靜電防護結(jié)構(gòu)的集成電路的技術方案，包括輸入端口靜電放電保護單元，用于將輸入端口引入的靜電放電電流泄放到I/O電源軌線上；輸出端口靜電放電保護單元，用于將輸出端口引入的靜電放電電流泄放到I/O電源軌線上；輸入/輸出雙向端口靜電放電保護單元，用于將輸出/輸出雙向端口帶來的靜電放電電流泄放到I/O電源軌線上；I/O電源靜電放電保護單元，用于將I/O電源端口引入的靜電放電電流以及被輸入端口靜電放電保護單元、輸出端口靜電放電保護單元、輸入/輸出雙向端口靜電放電保護單元泄放到I/O電源軌線上的靜電放電電流泄放到靜電放電的接地端；內(nèi)核電源靜電放電保護單元，用于將內(nèi)核電源端口引入的靜電放電電流泄放到靜電放電的接地端；內(nèi)核邏輯單元，由輸入端口靜電放電保護單元、輸出端口靜電放電保護單元、輸入/輸出雙向端口靜電放電保護單元、1/0電源靜電放電保護單元和內(nèi)核電源靜電放電保護單元提供靜電放電保護，防止被靜電破壞。所述輸入端口靜電放電保護單元，包括第一PM0S管P1的柵極和源極與電源端VCC1連接于節(jié)點Jl;第一PMOS管Pl的漏極與第一限流電阻Rl的一端、第一麗OS管Nl的漏極和輸入端口INPAD1連接于節(jié)點J2;第一麗OS管Nl的柵極和漏極與接地端VSS1連接于節(jié)點J3;第一限流電阻R1的另一端連接于輸入信號端DATA一IN1。所述輸出端口靜電放電保護單元，包括第二PM0S管P2的柵極和源極與電源端VCC2連接于節(jié)點J4;第二PM0S管P2的漏極、第二麗OS管N2的漏極、輸出端口0UTPAD1和輸出信號端DATAJ)UT1連接于節(jié)點J5;第二麗OS管N2的柵極和漏極與接地端VSS2連接于節(jié)點J6。所述輸入/輸出雙向端口靜電放電保護單元，包括第三PMOS管P3的柵極和源極與第四PMOS管P4的柵極和源極、電源端VCC3連接于節(jié)點J7;第三PMOS管P3的漏極與第三麗OS管N3的漏極、雙向端口BIPAD1、輸出信號端DATA—0UT2、第二限流電阻R2的一端連接于節(jié)點J8;第三麗OS管N3的柵極和源極與第四麗OS管N4的柵極和源極、接地端VSS3連接于節(jié)點J10;第四PM0S管P4的漏極與第四麗0S管N4的漏極、第二限流電阻R2的另一端、輸入信號端DATA—IN2連接于節(jié)點J9。所述I/O電源靜電放電保護單元4和內(nèi)核電源靜電放電保護單元5兩者結(jié)構(gòu)相同，其一具體形式包括第五PM0S管P5的柵極與第五NM0S管N5的柵極、第三電阻R3的一端、電容Cl的一端連接于節(jié)點J12;第五PMOS管P5的源極與第三電阻R3的另一端、第六麗OS管N6的漏極、電源端VCC4連接于節(jié)點Jll;第五PMOS管P5的漏極與第五麗0S管N5的漏極、第六麗0S管N6的柵極連接于節(jié)點J13;第五麗OS管N5的源極與電容Cl的另一端、第五NM0S管N5的源極和接地端VSS4連接于節(jié)點J14。所述第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S管P4和第五PM0S管P5為靜電放電電流泄放元件，可采用二極管或雙極型晶體管或襯底觸發(fā)厚氧化層器件。所述第一麗0S管N1、第二麗0S管N2、第三NM0S管N3、第四醒0S管N4、第五麗0S管N5和第六麗0S管N6為電流泄放元件，可采用二極管或雙極型晶體管或襯底觸發(fā)厚氧化層器件。所述第一限流電阻Rl、第二限流電阻R2和第三電阻R3可采用多晶電阻或N阱電阻或金屬電阻。所述電容C1可采用MOS器件、金屬電容或多晶電容。靜電放電保護不僅僅是單個管腳的問題，即使每個焊盤(PAD)附近的靜電放電保護電路都具有良好的防護能力，對于整個芯片來說卻不一定具有很高的防護能力。靜電放電的防護問題，可以說是整個芯片的問題，采用集成電路靜電放電防護構(gòu)架設計，才能有效的減小焊盤(PAD)附近靜電放電保護元件的尺寸和面積，真正的提高整個芯片的靜電放電防護能力。相對于傳統(tǒng)的靜電放電防護電路及方法，本發(fā)明提出的技術方案，針對在可編程邏輯器件中大量采用的雙向輸入/輸出端口，采用了專門的靜電放電防護電路結(jié)構(gòu)。在這個基礎上，本發(fā)明進一步提出了兼容雙向輸入/輸出端口的集成電路靜電放電防護電路結(jié)構(gòu)，大大提高了整個芯片對靜電放電的防護能力，能夠有效地改善靜電放電燒毀芯片所帶來芯片可靠性的問題。圖1是傳統(tǒng)的芯片靜電放電保護電路原理2是本發(fā)明輸入端口靜電放電保護單元3是本發(fā)明輸出端口靜電放電保護單元原理4是本發(fā)明對輸入/輸出雙向端口的靜電保護單元圖5是本發(fā)明VDDTOVSS電源靜電放電保護單元原理6本發(fā)明集成電路靜電放電保護電路原理圖框7本發(fā)明集成電路靜電放電保護電路原理圖具體實施方式下面將結(jié)合附圖對本發(fā)明和積極效果加以詳細說明，應指出的是，所描述的實施例僅旨在便于對本發(fā)明的理解，而對其不起任何限定作用。如圖6，本發(fā)明具有靜電防護結(jié)構(gòu)的集成電路整體結(jié)構(gòu)框圖，包括輸入端口靜電放電保護單元1，輸出端口靜電放電保護單元2，輸入/輸出雙向端口靜電放電保護單元3，I/O電源靜電放電保護單元4，內(nèi)核電源靜電放電保護單元5，內(nèi)核邏輯單元6，其中各單元原理如下所述1.輸入端口ESD保護單元1圖2為輸入端口ESD保護單元1原理圖(ESD表示為靜電放電)，該ESD保護單元由互補的大尺寸第一PM0S器件Pl、第一麗0S器件Nl和第一電阻Rl構(gòu)成。第一PM0S管Pl的柵極和源極與電源端VCC1連接于節(jié)點Jl;第一PM0S管Pl的漏極與第一限流電阻Rl的一端、第一麗0S管Nl的漏極和輸入端口INPAD1連接于節(jié)點J2;第一麗0S管Nl的柵極和漏極與接地端VSS1連接于節(jié)點J3;第一限流電阻Rl的另一端連接于輸入信號端DATA—IN1。第一PM0S器件P1、第一匪0S器件N1為尺寸較大晶體管，均可等效為正向偏置的二極管，是ESD電流的泄放通路；當輸入端口INPAD1發(fā)生ESD放電情況時，第一PM0S器件Pl或第一應0S器件Nl正向?qū)?，泄放ESD電流到電源端VCC1或者接地端VSS1，輸入信號經(jīng)過第一限流電阻Rl進入芯片內(nèi)部。2.輸出端口ESD保護單元2圖3為輸出端口ESD保護單元2原理圖，該ESD保護單元由互補的大尺寸第二PMOS器件P2和第二NMOS器件N2構(gòu)成。第二PMOS管P2的柵極和源極與電源端VCC2連接于節(jié)點J4;第二PMOS管P2的漏極、第二麗OS管N2的漏極、輸出端口OUTPADl和輸出信號端DATAJ)UT1連接于節(jié)點J5;第二隨OS管N2的柵極和漏極與接地端VSS2連接于節(jié)點J6。第二PM0S器件P2、第二羅0S器件N2為尺寸較大晶體管，均可等效為正向偏置的二極管，是ESD電流的泄放通路；當輸出端口OUTPADl發(fā)生靜電放電情況時，第二PMOS器件P2或第二麗OS器件N2正向?qū)?，泄放ESD電流到電源端VCC2或者接地端VSS2。3.輸入/輸出雙向端口ESD保護單元3圖4是本發(fā)明針對數(shù)字芯片中使用的輸入/輸出雙向端口的靜電保護單元3，是圖7集成電路靜電防護電路中不可缺少的一部分。該ESD保護電路結(jié)合了輸入端口ESD保護單元1和輸出端口靜電保護單元2的優(yōu)點，由兩級構(gòu)成，所有的晶體管均可等效為正向偏置的二極管。圖4相對與圖2相比，最顯著的特點是加入了第二級ESD保護第四PMOS器件P4、第四麗OS器件N4和輸出信號端口DATAJ)UT2端。其中輸出信號端口DATA一0UT2在當輸入/輸出雙向端口被配置為輸出模式時有效。第三PMOS管P3的柵極和源極與第四PMOS管P4的柵極和源極、電源端VCC3連接于節(jié)點J7;第三PMOS管P3的漏極與第三麗OS管N3的漏極、雙向端口BIPAD1、輸出信號端DATA—0UT2、第二限流電阻R2的一端連接于節(jié)點J8;第三麗OS管N3的柵極和源極與第四麗OS管N4的柵極和源極、接地端VSS3連接于節(jié)點J10;第四PM0S管P4的漏極與第四醒0S管N4的漏極、第二限流電阻R2的另一端、輸入信號端DATA一IN2連接于節(jié)點J9。在輸入/輸出雙向端口的信號輸入通路上共有兩級互補M0S器件第三PM0S器件P3、第三麗0S器件N3，第四PM0S器件P4、第四NM0S器件N4作為ESD防護器件。其中第一級晶體保護管第三PM0S器件P3、第三NM0S器件N3尺寸較大，是泄放ESD電流的主要通路；通過第一級晶體保護管泄放電流后，剩余的ESD電流經(jīng)過第二限流電阻R2來到第二級晶體保護管為第四PM0S器件P4、第四麗0S器件N4處。第二級晶體保護管尺寸較小，是ESD電流泄放的輔助通路。在圖4中，當輸入/輸出雙向端口被配置為輸入模式時，主要用來保護輸入級晶體管的柵極。輸入信號通過BINPAD1后，由第一級ESD保護器件第三PMOS器件P3、第三醒OS器件N3泄放ESD電流，然后通過第二限流電阻R2后，繼續(xù)由第二級ESD保護第四PMOS器件P4、第四NMOS器件N4泄放電流。當輸入/輸出雙向端口被配置為輸出模式時，具有一級互補第三PM0S器件P3、第三麗0S器件N3作為ESD防護器件。由于輸出級的驅(qū)動管尺寸比較大，故本身的ESD靜電防護能力就較強，通常采用一級ESD保護電路即可達到靜電防護的效果。4.如圖5所示的電源VCC4與接地端VSS4之間的I/O電源靜電放電保護單元4和內(nèi)核電源靜電放電保護單元5兩者結(jié)構(gòu)相同，其任一具體形式包括第五PMOS管P5的柵極與第五麗OS管N5的柵極、第三電阻R3的一端、電容C1的一端連接于節(jié)點J12;第五PM0S管P5的源極與第三電阻R3的另一端、第六NM0S管N6的漏極、電源端VCC4連接于節(jié)點Jll;第五PMOS管P5的漏極與第五麗OS管N5的漏極、第六麗OS管N6的柵極連接于節(jié)點J13.，第五麗OS管N5的源極與電容Cl的另一端、第五NMOS管N5的源極和接地端VSS4連接于節(jié)點J14。當ESD放電現(xiàn)象發(fā)生在電源管腳和接地管腳之間時，為了能夠有效的保護整個芯片不受損壞，必須在電源管腳與接地管腳之間跨接有效的電源ESD.保護單元，保證在ESD放電情況發(fā)生時，芯片內(nèi)部為12ESD電流提供一條低阻的通路。一個基于RC常數(shù)的控制單元被加入，控制一個尺寸很大的麗0S短溝道、晶體管即第六醒0S管N6的開斷，控制單元由一個第三電阻R3，一個電容Cl,第五PMOS管P5和第五麗OS管N5組成?；赗C常數(shù)的控制單元，作為ESD偵測單元。初始狀態(tài)下，J12點電壓的起始狀態(tài)為0伏。當正向的ESD電壓出現(xiàn)在電源VCC4與電源VSS4電源軌線之間時，電源VCC4端電壓開始迅速升高(上升時間約為5—20納秒)，電源VSS4端仍然接地。由于電容C1電壓不能突變，故J12點在電源VCC4端電壓上升期間仍保持為低電平，第五PMOS管P5導通，節(jié)點J13的電平為高電平，控制泄放電流的第六麗OS管N6導通。第六應0S管N6導通后，在電源VCC4端和電源VSS4端之間暫時形成了一個低阻的通路，一般ESD放電持續(xù)50納秒一200納秒，因此要保證第六麗OS管N6的導通時間在200納秒左右，此時ESD電壓能夠很有效的被鉗制住。當負向的ESD電壓出現(xiàn)在電源VCC4與電源VSS4電源軌線之間時，電源VCC4端電壓開始迅速降低(降低時間約為5—20納秒)，電源VSS4端接地。由于電容C1電壓不能突變，故J12點在電源VCC4電壓下降期間仍保持為0伏，此時第五麗OS管N5導通，節(jié)點J13的瞬時電壓為0V，將控制泄放電流的第六麗OS管N6導通，在電源VCC4和電源VSS4之間暫時形成了一個低阻的通路，此時ESD電壓能夠很有效的被鉗制住。當芯片處于上電過程中，電源VCC4端的電壓也是自0伏開始上升，與ESD電壓不同的是，電源VCC4端電源電壓上升過程相當緩慢(一般為毫秒量級)，此時泄放ESD電流的第六應OS管N6處于截止狀態(tài)，保持關閉。所述第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PMOS管P4和第五PMOS管P5為靜電放電電流泄放元件，可采用二極管或雙極型晶體管或襯底觸發(fā)厚氧化層器件。所述第一醒0S管N1、第二麗0S管N2、第三醒0S管N3、第四麗0S管N4、第五醒0S管N5和第六麗0S管N6為電流泄放元件，可采用二極管或雙極型晶體管或襯底觸發(fā)厚氧化層器件。所述第一限流電阻Rl、第二限流電阻R2和第三電阻R3可采用多晶電阻或N阱電阻或金屬電阻。所述電容C1可采用M0S器件、金屬電容或多晶電容。5.本發(fā)明集成電路ESD防護構(gòu)架設計ESD保護電路的設計要考慮到整個芯片的布局和結(jié)構(gòu)，同時也要考慮到所有管腳各種不同的放電組合。整個集成電路的ESD失效電壓(ESDFAILURETHRESHOLD)的定義是整個芯片的所有管腳，在各種不同的放電模式下，最低的ESD耐壓值。傳統(tǒng)的芯片ESD保護電路原理圖如圖1所示。傳統(tǒng)芯片ESD保護電路在某些靜電放電組合模式下，往往是將靜電保護器件反相擊穿，使得靜電泄放通路上電阻較大，ESD靜電放電的電壓閾值也高，對芯片無法進行有效的保護，會導致芯片異常損壞。本發(fā)明提出的集成電路ESD保護電路能夠保證在各種放電模式組合下，將靜電保護器件始終至于正向偏置的狀態(tài)，對ESD電流提供一個低阻的放電通路。圖6為集成電路ESD保護電路框圖，其具體的連接關系如下I/O電源端VCCI01連接于節(jié)點J20;內(nèi)核電源端VCC頂T1連接于節(jié)點J21;公共接地端GR0UND1連接于節(jié)點J22。輸入ESD保護單元1的電源端和接地端分別連接于節(jié)點J20和J22，將輸入信號由輸入端口INPAD3傳送到內(nèi)核邏輯單元6中。輸出ESD保護單元2的電源端和接地端分別接于節(jié)點J20和J22，將內(nèi)核邏輯單元6發(fā)出的輸出信號傳送到輸出端口0UTPAD3上。輸入/輸出雙向ESD保護單元3的電源端和接地端分別接于節(jié)點J20和J22，連接雙向端口BIPAD2，將雙向端口BIPAD2上的雙向輸入信號傳送到內(nèi)核邏輯單元6中，或?qū)?nèi)核邏輯單元6的雙向輸出信號傳送到雙向端口BIPAD2上。I/O電源ESD保護單元4的電源端和接地端分別接于節(jié)點J20和J22;內(nèi)核電源ESD保護單元5電源端和接地端分別接于節(jié)點J21和J22;內(nèi)核邏輯單元6的電源端與VCCINT1連接與節(jié)點J21,內(nèi)核邏輯單元6的接地端與公共接地端GR0UND1連接于節(jié)點J22。在集成電路ESD防護設計中，各個單獨的ESD保護單元互相輔助，為整個芯片的ESD放電電流在各種放電模式下提供低阻的放電通路，保持端口電壓在一個安全的范圍內(nèi)，同時將整個芯片的電源端口分為I/O電源端VCCI01和內(nèi)核電源端VCCINT1兩部分，避免ESD靜電放電發(fā)生在I/0端口的過程中，電流流入芯片內(nèi)部。本發(fā)明的具體實施例如圖7所示，由輸入ESD保護單元ESDl、輸出ESD保護單元ESD2、輸入/輸出雙向ESD保護單元ESD3，I/O電源ESD保護單元ESD4、內(nèi)核電源ESD保護單元ESD5等基本ESD保護單元和內(nèi)核邏輯單元6組成。其連接關系如下a.輸入ESD保護單元ESD1包括PMOS管P9、腿OS管N9、電阻R5;PMOS管P9的柵極和源極與I/O電源端VCCI02連接于節(jié)點J23;PMOS管P9的漏極與電阻R5的一端、麗OS管N9的漏極和輸入端口INPAD4連接于節(jié)點J25;麗OS管N9的柵極和漏極與公共接地端GR0UND2連接于節(jié)點J30;電阻R5的另一端與連接于節(jié)點26。b.輸出ESD保護單元ESD2包括PMOS管PIO、畫OS管NIO;PMOS管PIO的柵極和源極與I/O電源端VCCI02連接于節(jié)點J23;PMOS管PIO的漏極、醒OS管NIO的漏極、輸出端口0UTPAD4連接于節(jié)點J27;麗OS管NIO的柵極和漏極與公共接地端GR0UND2連接于節(jié)點J30。c.輸入/輸出雙向ESD保護單元ESD3包括PMOS管Pll、PMOS管P12、匪OS管Nll、腿0S管N12、電阻R6;PMOS管Pll的柵極和源極與PMOS管P12的柵極和源極、I/O電源端VCCI02連接于節(jié)點J23;PMOS管P12的漏極與腿OS管N12的漏極、雙向端口BIPAD3、電阻R3的一端連接于節(jié)點J29;麗OS管Nil的柵極和源極與麗OS管N12的柵極和源極、公共接地端GR0UND2連接于節(jié)點J30;PMOS管Pll的漏極與應OS管Nil的漏極、電阻R3的另一端連接于節(jié)點J28。d.工/0電源ESD保護單元ESD4包括PMOS管P14、NMOS管N14、NM0S管N16、電阻R8、電容C3;PMOS管P14的柵極與麗OS管N14的柵極、電阻R8的一端、電容C3的一端連接于節(jié)點J33;PM0S管P14的源極與電阻R8的另一端、麗0S管N16的漏極、I/O電源端VCCI02連接于節(jié)點J23;PM0S管P14的漏極與麗0S管N14的漏極、麗0S管N16的柵極連接于節(jié)點J34;NM0S管N14的源極與電容C3的另一端、麗0S管N16的源極、公共接地端GR0UND2連接于節(jié)點J30。e.內(nèi)核電源ESD保護單元ESD5包括:PM0S管P13、醒0S管N13、麗0S管N15、電阻R7、電容C2;PMOS管P13的柵極與麗OS管N13的柵極、電阻R7的一端、電容C2的一端連接于節(jié)點J31;PM0S管P13的源極與R7的另一端、NM0S管N15的漏極、內(nèi)核電源端VCC腦連接于節(jié)點J24;PM0S管P13的漏極與醒0S管N13的漏極、麗0S管N15的柵極連接于節(jié)點J32;N13的源極與電容C2的另一端、麗0S管N15的源極、公共接地端GR0UND2連接于節(jié)點J30。f.內(nèi)核邏輯單元C0RE2:內(nèi)核邏輯單元C0RE2的電源端與內(nèi)核電源端VCCINT2連接于節(jié)點J24，內(nèi)核邏輯單元C0RE2的接地端與公共接地端GR0UND2連接于節(jié)點J30。內(nèi)核邏輯單元C0RE2通過節(jié)點J26與輸入ESD保護單元ESDI相連，接收輸入端口INPAD4傳入的輸入信號；內(nèi)核邏輯單元C0RE2通過節(jié)點J27與輸出ESD保護單元ESD2相連，將輸出信號傳送到輸出端口0UTPAD4上；內(nèi)核邏輯單元C0RE2通過節(jié)點J28、節(jié)點29與輸入/輸出雙向ESD保護單元ESD3相連，接收雙向端口BIPAD3上的雙向輸入信號，或?qū)㈦p向輸出信號傳送到雙向端口BIPAD3上。在實際情況中，靜電的積累電荷可能是正電荷，也可能是負電荷，當ESD發(fā)生時，要考慮到芯片每個引腳ESD可能發(fā)生的各種放電模式。針對芯片不同的引腳，以及靜電放電具有的8種基本組合方式，對傳統(tǒng)的ESD保護電路和本發(fā)明提出的集成電路ESD保護電路的ESD電流泄放功能進行分析和比較。①PS-mode(正電荷對VSS管腳放電)圖7集成電路ESD保護電路中，公共接地端GR0UND2接地，輸入端口INPAD4引腳施加正的ESD靜電放電電壓，對公共接地端GR0UND2放電，圖7中其余引腳懸空。此時，圖7中PMOS管P9正向?qū)?，將靜電電流泄放到I/O電源端VCCI02的電源軌線上，隨即工/0電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到公共接地端GR0UND2。電路圖1與圖7相比較圖l由于將NM0S管N7反相擊穿來導通靜電放電電流，往往會由于NM0S管N7還沒有被反相擊穿時，PM0S管P7已經(jīng)正向?qū)?，靜電放電電流就已經(jīng)流入了電源端VCC5的電源軌線而無法泄放，對芯片造成損壞；圖7利用了PM0S管P9的正向?qū)?，故ESD電壓閾值更低，泄放電流速度更快，能夠在PS-mode中對芯片進行更有效的保護。同理，PS-mode下，圖7中公共接地端GR0UND2接地，雙向端口BIPAD3引腳施加正的ESD電壓對公共接地端GR0UND2放電，圖7中其余引腳懸空。此時，PMOS管Pll、PMOS管P12正向?qū)?，將靜電電流泄放到公共接地端GR0UND2。②NS-mode(負電荷對VSS管腳放電)圖7集成電路ESD保護電路中，公共接地端GR0UND2接地，輸入端口INPAD4引腳施加負的ESD靜電放電電壓，對公共接地端GR0UND2放電，圖7中其余引腳懸空。此時，靜電放電電壓將NM0S管N9正向?qū)?，靜電電流被泄放到公共接地端GR0UND2。電路圖1與圖7相比較二者在NS-mode中放電機理相同，都是利用了靜電防護器件的正向?qū)?，放電機理和電流泄放路徑完全一致，故靜電泄放能力理論上應該相同。同理，NS-mode下，圖7中公共接地端GR0UND2接地，雙向端口BIPAD3引腳施加負的ESD電壓對公共接地端GR0UND2放電，圖7中其余引腳懸空。此時，麗0S管N12、NM0S管N13正向?qū)ǎ瑢㈧o電電流泄放到公共接地端GR0UND2。③PD-mode(正電荷對VCC管腳放電)圖7集成電路ESD保護電路中，I/O電源端VCCI02接地，輸入端口工NPAD4引腳施加正的ESD靜電放電電壓，對I/O電源端VCCI02放電，圖7中其余引腳懸空。此時，靜電放電電壓將PM0S管P9正向?qū)?，靜電電流被泄放到I/O電源端VCCI02。電路圖1與圖7相比較同理，PD-mocle下，圖7集成電路ESD保護電路中，I/O電源端VCC工02接地，雙向端口B工PAD3引腳施加正的ESD電壓對I/O電源端VCCI02放電，圖7中其余引腳懸空。此時，PMOS管Pll，PMOS管P12正向?qū)ǎ瑢㈧o電電流泄放到I/O電源端VCCI02。④ND-mode(負電荷對VCC管腳放電)圖7集成電路ESD保護電路中，I/O電源端VCCI02接地，輸入端口INPAD4引腳施加負的ESD靜電放電電壓，對I/O電源端VCCI02放電，圖7中其余引腳懸空。此時，靜電放電電壓將麗0S管N9正向?qū)?，靜電電流被泄放到公共接地端GR0UND2的電源軌線上，隨即I/O電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到I/O電源端VCCI02。電路圖1與圖7相比較圖1由于將PMOS管P7反相擊穿來導通ESD電流，往往會由于PMOS管P7還沒有被反相擊穿時，應0S管N7已經(jīng)正向?qū)?，ESD電流流入了接地端VSS5的電源軌線而無法泄放，對芯片造成損壞；圖7利用了麗0S管N9的正向?qū)ǎ蔈SD電壓閾值更低，泄放電流速度更快，能夠在ND-mode中對芯片進行更有效的保護。同理，ND-mode下，圖7集成電路ESD保護電路中I/O電源端VCCI02接地，雙向端口BIPAD3引腳施加負的ESD電壓對I/O電源端VCCI02放電，圖7中其余引腳懸空。此時，靜電放電電壓將腦OS管Nll，麗0S管N12正向?qū)?，將靜電電流泄放到公共接地端GR0UND2的電源軌線上，隨即I/O電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放至I/O電源端VCCI02。Pin-to-Pinpositive-mode(正電荷在管腳與管腳之間放電)圖7集成電路ESD保護電路中，輸入端口INPAD4引腳施加正的ESD電壓，I/O電源端VCCI02、內(nèi)核電源端VCCINT2、公共接地端GR0UND2引腳都懸空，輸出端口0UTPAD4和雙向端口BIPAD3接地。此時，靜電放電電壓將PM0S管P9正向?qū)?，將靜電電流泄放至I/O電源端VCCI02的電源軌線上，隨即電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放至公共接地端GR0UND2，在公共接地端GR0UND2電源軌線上的ESD電流將麗OS管NIO、麗OS管Nll、NMOS管N12正向?qū)?，通過NMOS管N10將ESD靜電電流泄放至輸出端口0UTPAD4上，通過NMOS管Nll、歷OS管N12將ESD靜電電流泄放至雙向端口BIPAD3上。電路圖1與圖7相比較圖1由于將PMOS管P8反相擊穿來導通ESD電流，往往會由于PM0S管P8還沒有被反相擊穿時，電源端VCC5電源軌線上的ESD電流就已經(jīng)流入了芯片內(nèi)部而無法泄放，對芯片造成損壞；圖7利用了PMOS管P9和NMOS管NIO、麗OS管Nll、麗OS管N12器件的正向?qū)ǎ蔈SD電壓閾值更低，泄放電流速度更快，能夠在Pin-to-Pinpositive-mode中對芯片進行更有效的保護。同理，Pin-to-Pinpositive-mode下，圖7集成電路靜電防護電路中，雙向端口BIPAD3引腳施加正的ESD電壓，I/O電源端VCCI02、內(nèi)核電源端VCCINT2、公共接地端GR0UND2引腳都懸空，輸出端口0UTPAD4和輸入端口INPAD4接地。此時，靜電放電電壓將PMOS管Pll、PM0SP12正向?qū)?，將靜電電流泄放至I/O電源端VCCI02的電源軌線上，隨即電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放至公共接地端GR0UND2，在公共接地端GR0UND2電源軌線上的ESD電流將麗OS管N9、麗OSNIO正向?qū)?，通過麗0S管N9將ESD靜電電流泄放到輸入端口INPAD4上，通過麗OS管N10將ESD靜電電流泄放到輸出端口0UTPAD4上。@Pin-to-Pinnegative-mode(負電荷在管腳與管腳之間放電)圖7集成電路ESD保護電路中，輸入端口INPAD4引腳施加負的ESD電壓，I/O電源端VCCI02、內(nèi)核電源端VCC工NT2、公共接地端GR0UND2引腳都懸空，輸出端口0UTPAD4和雙向端口BIPAD3接地。此時，靜電放電電壓將麗0S管N9正向?qū)?，將靜電電流泄放到公共接地端GR0UND2的電源軌線上，隨即電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到I/O電源端VCCI02，在I/O電源端VCCI02電源軌線上的ESD電流將PMOS管PIO、PMOS管Pll、PMOS管P12正向?qū)?，通過PMOS管P10將ESD靜電電流泄放到輸出端口0UTPAD4上，通過PMOS管Pll、PMOS管P12將ESD靜電電流泄放到雙向端口BIPAD3上。電路圖1與圖7相比較圖1由于將歷OS管N8反相擊穿來導通ESD電流，往往會由于NM0S管N8還沒有被反相擊穿時，接地端VSS5電源軌線上的ESD電流就己經(jīng)流入了芯片內(nèi)部而無法泄放，對芯片造成損壞；圖7利用了麗OS管N9和PMOS管PIO、PMOS管Pll、PMOS管P12器件的正向?qū)ǎ蔈SD電壓閾值更低，泄放電流速度更快，能夠在Pin-to-Pinpositive-mode中對芯片進行更有效的保護。同理，Pin-to-Pinpositive-mode下，圖7集成電路靜電防護電路中，雙向端口BIPAD3引腳施加負的ESD電壓，I/O電源端VCC工02、內(nèi)核電源端VCCINT2、公共接地端GR0UND2引腳都懸空，輸出端口0UTPAD4和輸入端口INPAD4接地。此時，靜電放電電壓將醒OS管Nll、麗0S管N12正向?qū)?，將靜電電流泄放到公共接地端GR0UND2的電源軌線上，隨即電源ESD保護單元ESD4啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到I/O電源端VCCI02，在I/O電源端VCCI02電源軌線上的ESD電流將PMOS管P9、PMOS管P10正向?qū)?，通過PMOS管P9將ESD靜電電流泄放到輸入端口INPAD4上，通過PMOS管P10將ESD靜電電流泄放到輸出端口0UTPAD4上。⑦VCC-VSSpositivemode(正電荷對在VCC至VSS之間放電):圖7集成電路ESD保護電路中，I/O電源端VCCI02引腳施加正的ESD電壓，公共接地端GR0UND2引腳接地，其余所有I/0管腳懸空。此時，I/O電源ESD保護單元ESD4立刻啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到公共接地端GR0UND2。電路圖1與圖7相比較圖1由于利用PMOS管P7、PMOS管P8、麗OS管N7、麗OS管N8的反向擊穿進行ESD電流泄放，往往它們還沒有被擊穿時，VCC5電源軌線上的ESD電流就己經(jīng)流入了芯片內(nèi)部而無法泄放，對芯片造成損壞；圖7中的I/O電源ESD保護單元ESD4能在VCC-VSSpositivemode中ESD靜電放電現(xiàn)象發(fā)生的第一時間立刻啟動，將靜電電流泄放到公共接地端GR0UND2，對芯片進行保護。同理，VCC-VSSpositivemode下，內(nèi)核電源端VCCINT2引腳施加正的ESD電壓，公共接地端GR0UND2引腳接地，其余所有I/O引腳懸空。此時內(nèi)核電源ESD保護單元ESD5立刻啟動，將內(nèi)核電源端VCCINT2與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到公共接地端GR0UND2。⑧VCC-VSSnegativemode(負電荷對在VCC至VSS之間放電):圖7集成電路ESD保護電路中，I/O電源端VCCI02引腳施加負的ESD電壓，公共接地端GR0UND2引腳接地，其余所有I/O管腳懸空。此時，I/O電源ESD保護單元ESD4立刻啟動，將I/O電源端VCCI02與公共接地端GR0UND2之間形成一個暫時的低阻通路，將靜電電流泄放到公共接地端GR0UND2。電路圖1與圖7相比較圖l由于利用了PM0S管P7、PMOS管P218和麗0S管N7、NM0S管N8的正向?qū)ㄟM行ESD電流泄放，ESD電流泄放是相當快的，能夠?qū)π酒M行保護；圖7中的I/0電源ESD保護單元ESD4能在VCC-VSSnegativemode中ESD靜電放電現(xiàn)象發(fā)生的第一時間立刻啟動，將靜電電流泄放到公共接地端GR0UND2，對芯片進行保護。同理，VCC-VSSpositivemode下，內(nèi)核電源端VCC工NT2引腳施加負的ESD電壓，公共接地端GR0UND2引腳接地，其余所有I/O引腳懸空。此時內(nèi)核電源ESD保護單元ESD5立刻啟動，將內(nèi)核電源端VCCINT2與公共接地端GR0UND2之伺形成一個暫時的低阻通路，將靜電電流泄放到公共接地端GR0UND2。ESD放電保護不僅僅是單獨某個管腳的問題，即使每個焊盤PAD附近的ESD保護電路都具有良好的防護能力，對于整個芯片來說卻不一定具有很高的防護能力。ESD的防護問題，是整個芯片的問題。本發(fā)明所提出的集成電路ESD防護構(gòu)架設計，能有效的減小焊盤PAD附近ESD保護元件的尺寸和面積，提高整個芯片的ESD防護能力。上面描述是用于實現(xiàn)本發(fā)明的實施例，本領域的技術人員應該理解，在不脫離本發(fā)明的范圍的任何修改或局部替換，均屬于本發(fā)明權利要求來限定的范圍。權利要求1.一種具有靜電防護結(jié)構(gòu)的集成電路，其特征在于，包括輸入端口靜電放電保護單元(1)，用于將輸入端口引入的靜電放電電流泄放到I/O電源軌線上；輸出端口靜電放電保護單元(2)，用于將輸出端口引入的靜電放電電流泄放到I/O電源軌線上；輸入/輸出雙向端口靜電放電保護單元(3)，用于將輸出/輸出雙向端口帶來的靜電放電電流泄放到I/O電源軌線上；I/O電源靜電放電保護單元(4)，用于將I/O電源端口引入的靜電放電電流以及被輸入端口靜電放電保護單元(1)、輸出端口靜電放電保護單元(2)、輸入/輸出雙向端口靜電放電保護單元(5)泄放到I/O電源軌線上的靜電放電電流泄放到靜電放電的接地端；內(nèi)核電源靜電放電保護單元(5)，用于將內(nèi)核電源端口引入的靜電放電電流泄放到靜電放電的接地端；內(nèi)核邏輯單元(6)，由輸入端口靜電放電保護單元(1)、輸出端口靜電放電保護單元(2)、輸入/輸出雙向端口靜電放電保護單元(3)、I/O電源靜電放電保護單元(4)和內(nèi)核電源靜電放電保護單元(5)提供靜電放電保護。2、根據(jù)權利要求1所述的集成電路，其特征在于，輸入端口靜電放電保護單元(1)，包括-第一PMOS管(Pl)'的柵極和源極與電源端(VCC1)連接于節(jié)點(Jl);第一PMOS管(Pl)的漏極與第一限流電阻(Rl)的一端、第一麗0S管(Nl)的漏極和輸入端口(INPAD1)連接于節(jié)點(J2);第一NM0S管(Nl)的柵極和漏極與接地端(VSS1)連接于節(jié)點(J3》第一限流電阻(Rl)的另一端連接于輸入信號端(DATA—IN1)。3、根據(jù)權利要求l所述的集成電路，其特征在于，輸出端口靜電放電保護單元(2)，包括第二PM0S管(P2)的柵極和源極與電源端(VCC2)連接于節(jié)點(J4);第二PM0S管(P2)的漏極、第二麗0S管(N2)的漏極、輸出端口(0UTPAD1)和輸出信號端(DATA—0UT1)連接于節(jié)點(J5);第二歷0S管(N2)的柵極和漏極與接地端(VSS2)連接于節(jié)點(J6)。4、根據(jù)權利要求l所述的集成電路，其特征在于，輸入/輸出雙向端口靜電放電保護單元(3)，包括第三PM0S管(P3)的柵極和源極與第四PMOS管(P4)的柵極和源極、電源端(VCC3)連接于節(jié)點(J7);第三PM0S管(P3)的漏極與第三NMOS管(N3)的漏極、雙向端口(BIPAD1)、輸出信號端(DATA—0UT2)、第二限流電阻(R2)的一端連接于節(jié)點(J8);第三麗0S管(N3)的柵極和源極與第四麗OS管(N4)的柵極和源極、接地端(VSS3)連接于節(jié)點(J10);第四PM0S管(P4)的漏極與第四麗OS管(N4)的漏極、第二限流電阻(R2)的另一端、輸入信號端(DATA—IN2)連接于節(jié)點(J9)。5、根據(jù)權利要求l所述的集成電路，其特征在于，V0電源靜電放電保護單元(4)和內(nèi)核電源靜電放電保護單元(5)兩者結(jié)構(gòu)相同，其任一具體形式包括第五PM0S管(P5)的柵極與第五NMOS管(N5)的柵極、第三電阻(R3)的一端、電容(Cl)的一端連接于節(jié)點J12;第五PM0S管(P5)的源極與第三電阻(R3)的另一端、第六麗0S管(N6)的漏極、電源端(VCC4)連接于節(jié)點(Jll);第五PM0S管(P5)的漏極與第五應0S管(N5)的漏極、第六應0S管(N6)的柵極連接于節(jié)點(J13);第五麗0S管(N5)的源極與電容(Cl)的另一端、第五麗0S管(N5)的源極和接地端(VSS4)連接于節(jié)點(J14)。6、根據(jù)權利要求2、3、4或5所述的集成電路，其特征在于，第一PM0S管(Pl)、第二PM0S管(P2)、第三PM0S管(P3)、第四PM0S管(P4)和第五PM0S管(P5)為靜電放電電流泄放元件，可采用二極管或雙極型晶體管或襯底觸發(fā)厚氧化層器件。7、根據(jù)權利要求2、3、4或5所述的集成電路，其特征在于，第一NM0S管(Nl)、第二麗0S管(N2)、第三麗0S管(N3)、第四麗0S管(N4)、第五畫0S管(N5)和第六NM0S管(N6)為電流泄放元件，可采用二極管或雙極型晶體管或襯底觸發(fā)厚氧化層器件。8、根據(jù)權利要求2、4或5所述的集成電路，其特征在于，第一限流電阻(Rl)、第二限流電阻(R2)和第三電阻(R3)可采用多晶電阻或N阱電阻或金屬電阻。9、根據(jù)權利要求所述的集成電路，其特征在于，電容(Cl)可采用M0S器件、金屬電容或多晶電容。全文摘要本發(fā)明公開一種具有靜電防護結(jié)構(gòu)的集成電路，包括輸入端口ESD保護單元、輸出端口ESD保護單元、內(nèi)核電源ESD保護單元、I/O電源ESD保護單元、輸入/輸出雙向端口ESD保護單元、內(nèi)核邏輯單元。相對于傳統(tǒng)的靜電放電防護電路及方法，本發(fā)明提出的技術方案，針對在可編程邏輯器件中大量采用的雙向輸入/輸出端口，采用了專門的靜電放電防護電路結(jié)構(gòu)。在這個基礎上，本發(fā)明進一步提出了兼容雙向輸入/輸出端口的集成電路靜電放電防護電路結(jié)構(gòu)，大大提高了整個芯片對靜電放電的防護能力，能夠有效地改善靜電放電燒毀芯片所帶來芯片可靠性的問題。文檔編號H01L23/60GK101272050SQ20071006459公開日2008年9月24日申請日期2007年3月21日優(yōu)先權日2007年3月21日發(fā)明者孫嘉斌,楊海鋼申請人:中國科學院電子學研究所