專利名稱：靜電放電保護(hù)電路及使用其的電子產(chǎn)品的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電保護(hù)電路，尤其涉及一種應(yīng)用于電子產(chǎn)品集成電路 的靜電放電保護(hù)電路。
背景技術(shù)：
隨著科技的發(fā)展，各種電子產(chǎn)品，例如藍(lán)牙耳機(jī)的應(yīng)用越來(lái)越廣泛。通常， 這些電子產(chǎn)品都要求內(nèi)部元件的尺寸較小。目前，隨著制造工藝技術(shù)的進(jìn)步，元 件的尺寸已縮小到深亞微米階段，然而，在深亞微米技術(shù)中，由于制程技術(shù)以及 縮得更小的元件的尺寸，使得集成電路對(duì)靜電放電的防護(hù)能力下降，進(jìn)而導(dǎo)致集 成電路由于靜電放電而受到損害，降低電子產(chǎn)品的使用壽命。因此，需加強(qiáng)集成 電路的靜電放電忍受能力。
圖3為現(xiàn)有靜電放電保護(hù)元件可控硅整流器(Silicon Controlled Rectifier, SCR)元件的示意圖。SCR元件由P-N-P-N四層半導(dǎo)體結(jié)構(gòu)組成，這 四層結(jié)構(gòu)依序?yàn)镻+diffusion、 N-well、 P-substrate、 N+ diffusion。在靜電 放電防護(hù)能力上，SCR結(jié)構(gòu)有著特別明顯的優(yōu)勢(shì)，其能在最小的布局面積下，提 供最高的靜電放電防護(hù)能力。然而，在制造工藝方面，SCR元件的N+ diffusion 的濃度、N-well的深度等對(duì)靜電放電的防護(hù)能力都有影響，使得制造SCR元件的 一致性差。此外，SCR元件的開(kāi)始導(dǎo)通電壓等于互補(bǔ)性氧化金屬半導(dǎo)體 (Complementary Metal-Oxide Semiconductor, CMOS)制禾呈下N—well與P — substrate的接觸面崩潰電壓。由于N-well具有較低的摻雜濃度，因此其接觸面 崩潰電壓高達(dá)30-50V (依制程而定)。高的接觸面崩潰電壓使得SCR元件在靜電 放電防護(hù)設(shè)計(jì)上需要再加上第二級(jí)保護(hù)電路，使SCR元件未導(dǎo)通前提供靜電放電 防護(hù)能力。又，第二級(jí)保護(hù)電路需要復(fù)雜的設(shè)計(jì)，才能達(dá)到第二級(jí)保護(hù)電路未被 靜電放電破壞前，觸發(fā)SCR元件導(dǎo)通來(lái)排放靜電放電電流。同吋，第二級(jí)保護(hù)電 路也占用布局面積，使得版面設(shè)計(jì)也更為復(fù)雜。

發(fā)明內(nèi)容
有鑒于此，需提供一種靜電放電保護(hù)電路，結(jié)構(gòu)簡(jiǎn)單，且能對(duì)靜電放電迅速 做出響應(yīng)，可有效保護(hù)集成電路免受靜電放電損害。
此外，仍需提供一種電子產(chǎn)品，其具有靜電放電保護(hù)電路，可有效避免靜電 放電所產(chǎn)生的損害，延長(zhǎng)電子產(chǎn)品的使用壽命。
一種靜電放電保護(hù)電路，用于保護(hù)集成電路免受靜電放電損害，其包括至少
一個(gè)放電電路及箝位電路。其中，放電電路用于提供放電路徑，其包括第一 M0S 晶體管及開(kāi)關(guān)元件。第一M0S晶體管的源極用于接收輸入的靜電放電信號(hào)。開(kāi)關(guān) 元件具有輸入端、第一輸出端及第二輸出端，其中，其輸入端與第一 M0S晶體管 的柵極相連，其第一輸出端與第一MOS晶體管的漏極相連，其第二輸出端與接地 電壓相連。箝位電路與放電電路相連，正常工作時(shí)，箝位電路提供第一電壓給放 電電路，以關(guān)閉放電電路；發(fā)生靜電放電時(shí)，提供第二電壓給放電電路，以開(kāi)啟 放電電路。
一種電子產(chǎn)品，其包括集成電路及靜電放電保護(hù)電路。其中，靜電放電電路 與集成電路并行連接，用于避免集成電路受靜電放電損害。靜電放電保護(hù)電路包 括至少一個(gè)放電電路及箝位電路。其中，放電電路用于提供放電路徑，其包括第 一M0S晶體管及開(kāi)關(guān)元件。第一MOS晶體管的源極用于接收輸入的靜電放電信號(hào)。 開(kāi)關(guān)元件具有輸入端、第一輸出端及第二輸出端，其中，其輸入端與第一MOS晶 體管的柵極相連，其第一輸出端與第一 MOS晶體管的漏極相連，其第二輸出端與 接地電壓相連。箝位電路與放電電路相連，正常工作時(shí)，箝位電路提供第一電壓 給放電電路，以關(guān)閉放電電路；發(fā)生靜電放電時(shí)，提供第二電壓給放電電路，以 開(kāi)啟放電電路。
本發(fā)明的靜電放電保護(hù)電路，在靜電放電時(shí)，通過(guò)放電電路提供的放電路徑 把靜電放電電流導(dǎo)向地，保護(hù)集成電路免受靜電放電損害，且結(jié)構(gòu)簡(jiǎn)單，響應(yīng)速 度快；在該種放電電路的放電過(guò)程中，開(kāi)關(guān)元件處于飽和導(dǎo)通狀態(tài)，而不是崩潰 導(dǎo)通狀態(tài)；所以該靜電放電保護(hù)電路，能在電路仿真軟件下模擬，合理地調(diào)整元 件的尺寸，對(duì)工藝的依賴性也不強(qiáng)，對(duì)版圖的要求也相對(duì)簡(jiǎn)單。


圖1為本發(fā)明靜電放電保護(hù)電路的具體電路圖。 圖2為本發(fā)明電子產(chǎn)品的功能模塊圖。
圖3為現(xiàn)有靜電放電電路保護(hù)元件可控硅整流器元件的示意圖。
具體實(shí)施例方式
圖1所示為本發(fā)明靜電放電保護(hù)電路100的具體電路圖。靜電放電保護(hù)電路 100用于保護(hù)集成電路免受靜電放電損害，其包括放電電路110及箝位電路120。 其中，放電電路110用于提供放電路徑，其包括第一 M0S晶體管MP1以及開(kāi)關(guān)元 件M。開(kāi)關(guān)元件M是金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Meta1-Oxide-Semiconductor Field Effect Transistor, M0SFET)，其具有輸入端、第一輸出端及第二輸出端。 本實(shí)施方式中，開(kāi)關(guān)元件M的輸入端為柵極，其第一輸出端為漏極，其第二輸出 端為源極。
開(kāi)關(guān)元件M的柵極與第一 MOS晶體管MPl的柵極相連，其漏極與第一 MOS晶 體管MPl的漏極相連，其源極與接地電壓Vss相連。第一 MOS晶體管MPl的源極 用于接收輸入的靜電放電信號(hào)EDSP。本實(shí)施方式中，第一 MOS晶體管MPl為P溝 道M0S管，開(kāi)關(guān)元件M為N溝道MOS管。
箝位電路120包括電壓源VDD、第二 MOS晶體管MP2、第三MOS晶體管MP3、 第四MOS晶體管MN1以及第五MOS晶體管MN2。本實(shí)施方式中，第二 MOS晶體管 MP2及第三MOS晶體管MP3為P溝道MOS管，第四MOS晶體管MN1以及第五MOS 晶體管MN2為N溝道MOS管。第二 MOS晶體管MP2的源極與電壓源VDD相連。第 三MOS晶體管MP3的柵極與第二MOS晶體MP2的柵極相連，并共同與接地電壓Vss 相連，其源極與第二 MOS晶體MP2的漏極相連。第四MOS晶體管MN1的柵極與第 三MOS晶體管MP3的漏極相連，其漏極作為箝位電路120的輸出端，與開(kāi)關(guān)元件M 的柵極相連，其源極與接地電壓Vss相連。第五MOS晶體管MN2的源極及漏極分 別與接地電壓Vss相連，其柵極與第三MOS晶體管MP3的漏極相連。換言之，第 三MOS晶體管MP3的漏極、第四MOS晶體管MN1的柵極及第五MOS晶體管顧2的 柵極共點(diǎn)；第二 MOS晶體管MP2的柵極、第三MOS晶體管MP3的柵極、第四MOS 晶體管MN1的源極、開(kāi)關(guān)元件M的源極以及第五MOS晶體管麗2的源極與漏極共
同與接地電壓Vss相連。
本實(shí)施方式中，箝位電路120與放電電路110相連，用以區(qū)別正常工作與靜 電放電。正常工作時(shí)，箝位電路120提供第一電壓給放電電路110，以關(guān)閉放電 電路110;發(fā)生靜電放電時(shí)，提供第二電壓給放電電路IIO,以開(kāi)啟放電電路IIO。
詳而言之，于正常工作情況下，第二 MOS晶體管MP2與第三MOS晶體管MP3 處于導(dǎo)通狀態(tài)，使得第四MOS晶體管MN1的柵極電壓近似為電壓源VDD的電壓。 本實(shí)施方式中，電壓源VDD提供的電壓為1. 8V或3. 3V。第四MOS晶體管麗l及 第五MOS晶體管MN2導(dǎo)通。又，第四MOS晶體管MN1的導(dǎo)通進(jìn)而使第四MOS晶體 管麗l的漏極被下拉至低電位，產(chǎn)生第一電壓給放電電路。換言之，開(kāi)關(guān)元件M 的柵極被偏壓在低電位，因此，與第四M0S晶體管MN1連接的開(kāi)關(guān)元件M被截止， 放電電路110處于關(guān)閉狀態(tài)，確保電路的正常工作。
于靜電放電時(shí)，由于電壓源VDD懸空，箝位電路120處于不加電的浮空狀態(tài)， 第四M0S晶體管麗1截止，其漏極上的電壓為第二電壓。同時(shí)，第一MOS晶體管 MP1導(dǎo)通，由于第一 MOS晶體管MP1的耦合作用，在一定時(shí)間內(nèi)拉高開(kāi)關(guān)元件M 的柵極電壓，使其處于飽和導(dǎo)通狀態(tài)。因此，靜電放電信號(hào)ESDP通過(guò)第一MOS晶 體管MP1及開(kāi)關(guān)元件M被導(dǎo)入地，避免集體電路免受靜電放電損害。因此，靜電 放電時(shí)，箝位電路120提供第二電壓給放電電路110，開(kāi)啟放電電路IIO。此外， 于非正常脈沖或過(guò)壓時(shí)，由于第一 MOS晶體管MP1的耦合作用，放電電路110同 樣可以通過(guò)第一MOS晶體管MP1及開(kāi)關(guān)元件M把非正常的電流導(dǎo)入地。
本發(fā)明的靜電放電保護(hù)電路100，由于第一 MOS晶體管MP1的耦合作用，使 第一M0S晶體管MP1兩端的電荷量守恒，因此，當(dāng)靜電放電或非正常脈沖、過(guò)壓 等在第一 MOS晶體管MP1的源極發(fā)生時(shí)，靜電放電保護(hù)電路100就能迅速響應(yīng)， 通過(guò)放電電路IIO提供的放電路徑把電流導(dǎo)入地。
圖2為本發(fā)明電子產(chǎn)品1的功能模塊圖。電子產(chǎn)品1包括集成電路130及靜 電放電保護(hù)電路100'。其中，靜電放電保護(hù)電路100'與集成電路130并行連接， 用于避免集成電路免受靜電放電損害。靜電放電保護(hù)電路100'與本發(fā)明圖1所 示靜電放電保護(hù)電路100的結(jié)構(gòu)基本相同，區(qū)別在于圖2的靜電放電保護(hù)電路 100'包括至少一個(gè)放電電路110'，且放電電路110'均連接于靜電放電總線 ESDP'。本實(shí)施方式中，放電電路IIO，的數(shù)目為兩個(gè)。
當(dāng)電子產(chǎn)品1發(fā)生靜電放電時(shí)，除了與集成電路130距離最近的放電電路 110，迅速被啟動(dòng)以實(shí)施放電外，其它的放電電路110'也可以通過(guò)共同的靜電放 電總線ESDP把靜電放電電流導(dǎo)向地。
因此，本發(fā)明的靜電放電保護(hù)電路100，，在靜電放電時(shí)，可以通過(guò)放電電 路110，把靜電放電電流導(dǎo)向地，避免電子產(chǎn)品1受靜電放電損害，延長(zhǎng)電子產(chǎn) 品1的使用壽命，且結(jié)構(gòu)簡(jiǎn)單，響應(yīng)速度快。
權(quán)利要求
1. 一種靜電放電保護(hù)電路，用于保護(hù)集成電路免受靜電放電損害，其特征在于，所述靜電放電保護(hù)電路包括至少一個(gè)放電電路，用于提供放電路徑，其中，所述放電電路包括第一MOS晶體管，其源極用于接收輸入的靜電放電信號(hào)；以及開(kāi)關(guān)元件，具有輸入端、第一輸出端及第二輸出端，其中，其輸入端與所述第一MOS晶體管的柵極相連，其第一輸出端與所述第一MOS晶體管的漏極相連，其第二輸出端與接地電壓相連；以及箝位電路，與所述放電電路相連，正常工作時(shí)，所述箝位電路提供第一電壓給所述放電電路，以關(guān)閉所述放電電路；發(fā)生靜電放電時(shí)，提供第二電壓給所述放電電路，以開(kāi)啟所述放電電路。
2. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述箝位電路包括 電壓源；第二M0S晶體管，第二MOS晶體管的柵極接地，其源極與所述電壓源相連；第三M0S晶體管，第三M0S晶體管的柵極與所述第二 M0S晶體管的柵極相連， 其源極與所述第二MOS晶體管的漏極相連；第四M0S晶體管，第四M0S晶體管的柵極與所述第三M0S晶體管的漏極相連， 其漏極與所述放電電路開(kāi)關(guān)元件的輸入端相連，其源極與接地電壓相連；以及第五M0S晶體管，第五M0S晶體管的柵極與所述第三M0S晶體管的漏極相連， 其源極與漏極分別與接地電壓相連。
3. 如權(quán)利要求2所述的靜電放電保護(hù)電路，其特征在于，所述第二 M0S晶體 管及第三M0S晶體管均為P溝道M0S晶體管。
4. 如權(quán)利要求3所述的靜電放電保護(hù)電路，其特征在于，所述第四MOS晶體 管及第五M0S晶體管均為N溝道M0S晶體管。
5. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述第一M0S晶體 管為P溝道MOS晶體管。
6. 如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于，所述開(kāi)關(guān)元件為N 溝道M0S晶體管。
7. —種電子產(chǎn)品，其特征在于，所述電子產(chǎn)品包括 集成電路；以及如權(quán)利要求1至6項(xiàng)任一項(xiàng)所述的靜電放電保護(hù)電路，與所述集成電路并行 連接，用于避免集成電路受靜電放電損害。
全文摘要
一種靜電放電保護(hù)電路，用于保護(hù)集成電路免受靜電放電損害，包括至少一個(gè)放電電路及箝位電路。其中，放電電路包括第一MOS晶體管及開(kāi)關(guān)元件。第一MOS晶體管的源極用于接收輸入的靜電放電信號(hào)。開(kāi)關(guān)元件具有輸入端、第一輸出端及第二輸出端，其中，輸入端與第一MOS晶體管的柵極相連，第一輸出端與第一MOS晶體管的漏極相連，第二輸出端接地。箝位電路與放電電路相連，正常工作時(shí)，提供第一電壓給放電電路，以關(guān)閉放電電路；發(fā)生靜電放電時(shí)，提供第二電壓給放電電路，以開(kāi)啟放電電路。本發(fā)明的靜電放電保護(hù)電路，有效保護(hù)集成電路免受靜電放電損害，結(jié)構(gòu)簡(jiǎn)單，且響應(yīng)迅速。另外，本發(fā)明還提供一種使用所述靜電放電保護(hù)電路的電子產(chǎn)品。
文檔編號(hào)H01L23/60GK101378191SQ20071007672
公開(kāi)日2009年3月4日 申請(qǐng)日期2007年8月28日 優(yōu)先權(quán)日2007年8月28日
發(fā)明者衛(wèi) 馮, 云 楊, 黃宇聰 申請(qǐng)人:比亞迪股份有限公司