專利名稱：非易失存儲器件及其制造方法
技術領域：
本發(fā)明涉及一種非易失存儲器件及其制造方法。且更具體而言，本發(fā)明涉及一種具有鰭型溝道區(qū)的非易失存儲器件及其制造方法。
背景技術：
隨著半導體產(chǎn)品的尺寸減小，必須由半導體產(chǎn)品處理的數(shù)據(jù)量增加。因此，已經(jīng)研究了一種增加用在半導體產(chǎn)品中的非易失存儲器件的操作速度和集成度的方法。例如，在通過使用鰭場效應晶體管(Fin-FET)而具有增加的集成度的半導體器件的情形，溝道的面積可以被放大以增加操作速度且同時鰭的寬度可以被減小以增加集成度。使用絕緣體上硅(SOI)襯底的Fin-FET可以被認為是進一步改善短溝道效應的可能方法。
SOI襯底可能相當昂貴。因此，已經(jīng)進行了嘗試以使用與SOI襯底的特性相似的體半導體襯底來形成鰭-FET或鰭存儲單元。然而，即使在該情形，需要鰭形成得更彼此接近以增加器件的集成度。因此，在相鄰的鰭之間可以產(chǎn)生讀干擾。即使當使用SOI襯底時，根據(jù)絕緣體的介電特性，例如漏極誘發(fā)勢壘降低的短溝道效應可能導致問題。

發(fā)明內(nèi)容
本發(fā)明的示意性實施例提供了一種不易受讀干擾且具有改善的短溝道效應的非易失存儲器件。
本發(fā)明的示意性實施例還提供了一種不易受讀干擾且具有改善的短溝道效應的非易失存儲器件的制造方法。
根據(jù)本發(fā)明的示意性實施例，非易失存儲器件可以包括具有主體和從主體突出且相對彼此分開的鰭對的半導體襯底，和非電連接所述鰭對的上部分以在所述鰭對之間界定空缺的橋絕緣層，其中所述鰭對的外表面是不面對所述空缺的鰭對的表面，且所述鰭對的內(nèi)表面是面對所述空缺的鰭對的表面。
該非易失存儲器件可以至少一個控制柵電極，覆蓋所述鰭對的外表面的至少一部分，在所述橋絕緣層上方延伸，且從所述半導體襯底隔離。至少一對柵絕緣層可以位于所述至少一個控制柵電極和所述鰭對之間。至少一對存儲節(jié)點可以位于所述至少一對柵絕緣層和所述至少一個控制柵電極之間。至少一個控制柵電極可以包括多個控制柵電極，至少一對柵絕緣層可以包括多對柵絕緣層，且至少一對存儲節(jié)點可以包括多對存儲節(jié)點。橋絕緣層可以位于所述鰭對頂上，且所述空缺界定于所述橋絕緣層和所述鰭對之間。橋絕緣層可以延伸以連接所述鰭對的內(nèi)表面的上部，且所述空缺界定于所述橋絕緣層和所述鰭對之間。
該非易失存儲器件，還可以包括在所述鰭對的外表面的下部旁邊以及在所述至少一個控制柵電極與主體之間的器件隔離層。該至少一對柵絕緣層可以形成在所述鰭對的外表面上。該至少一對柵絕緣層還可以形成于所述鰭對的頂部分上。該非易失存儲器件還可以包括在所述至少一個控制柵電極的一側(cè)上形成于所述鰭對中的至少一個源區(qū)和在所述至少一個控制柵電極的另一側(cè)上形成于所述鰭對中的至少一個漏區(qū)。該半導體襯底可以通過蝕刻體半導體晶片來形成。該至少一對柵絕緣層還可以形成在所述鰭對的上端上。
根據(jù)示意性實施例，制造非易失存儲器件的方法可以包括蝕刻半導體襯底以界定主體和均從主體突出的鰭對；形成連接所述鰭對的部分的橋絕緣層，以在所述鰭對之間界定空缺；形成部分覆蓋不面對所述空缺的鰭對的外表面的柵絕緣層；形成覆蓋所述柵絕緣層的存儲節(jié)點層；和形成覆蓋所述存儲節(jié)點層并在所述橋絕緣層上方延伸的控制柵電極。


參考附圖，通過詳細描述其示范性實施例，本發(fā)明的以上和其他特征和優(yōu)點將變得更加顯見，在附圖中圖1是示出根據(jù)本發(fā)明的實施例的非易失存儲器件的示意圖；圖2是沿圖1的I-I’所取的圖1中所示的非易失存儲器件的示意圖；圖3是沿圖1的II-II’所取的圖1中所示的非易失存儲器件的示意圖；圖4是示出根據(jù)本發(fā)明的另一實施例的非易失存儲器件的示意圖；圖5是示出SOI結(jié)構和SOV結(jié)構的電特性的曲線圖；圖6是示出根據(jù)本發(fā)明的另一實施例的非易失存儲器件的透視圖；且圖7到13是示出根據(jù)本發(fā)明的示意性實施例的非易失存儲器件及其制造方法的透視圖。
具體實施例方式
現(xiàn)將參考其中顯示本發(fā)明的實施例的附圖在其后更加全面地描述本發(fā)明。然而，本發(fā)明可以以許多不同的形式實現(xiàn)且不應解釋為限于這里闡釋的實施例。而是，提供這些實施例使得本公開充分和完整，且向那些本領域的技術人員全面地傳達本發(fā)明的范圍。在附圖中，為了清晰夸大了層和區(qū)域的厚度。
可以理解當元件或?qū)颖环Q為在另一元件或?qū)印吧稀被颉斑B接到”、“耦合到”另一元件或?qū)訒r，它可以直接在其他元件或?qū)由稀⒅苯舆B接或耦合到其它元件或?qū)?，或可以存在中間的元件或?qū)?。相反，當元件被稱為“直接”在其他元件或?qū)印吧稀被颉爸苯舆B接到”、“直接耦合到”其它元件或?qū)訒r，則沒有中間元件或?qū)哟嬖?。通篇相似的標號指示相似的元件。這里所用的術語“和/或”包括相關列舉項目的一個或更多的任何和所有組合。
可以理解雖然術語第一、第二和第三等可以于此用來描述各種元件、部件、區(qū)域、層和/或部分，這些元件、部件、區(qū)域、層和/或部分應不受這些術語限制。這些術語只用于區(qū)分一個元件、部件、區(qū)域、層或部分與其他元件、部件、區(qū)域、層或部分。因此，以下討論的第一元件、部件、區(qū)域、層或部分可以被稱為第二元件、部件、區(qū)域、層或部分，而不背離本發(fā)明的教導。
在這里為了描述的方便，可以使用空間相對術語，諸如“下面”、“下方”、“下”、“上方”、“上”等，來描述一個元件或部件和其他(諸)元件或(諸)部件如圖中所示的關系。可以理解空間相對術語旨在包含除了在圖中所繪的方向之外的裝置在使用或操作中的不同方向。例如，如果在圖中的裝置被翻轉(zhuǎn)，被描述為在其他元件或部件的“下方”或“下面”的元件則應取向在所述其他元件或部件的“上方”。因此，示范性術語“下方”可以包含下方和上方兩個方向。裝置也可以有其它取向(旋轉(zhuǎn)90度或其它取向)且相應地解釋這里所使用的空間相對描述語。
這里所使用的術語是只為了描述特別的實施例的目的且不旨在限制本發(fā)明。如這里所用，單數(shù)形式也旨在包括復數(shù)形式，除非內(nèi)容清楚地指示另外的意思。還應理解，本說明書中使用的術語“包括”指定了存在所述的部件、整體、步驟、操作、元件和/或構件，但不排除存在或增加一個或多個其他部件、整體、步驟、操作、元件、構件和/或其組。
參考剖面圖示在這里描述了本發(fā)明的實施例，該圖示是本發(fā)明的理想實施例的示意圖。因此，可以預期由于例如制造技術和/或公差引起的圖示的形狀的變化。因此，本發(fā)明的實施例不應解釋為限于這里所示的特別的區(qū)域形狀，而是包括由于例如由制造引起的形狀的偏離。例如，被示為矩形的注入?yún)^(qū)可以通常具有倒圓或曲線的特征和/或在其邊緣具有注入濃度的梯度而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元變化。相似地，通過注入形成的埋入?yún)^(qū)可以在埋入?yún)^(qū)和通過其產(chǎn)生注入的表面之間的區(qū)域中產(chǎn)生一些注入。因此，圖中示出的區(qū)域本質(zhì)上是示意性的且它們的形狀不旨在示出裝置的區(qū)域的實際形狀且不旨在限制本發(fā)明的范圍。
除非另有限定，否則這里使用的所有術語(包括技術和科學術語)具有本發(fā)明所屬技術領域的普通技術人員通常理解的意思。還應理解，例如那些在通常使用的詞典中定義的術語應該被解釋為具有與相關技術環(huán)境中一致的意思，且不應理解為過度理想或過度正式的意思，除非清楚地如此限定。
隨著柵極長度減小到相當?shù)偷闹担虦系佬贛OSFET中可能是普遍的，且可以定義為與源區(qū)和漏區(qū)一起表現(xiàn)為逐漸縮短。
圖1是示出根據(jù)本發(fā)明的實施例的非易失存儲器件的示意圖。圖2是沿圖1的I-I’所取的圖1中所示的非易失存儲器件的示意圖。圖3是沿圖1的II-II’所取的圖1中所示的非易失存儲器件的示意圖。根據(jù)本實施例的非易失存儲器件示出了單位單元結(jié)構。例如，單位單元結(jié)構可以被用于閃存和/或硅氧化物氮化物氧化物硅(SONOS)存儲器。另外，單位單元結(jié)構可以形成NAND單元陣列結(jié)構或NOR單元陣列結(jié)構。
參考圖1到3，非易失存儲器件可以包括半導體襯底110、橋絕緣層115、柵絕緣層對125a和125b、存儲節(jié)點對130a和130b、和控制柵電極140。選擇性地，可以進一步提供器件隔離層120。其后，將更詳細地描述非易失存儲器件的結(jié)構。
半導體襯底110可以包括主體102和從主體102突出的從彼此相對分開的鰭對105a和105b。更具體而言，鰭105a和105b在X1方向彼此相對分開，且沿X2方向延伸。半導體襯底110可以通過蝕刻體半導體晶片，例如體硅晶片和/或者體硅鍺晶片來形成。鰭105a和105b可以由與主體102相同的材料形成。
橋絕緣層115可以非電連接鰭105a和105b的上端以在鰭105a和105b之間界定空缺117。橋絕緣層115可以在鰭105a和105b的上端延伸。通過如此，空缺117可以被界定在鰭105a和105b以及橋絕緣層115之間。在示意性實施例中，空缺117可以代表用空氣填充的中空的空間。橋絕緣層115可以例如包括氧化硅層和/或氮化硅層。
空缺117可以以各種方法來界定。例如，掩埋絕緣層(未顯示)可以形成于鰭105a和105b之間，且形成覆蓋鰭105a和105b的上端的橋絕緣層115?？梢韵鄬τ跇蚪^緣層115選擇性地去除掩埋絕緣層，由此形成空缺117。
控制柵電極140可以覆蓋面對鰭105a和105b的至少一部分外表面，其中內(nèi)表面是是面對空缺117的表面，且控制柵電極140可以橫過橋絕緣層115的上方。控制柵電極140可以從半導體襯底110隔離。例如，控制柵電極140可以形成來覆蓋由器件隔離層120暴露的鰭105a和105b的外表面的上部分。器件隔離層120可以包括氧化硅層和/或氮化硅層。
控制柵電極140可以與鰭105a和105b通過柵絕緣層125a和125b和/或存儲節(jié)點130a和130b電隔離，且可以與主體102通過器件隔離層120電隔離。例如，控制柵電極140可以包括多晶硅、金屬、金屬硅化物和/或這些材料的復合層。
柵絕緣層125a和125b可以分別夾置在控制柵電極140與鰭105a和105b之間。例如，柵絕緣層125a和125b可以分別形成于鰭105a和105b的外表面的上部分。柵絕緣層125a和125b或者可以被稱為隧穿絕緣層，因為它們可以被用作電荷的隧穿路徑。柵絕緣層125a和125b可以例如由氧化硅、氮化硅、高介電常數(shù)材料和/或這些材料的復合物形成。
存儲節(jié)點130a和130b可以分別設置于柵絕緣層125a和125b與控制柵電極140之間。例如，存儲節(jié)點130a和130b可以形成以覆蓋鰭105a和105b的外表面的上部分，并且可以形成于柵絕緣層125a和125b的外表面上。存儲節(jié)點130a和130b可以被用于存儲電荷。閃存可以使用浮置柵層，且SONOS存儲器可以使用電荷俘獲層。
存儲節(jié)點130a和130b可以包括多晶硅、硅鍺、硅和/或金屬點、硅和/或金屬單晶、和/或氮化硅層。由多晶硅和/或硅鍺組成的存儲節(jié)點130a和130b可以被用作浮置電荷存儲膜。包括硅和/或金屬點、硅和/或金屬單晶、和/或氮化硅層的存儲節(jié)點130a和130b可以被用作俘獲電荷存儲膜。
源區(qū)145可以在控制柵電極140的一側(cè)形成于鰭105a和105b中，且漏區(qū)150可以在控制柵電極140的另一側(cè)形成于鰭105a和105b中。源區(qū)145和漏區(qū)150可以是形式的分類，且如所述命名可以自由的改變。源區(qū)145和漏區(qū)150可以對于主體102和/或與源區(qū)145和漏區(qū)150不同的鰭105a和105b的其他部分形成二極管結(jié)。例如，當源區(qū)145和漏區(qū)150用n型雜質(zhì)摻雜時，與源區(qū)145和漏區(qū)150不同的鰭105a和105b的其他的部分和/或主體102可以用p型雜質(zhì)摻雜。
非易失存儲器件還可以包括在控制柵電極140和存儲節(jié)點130a和130b之間的阻擋絕緣層(未顯示)。當存儲節(jié)點130a和130b由導電材料(比如多晶硅和/或硅鍺)組成時，可以需要阻擋絕緣層。阻擋絕緣層可以例如為氧化硅層。
其后，將描述根據(jù)本實施例的非易失存儲器件的操作特性。在前述的非易失存儲器件中，形成于圍繞源區(qū)145和漏區(qū)150的鰭105a和105b的部分中的耗盡區(qū)可以被限制。因為鰭105a和105b相當窄，所以耗盡區(qū)可以被進一步限制。由于空缺117的存在，在寬度方向即如圖1所示的X1方向上耗盡區(qū)可以被限制，且如此將僅沿X3方向形成。然而，如果減小了鰭105a和105b的寬度，沿X3方向形成的耗盡區(qū)的影響可以減小。應注意到空缺117可以具有低于任何絕緣層的介電常數(shù)。
在源區(qū)145和漏區(qū)150之間的鰭105a和105b部分(可以稱為溝道區(qū))中的勢能和耗盡將顯著被空缺117影響。鰭105a和105b以及空缺117的如此的排列可以與常規(guī)的SOI結(jié)構相比，且可以被命名為相似于空缺上硅(SOV)的結(jié)構。
根據(jù)本實施例的結(jié)構與常規(guī)的平面晶體管結(jié)構中使用的SOV結(jié)構不同。本結(jié)構可以被稱為類SOV結(jié)構。常規(guī)的SOV結(jié)構可以設置于垂直方向例如X3方向，但是根據(jù)本實施例的類SOV結(jié)構可以設置于水平方向例如X1方向。在根據(jù)本發(fā)明的類SOV結(jié)構中，鰭105a和105b可以不完全從主體102浮置，與常規(guī)的SOV結(jié)構不同。
SOV結(jié)構和/或類SOV結(jié)構可以減小由于耗盡區(qū)的擴展可能發(fā)生的短溝道效應?？梢詼p小截止電流和結(jié)漏電流，且可以改善漏引發(fā)勢壘降低(DIBL)效應。無論如何，可以保持通過將電壓提供到主體102而將主體偏壓提供到鰭105a和105b的優(yōu)點。
圖5是示出SOI結(jié)構和SOV結(jié)構的電特性的曲線圖。在圖5中，代表SOV結(jié)構的曲線可以通過在平面晶體管結(jié)構中使用SOV結(jié)構來獲得，其間接示出了根據(jù)本實施例的類SOV結(jié)構的優(yōu)點。參考圖5，與SOI結(jié)構相比，SOV結(jié)構具有低的截止電流值和高的開啟電流值。如圖5中的插圖所示，SOV結(jié)構可以具有比SOI結(jié)構低的DIBL值?？杖笨梢跃哂斜冉^緣體低的介電常數(shù)?？梢詮囊陨辖Y(jié)果預期根據(jù)本實施例的具有類SOV結(jié)構的非易失存儲器件具有改善的短溝道效應，例如低截止電流、高開啟電流和低DIBL值。
在根據(jù)本實施例的非易失存儲器件中，鰭105a和105b可以被用作位線，且控制柵電極140可以被用作字線。存儲節(jié)點130a和130b可以被用作電荷存儲層。當鰭105a和105b設置為彼此相鄰時，存儲在存儲節(jié)點130a和130b中的電荷可以導致讀干擾。例如，存儲在左存儲節(jié)點130a中的相鄰電荷可以改變右鰭125b的勢能，由此可以干擾右存儲節(jié)點130b的狀態(tài)的讀取，反之亦然。因為空缺117例如空氣具有比任何絕緣體低的介電常數(shù)，可以減輕讀干擾問題。與常規(guī)的SOI結(jié)構相比，SOV結(jié)構和/或類SOV結(jié)構可以增加讀操作的可靠性。
圖4是示出根據(jù)本發(fā)明的另一實施例的非易失存儲器件的示意圖。圖4中所示的非易失存儲器件是圖1中所示的稍微改變的變體。因此，參考圖1到3示出的非易失存儲器件的描述也可以用于圖4所示的非易失存儲器件，且因此將不再描述重復的部分。在兩個實施例中，圖中相似的參考標號指示相似的元件。
參考圖4，橋絕緣層115’形成來填充鰭105a和105b的內(nèi)表面的上部分之間的空間。如此，空缺117’可以在橋絕緣層115’下和鰭105a和105b之間界定。例如，當通過物理氣相沉積(PVD)在非常窄分開的鰭105a和105b之間形成絕緣層，可以形成橋絕緣層115’，由于不良的臺階覆蓋，橋絕緣層115’僅連接鰭105a和105b的上端。
因為鰭105a和105b的頂部沒有被橋絕緣層115’覆蓋且由此被暴露，柵絕緣層125a’和125b’可以在鰭105a和105b的外表面上延伸，例如在鰭105a和105b的頂部以及鰭105a和105b的外表面的上部分上延伸。
根據(jù)本實施例的非易失存儲器件可以具有與根據(jù)前述的實施例的非易失存儲器件相同的特性。
圖6是示出根據(jù)本發(fā)明的另一實施例的非易失存儲器件的示意圖。圖6所示的非易失存儲器件可以通過連接多個非易失存儲器件到NAND結(jié)構來獲得。不重復參考在前述實施例重復的部分的描述，且在圖中相似的參考標號指示相似的元件。
參考圖6，多個控制柵極140可以延伸來覆蓋空缺117的相對側(cè)、鰭105a和105b的外表面的上部分和橋絕緣層115，橋絕緣層115形成以在鰭105a和105b的上端之間延伸。多個柵電極140彼此分開。多個柵絕緣層125a和125b分別夾置在控制柵電極140與鰭105a和105b之間。多個存儲節(jié)點130a和130b分別夾置在控制柵電極140與柵絕緣層125a和125b之間。
在NAND結(jié)構中，圖3的源區(qū)145和圖3的漏區(qū)150可以交替形成于相應的控制柵電極140之間的相應的鰭105a和105b中。源區(qū)和漏區(qū)的順序不是固定的且可以反轉(zhuǎn)。在圖6中，所示的控制柵電極140的數(shù)量僅為了示出的目的，且本發(fā)明的范圍不限于這樣的數(shù)字。另外，圖6中示出了鰭105a和105b的對，但多對鰭(未顯示)可以進一步設置于列方向。設置于同一行中的控制柵電極可以彼此連接。
雖然圖1所示的存儲器件被利用于圖6的NAND結(jié)構中，圖4所示的非易失存儲器件也可以被用于NAND結(jié)構中。
圖7-13是示出根據(jù)另一示意性實施例的非易失存儲器件及其制造方法的示意圖。
參考圖7，至少一對第一溝槽153形成在半導體襯底110中。例如，硬掩模層150形成在半導體襯底110上。然后，使用硬掩模層150作為蝕刻掩模，半導體襯底110的暴露部分被蝕刻以形成第一溝槽153。硬掩模層150可以包括氮化物層和/或氧化物層。
參考圖8，器件隔離層120a至少填充在第一溝槽153中。例如，器件隔離層120a填充在第一溝槽153中，且然后平面化直到硬掩模層150暴露。如此，器件隔離層120a填充在第一溝槽153中以從半導體襯底100突出。
參考圖9，硬掩模層150被除去，且間隙絕緣層155形成在從半導體襯底110突出的器件隔離層120a的側(cè)壁上。每個間隙絕緣層155具有適合于部分暴露它們之間的半導體襯底110的寬度。例如，形成間隙絕緣層155使得沉積然后各向異性蝕刻預定的絕緣層。間隙絕緣層155可以包括氮化物層，且還包括在氮化物層下面增加的氧化物層。
參考圖10，使用間隙絕緣層155作為蝕刻掩模，在間隙絕緣層155之間暴露的半導體襯底110被蝕刻，以形成第二溝槽160。如此，界定了從半導體襯底110的主體突出的鰭對105a和105b。第一和第二溝槽153和160可以具有相等的深度或彼此不同的深度。
參考圖11，形成連接間隙絕緣層155的非導電蓋層157以界定鰭對105a和105b之間的空缺117a。蓋層157使用具有不良的臺階覆蓋的沉積法形成，使得蓋層157能夠連接間隙絕緣層155而不填充在鰭對105a和105b之間的空間內(nèi)。
例如，蓋層157可以包括氮化硅層，并可以通過等離子體增強化學氣相沉積(PECVD)形成。在此情形，蓋層157在間隙絕緣層155上厚厚地生長，但在鰭對105a和105b的底部和側(cè)壁上稍微生長或不生長。因此，蓋層157在被填充到鰭對105a和105b之間的空間中之前，連接間隙絕緣層155。在此情形，考慮到第二溝槽160的高寬比，蓋層157可以連接鰭105a和105b的上端。
如果蓋層157在鰭105a和105b的底部和側(cè)壁上稍微生長，在蓋層157中界定空缺117a。然而，當?shù)诙喜?60的高寬比大時，蓋層157幾乎不生長在鰭105a和105b的側(cè)壁上。在此情形，空缺117a可以界定在鰭105a和105b與蓋層157之間，或者在鰭105a和105b、間隙絕緣層155和蓋層157之間。
參考圖12，蓋層157被可選擇地平面化從而界定橋絕緣層115a。例如可以使用回蝕或化學機械研磨(CMP)來進行平面化。橋絕緣層115a包括間隙絕緣層155和蓋層157。因此，空缺117a在橋絕緣層115a和鰭105a和105b之間界定。
參考圖13，形成器件隔離層120以暴露鰭105a和105b的部分，例如上端部。例如，從半導體襯底110突出的器件隔離層120a可以被蝕刻預定厚度，因此形成器件隔離層120。
此后，柵絕緣層125a和125b形成在不面對空缺117a的鰭105a和105b的部分上。例如，使用熱氧化或化學氣相沉積，柵絕緣層125a和125b可以形成在從器件隔離層120暴露的鰭105a和105b的上部上。如果使用化學氣相沉積，柵絕緣層125a和125b可以在橋絕緣層115a上方彼此連接。
然后，形成存儲節(jié)點層130a和130b以覆蓋柵絕緣層125a和125b。例如，存儲節(jié)點層130a和130b可以成形為覆蓋柵絕緣層125a和125b并從彼此分開的間隙壁?？商鎿Q地，存儲節(jié)點層130a和130b可以覆蓋柵絕緣層125a和125b并在橋絕緣層115a上方彼此連接。
隨后，控制柵電極140覆蓋存儲節(jié)點層130a和130b，并在橋絕緣層115a上方延伸。選擇性地，在形成控制柵電極140之前，還可以設置阻擋絕緣層(未示出)來覆蓋存儲節(jié)點層130a和130b?？刂茤烹姌O140可以通過器件隔離層120從半導體襯底110的主體102絕緣。
因此，根據(jù)示意性實施例，可以使用典型的制造工藝經(jīng)濟地制造具有SOV結(jié)構的非易失存儲器件。
在本示意性實施例中，橋絕緣層115a可以相應于參考圖1-3所述的非易失存儲器件的橋絕緣層115。因此，參考圖1-3示出的非易失存儲器件的操作特性的描述也可以應用于本示意性實施例。
此外，顯然根據(jù)本示意性實施例的非易失存儲器件的制造方法可以容易地應用于圖6所示的NAND結(jié)構。
作為本示意性實施例的改進變體，鰭105a和105b可以不使用圖9和10所示的間隙絕緣層155來形成。例如，在圖7和8中，第一和第二溝槽153和160使用典型的光刻或蝕刻連續(xù)形成或一次形成，從而界定從主體102突出的鰭105a和105b。在此情形，在圖11-13中，橋絕緣層115a可以單獨通過蓋層157界定空缺117a，而不需要間隙絕緣層155。這里，橋絕緣層115a可以相應于參考圖4所述的結(jié)構。
根據(jù)本發(fā)明的非易失存儲器件具有類SOV結(jié)構和改善的短溝道效應。例如，截止電流和結(jié)漏電流降低，開啟電流增加，且漏引發(fā)勢壘降低(DIBL)效應被改善。然而，保持了通過向主體施加電壓而將主體偏壓施加到鰭的優(yōu)點。
此外，通過與常規(guī)SOI結(jié)構相比降低讀取干擾，根據(jù)本發(fā)明的非易失存儲器件涉及高的讀取可靠性。
雖然參考其示范性實施例具體顯示和描述了本發(fā)明，然而本領域的一般技術人員可以理解在不脫離由權利要求所界定的本發(fā)明的精神和范圍的情況下，可以作出形式和細節(jié)上的不同變化。
權利要求
1.一種非易失存儲器件，包括半導體襯底，具有主體，和從所述主體突出且相對彼此分開的一對鰭；橋絕緣層，非電連接所述鰭對的上部分以在所述鰭對之間界定空缺；其中所述鰭對的外表面是不面對所述空缺的鰭對的表面，且所述鰭對的內(nèi)表面是面對所述空缺的鰭對的表面。
2.根據(jù)權利要求1所述的非易失存儲器件，還包括至少一個控制柵電極，覆蓋所述鰭對的外表面的至少一部分，在所述橋絕緣層上方延伸，且與所述半導體襯底隔離；至少一對柵絕緣層，位于所述至少一個控制柵電極和所述鰭對之間；和至少一對存儲節(jié)點，位于所述至少一對柵絕緣層和所述至少一個控制柵電極之間。
3.根據(jù)權利要求2所述的非易失存儲器件，其中所述至少一個控制柵電極包括多個控制柵電極，所述至少一對柵絕緣層包括多對柵絕緣層，且所述至少一對存儲節(jié)點包括多對存儲節(jié)點。
4.根據(jù)權利要求1所述的非易失存儲器件，其中所述橋絕緣層位于所述鰭對頂上，且所述空缺界定于所述橋絕緣層和所述鰭對之間。
5.根據(jù)權利要求1所述的非易失存儲器件，其中所述橋絕緣層延伸以連接所述鰭對的內(nèi)表面的上部，且所述空缺界定于所述橋絕緣層和所述鰭對之間。
6.根據(jù)權利要求2所述的非易失存儲器件，還包括在所述鰭對的外表面的下部旁邊以及在所述至少一個控制柵電極與所述主體之間的器件隔離層。
7.根據(jù)權利要求2所述的非易失存儲器件，其中所述至少一對柵絕緣層形成在所述鰭對的外表面上。
8.根據(jù)權利要求7所述的非易失存儲器件，其中所述至少一對柵絕緣層還形成于所述鰭對的頂部分上。
9.根據(jù)權利要求2所述的非易失存儲器件，還包括在所述至少一個控制柵電極的一側(cè)上形成于所述鰭對中的至少一個源區(qū)和在所述至少一個控制柵電極的另一側(cè)上形成于所述鰭對中的至少一個漏區(qū)。
10.根據(jù)權利要求1所述的非易失存儲器件，其中所述半導體襯底通過蝕刻體半導體晶片來形成。
11.根據(jù)權利要求7所述的非易失存儲器件，其中所述至少一對柵絕緣層還形成在所述鰭對的上端上。
12.根據(jù)權利要求9所述的非易失存儲器件，其中所述橋絕緣層填充在所述鰭對之間的上端部中，且所述空缺界定于所述橋絕緣層和鰭對之間。
13.一種非易失存儲器件的制造方法，包括蝕刻半導體襯底以界定主體和均從主體突出的鰭對；形成連接所述鰭對的部分的橋絕緣層，以在所述鰭對之間界定空缺；形成部分覆蓋不面對所述空缺的鰭對的外表面的柵絕緣層；形成覆蓋所述柵絕緣層的存儲節(jié)點層；和形成覆蓋所述存儲節(jié)點層并在所述橋絕緣層上方延伸的控制柵電極。
14.根據(jù)權利要求13所述的方法，其中所述橋絕緣層還形成在所述空缺內(nèi)的鰭對和主體上，且所述空缺界定于所述橋絕緣層內(nèi)。
15.根據(jù)權利要求13所述的方法，其中所述橋絕緣層通過等離子體增強化學氣相沉積形成。
16.根據(jù)權利要求15所述的方法，其中所述橋絕緣層填充在所述鰭對之間的上端部中，且所述空缺界定于所述橋絕緣層和鰭對之間。
17.根據(jù)權利要求15所述的方法，其中所述橋絕緣層在所述鰭對的上端部上方延伸，且所述空缺界定于所述橋絕緣層和所述鰭對之間。
18.根據(jù)權利要求13所述的方法，其中界定所述主體和鰭對包括在所述半導體襯底中形成第一溝槽對；形成填充在所述第一溝槽中并從所述半導體襯底突出的器件隔離層；沿所述器件隔離層的突出側(cè)壁形成間隙絕緣層；和蝕刻在所述間隙絕緣層之間暴露的半導體襯底以界定從所述主體突出的鰭對。
19.根據(jù)權利要求18所述的方法，在界定所述鰭對之后，還包括形成連接所述間隙絕緣層的蓋層并在所述鰭對之間界定所述空缺，其中所述橋絕緣層包括所述間隙絕緣層和蓋層。
20.根據(jù)權利要求19所述的方法，在形成所述蓋層之后，還包括蝕刻所述器件隔離層至預定深度，從而暴露所述鰭對的外表面的部分。
全文摘要
本發(fā)明提供了一種不易受讀干擾且具有改善的短溝道效應的非易失存儲器件及其制造方法。該非易失存儲器件可以包括具有主體和鰭對的半導體襯底。橋絕緣層可以非電連接鰭對的上部分以在所述鰭對之間界定空缺，其中所述鰭對的外表面是不面對所述空缺的鰭對的表面，且所述鰭對的內(nèi)表面是面對所述空缺的鰭對的表面。該非易失存儲器件還可以包括至少一個控制柵電極，覆蓋所述鰭對的外表面的至少一部分，在所述橋絕緣層上方延伸，且從所述半導體襯底隔離。至少一對柵絕緣層可以位于所述控制柵電極和所述鰭對之間，且至少一對存儲節(jié)點可以位于所述至少一對柵絕緣層和至少一個控制柵電極之間。
文檔編號H01L21/336GK101038923SQ200710085478
公開日2007年9月19日 申請日期2007年3月7日 優(yōu)先權日2006年3月17日
發(fā)明者樸允童, 金元柱, 具俊謨, 金錫必, 玄在雄, 李政勛 申請人:三星電子株式會社