專利名稱：半導體集成電路器件的制作方法
技術領域：
本發(fā)明涉及半導體集成電路器件，更具體地涉及一種具有多層配線結構的半導體集成電路器件，其中將低介電常數(shù)膜用作絕緣層。
背景技術：
近年來，隨著包括MOSFET(金屬氧化物半導體場效應晶體管)的LSI(大規(guī)模集成電路MOSLSI)向著微細圖案形成、多層線路和對MOSFET等元件的微細圖案形成不斷發(fā)展，提高存取速度的需要也持續(xù)增長。為了滿足這種需求，將低電阻材料用于配線層，具有低介電常數(shù)的介電常數(shù)膜(低k膜)用作配線層之間的絕緣層。
圖10和11示出了常規(guī)半導體集成電路器件的示例，其中將低介電常數(shù)膜用作絕緣層。圖10和11示意性地示出了常規(guī)半導體集成電路器件的輸入/輸出焊盤和保護元件的結構。圖10是常規(guī)半導體集成電路器件900的平面圖。圖11是圖10的剖面圖。
如圖11所示，在常規(guī)半導體集成電路器件900中，保護元件951和輸入/輸出焊盤952形成在半導體襯底910上或之上。保護元件951具有擴散區(qū)911、擴散區(qū)912和柵電極913。保護元件951和輸入/輸出焊盤952電連接在一起。
N個配線層和N個絕緣層層疊在半導體襯底910的主表面上。如圖11所示，金屬線901到905形成在第一到第N配線層的每一個中，其中第一配線層是從半導體襯底的主表面開始的第一層。第N配線層是從主表面開始的第N層。
金屬線905外露在半導體集成電路器件900的表面上，構成輸入/輸出焊盤952。位于輸入/輸出焊盤952之下的金屬線(從金屬線905到金屬線901)通過多個插塞接觸921電連接。
如圖10所示，金屬線901從輸入/輸出焊盤952的區(qū)延伸到保護元件951的區(qū)。金屬線901進一步延伸到與擴散區(qū)911重疊。金屬線901通過插塞接觸922與擴散區(qū)911相連。與金屬線901相分離的金屬線901’形成在第一配線層中。金屬線901’通過插塞接觸922與擴散區(qū)912相連。
在常規(guī)半導體集成電路器件900中，例如，將第一到第N絕緣層中的任何一個均設置為低介電常數(shù)膜，以減小輸入/輸出焊盤與保護元件之間的配線電容。其中第一絕緣層是從半導體襯底的主表面開始的第一層。第N絕緣層是從半導體襯底的主表面開始的第N層。
圖12A和12B示出了包括有低介電常數(shù)的絕緣層的常規(guī)半導體集成電路器件的另一示例。圖12A和12B示意性地示出了常規(guī)半導體集成電路器件的電源線。圖12A是常規(guī)半導體集成電路器件800的平面圖。圖12B是圖12A的剖面圖。
如圖12A所示，半導體集成電路器件800包括電源(Vcc)線801和地(GND)線802。從半導體集成電路器件800的上面看來，Vcc線801和GND線802彼此平行地延伸。如圖12B所示，Vcc線801和GND線802形成在相同配線層(第k配線層)中，彼此鄰近。
然而，在常規(guī)半導體集成電路器件中，如果使用低介電常數(shù)膜，則出現(xiàn)多種問題(例如，見S.Voldman等所著的“High-CurrentCharacterization of Dual-Damascene Copper Interconnects In SiO2-andLow-k Interlevel Dielectrics for Advanced CMOS SemiconductorTechnologies”，IEEE International Reliability Physics Symposium，1999，144-153頁；或日本待審專利公開No.2005-129902和No.2005-223245)。
S.Voldman等的文獻描述了如果ESD(靜電放電)電流流經(jīng)由低介電常數(shù)膜的絕緣層包圍的線路，則擊穿強度(ESD耐壓)變得比在絕緣層是SiO2膜的情況下的更低。
日本待審專利公開No.2005-129902公開了低介電常數(shù)膜的上線路與下線路之間的介電強度(TDDB氧化膜的經(jīng)時介電擊穿)低于SiO2膜的上線路與下線路之間的介電強度。此外，日本待審專利公開No.2005-129902還公開了介電常數(shù)與抗TDDB壽命之間的關系。日本待審專利公開No.2005-223245描述了由于焊接時施加的應力或撞擊，導致焊盤下面的低介電常數(shù)膜中發(fā)生裂縫的問題，作為在將低介電常數(shù)膜用于絕緣層的情況下與機械強度有關的問題。
如上所述，常規(guī)半導體集成電路器件的問題在于，如果將低介電常數(shù)膜用于絕緣層來實現(xiàn)高速操作，則擊穿強度、介電強度和機械強度均降低。
S.Voldman等的文獻以及日本待審專利公開No.2005-129902和No.2005-223245中的技術無法完全解決這些問題。例如，S.Voldman等的文獻僅描述了低介電常數(shù)膜的Cu線寬度的設計規(guī)則。日本待審專利公開No.2005-129902公開了如何從制造工藝和結構方面提高TDDB壽命，但是未公開TDDB壽命的電場強度與布局之間的關系。日本待審專利公開No.2005-223245公開了形成在焊盤之下的ESD保護元件，但是未參考當ESD保護元件工作時流經(jīng)該線路的電流與低介電常數(shù)膜的關系。

發(fā)明內(nèi)容
根據(jù)本發(fā)明方案的半導體集成電路器件包括焊盤；靜電保護元件，與所述焊盤電連接；第一線路，與所述焊盤和所述靜電保護元件電連接，并在所述焊盤之下的區(qū)與所述靜電保護元件之上的區(qū)之間延伸；第二線路，與所述焊盤和所述靜電保護元件電連接，設置在第一線路之上，并在所述焊盤之下的區(qū)與所述靜電保護元件之上的區(qū)之間延伸；以及多個絕緣層，形成在第一線路之下、第一線路與第二線路之間、以及第二線路之上，所述絕緣層中的至少一個含有低介電常數(shù)膜。
根據(jù)所述半導體集成電路器件，使用低介電常數(shù)的絕緣膜以能夠進行高速操作。此外，將第二線路設置在第一線路之上，并沿第一線路的相同方向延伸，從而改善ESD耐壓。
根據(jù)本發(fā)明另一方案的半導體集成電路器件包括多個絕緣層，形成在半導體襯底的主表面之上，并包括至少一個低介電常數(shù)絕緣層；以及多條線路，形成在所述半導體襯底的主表面之上，并包括第一線路和形成在第一線路之上的第二線路，其中第一線路和第二線路設置在夾在兩個或更多個絕緣層之間的不同層中，從上面看來，第一線路和第二線路彼此不重疊，緊接第一線路之上的絕緣層或緊接第二線路之下的絕緣層具有高于所述低介電常數(shù)的介電常數(shù)。
根據(jù)所述半導體集成電路器件，將低介電常數(shù)用作絕緣層，以能夠進行高速操作。此外，將第一線路和第二線路設置在夾在兩個或更多個絕緣層之間的不同層中，從而改善TDDB壽命。
根據(jù)本發(fā)明另一方案的半導體集成電路器件包括MOSFET，形成在半導體襯底的主表面上；多條線路，形成在所述半導體襯底的主表面之上，并包括形成在不同層中的第一線路和第二線路以及多個絕緣層，形成在所述半導體襯底的主表面之上，包括至少一個低介電常數(shù)的絕緣層，其中第一線路形成在所述MOSFET的源極擴散區(qū)之上，并與所述源極擴散區(qū)電連接，第二線路形成在所述MOSFET的漏極擴散區(qū)之上，并與所述漏極擴散區(qū)電連接。
根據(jù)所述半導體集成電路器件，將低介電常數(shù)用作絕緣層，以能夠進行高速操作。此外，將與所述MOSFET的擴散區(qū)相連的第一線路和第二線路形成在不同層中，從而改善TDDB壽命。
根據(jù)本發(fā)明，可以提供一種半導體集成電路器件，所述半導體集成電路器件能夠進行高速操作，并改善金屬線的ESD耐壓、層間絕緣層的TDDB壽命和機械強度。


本發(fā)明的上述和其他目的、優(yōu)點和特征將從以下結合如圖的描述中明顯可見，附圖中圖1是根據(jù)本發(fā)明第一實施例的半導體集成電路器件的平面圖；圖2是根據(jù)本發(fā)明第一實施例的半導體集成電路器件的剖面圖；圖3是根據(jù)本發(fā)明第一實施例的半導體集成電路器件的剖面圖；圖4是根據(jù)本發(fā)明第一實施例的半導體集成電路器件的剖面圖；圖5A和5B是根據(jù)本發(fā)明第二實施例的半導體集成電路器件的平面圖和剖面圖；
圖6是根據(jù)本發(fā)明第三實施例的半導體集成電路器件的平面圖；圖7是根據(jù)本發(fā)明第三實施例的半導體集成電路器件的剖面圖；圖8是根據(jù)本發(fā)明第三實施例的半導體集成電路器件的平面圖；圖9是根據(jù)本發(fā)明第三實施例的半導體集成電路器件的剖面圖；圖10是常規(guī)半導體集成電路器件的平面圖；圖11是常規(guī)半導體集成電路器件的剖面圖；以及圖12A和12B是常規(guī)半導體集成電路器件的平面圖和剖面圖。
具體實施例方式
以下將參考示例性的實施例，對本發(fā)明進行描述。本領域的技術人員將理解，采用本發(fā)明的教義可以實現(xiàn)多種可選實施例，并且本發(fā)明不限于為說明目的而示出的實施例。
第一實施例首先描述根據(jù)本發(fā)明第一實施例的半導體集成電路器件。低介電常數(shù)膜用于本實施例的半導體集成電路器件的絕緣層。在本實施例的半導體集成電路器件中，朝向保護元件延伸的金屬線形成在多個配線層中。
以下參考圖1和2，描述本實施例的半導體集成電路器件的配置。圖1和2示出了半導體集成電路器件100的輸入/輸出焊盤和保護元件的結構。圖1是半導體集成電路器件100的平面圖，圖2是圖1所示半導體集成電路器件100的剖面圖。
如圖2所示，半導體集成電路器件100包括保護元件151和輸入/輸出焊盤152。保護元件151和輸入/輸出焊盤152形成在半導體襯底110的主表面上。此外，保護元件151和輸入/輸出焊盤152電連接。輸入/輸出焊盤152通過焊接等與外部配線電連接。即，輸入/輸出焊盤152是所謂的外部端子。
保護元件151是ESD保護元件。換言之，保護元件151保護半導體集成電路器件100不會被來自輸入/輸出焊盤152的ESD電流擊穿。即，保護元件151是靜電保護元件。從輸入/輸出焊盤152向保護元件151施加電源電勢、地電勢和輸入/輸出信號。
如圖2所示，保護元件151具有MOSFET結構。保護元件151包括擴散區(qū)111、擴散區(qū)112和柵電極113。擴散區(qū)111和112形成在半導體襯底110的主表面上。柵電極113形成在擴散區(qū)111和112之間的半導體襯底110的主表面上。
半導體襯底110是P型半導體襯底或P型井。擴散區(qū)111和112是N+擴散區(qū)。此外，保護元件151不限于MOSFET。即，保護元件151可以是諸如二極管之類的半導體器件。
如圖2所示，線路和絕緣層層疊在半導體襯底110的主表面上。這里，N條線路和N個絕緣層形成在半導體襯底110的主表面上。如圖2所示，線路形成在絕緣層上。每條線路形成在通過CMP(化學機械拋光)工藝而平面化的絕緣層上。此外，每條線路是金屬線。
形成在柵電極113上的第一到第N線路分別與金屬線101到105相對應。此外，第一線路位于從半導體襯底的表面開始的第一位置(最下線路)。第N線路位于從半導體襯底的表面開始的第N位置。每條線路是在柵電極113的形成之后形成的。
金屬線105形成在頂部配線層中，并外露在半導體集成電路器件100的表面上。則金屬線105的外露部分用作輸入/輸出焊盤152。此外，可以在金屬線105上形成用于輸入/輸出焊盤的附加配線層。
多個插塞接觸121形成在輸入/輸出焊盤152之下。插塞接觸121將金屬線105與金屬線101連接。包括有金屬線105到金屬線101的金屬線通過插塞接觸121電連接。
在本實施例中，從輸入/輸出焊盤152看來，多個插塞接觸121形成柵格形。這可以減弱焊接或探測時的撞擊，并防止裂縫發(fā)生。
如圖1和2所示，金屬線(下金屬線)101從輸入/輸出焊盤152的區(qū)延伸到保護元件151的區(qū)。這里，金屬線101延伸直到保護元件151的擴散區(qū)111之上的區(qū)。則金屬線101通過插塞接觸122與擴散區(qū)111連接。
此外，如圖1和2所示，金屬線101’形成在第一配線層中，遠離金屬線101。金屬線101’與金屬線101彼此分離。金屬線101’通過插塞接觸122與擴散區(qū)112連接。
在本實施例中，金屬線(上金屬線)102與金屬線101類似，也從輸入/輸出焊盤152的區(qū)延伸到保護元件151的區(qū)。此外，金屬線102形成在金屬線101之上的配線層中。如圖2所示，從半導體集成電路器件的剖面看來，金屬線102實質(zhì)上與金屬線101相平行地朝著保護元件151延伸。換言之，金屬線102和金屬線101具有幾乎相同的形狀。此外，金屬線102可以延伸直到擴散區(qū)112之上的部分，則金屬線102和擴散區(qū)112可以電連接。
如圖2所示，在保護元件151的擴散區(qū)111附近，金屬線102和金屬線101通過插塞接觸121連接在一起。類似于形成在輸入/輸出焊盤152之下的插塞接觸121，用于連接金屬線101和金屬線102的多個插塞接觸121在保護元件151附近形成柵格形。
在半導體集成電路器件100中，將第一到第N絕緣層中的任何一個設置為低介電常數(shù)膜。因此，減小了配線間電容。此外，第一絕緣層位于從半導體襯底的表面開始的第一位置(最下絕緣層)。第N絕緣層位于從半導體襯底的表面開始的第N位置(最上絕緣層)。此外，這里所指的術語“低介電常數(shù)膜”表示介電常數(shù)低于SiO2膜的介電常數(shù)的絕緣層。例如，該膜由HSQ(Hydrogen silsequioxane(含氫硅氧烷))、含氟氧化硅(SiOF)、多孔聚合物等制成。
在本實施例中，緊接在半導體襯底110之上的第一絕緣層是SiO2膜(不是低介電常數(shù)膜)。金屬線101與金屬線102之間的第二絕緣層是低介電常數(shù)膜或SiO2膜。金屬線102之上的所有絕緣層均是低介電常數(shù)膜。為了減小金屬線之間的電容分量，希望從金屬線102上的絕緣層(第三絕緣層)到最上的第N絕緣層中的至少1/2可以是低介電常數(shù)膜。
圖1和2示出了金屬線101和金屬線102延伸直到保護元件151之上的區(qū)的示例。然而本發(fā)明不限于這種組合。優(yōu)選地將第k(k是1到N-1)金屬線和第m(m是2到N)金屬線設置成實際上彼此平行，第k金屬線之上或之下的層間絕緣膜中的至少一個是低介電常數(shù)膜，并且第m金屬線之上或之下的層間絕緣膜中的至少一個是低介電常數(shù)膜。此外，第k金屬線和第m金屬線朝向保護元件151的擴散區(qū)111延伸，并通過插塞接觸122與擴散區(qū)111連接。
例如，可以使用圖3和4所示的結構。圖3示出了第二配線層的金屬線102和第(N-1)配線層的金屬線104延伸直到保護元件151之上的區(qū)的示例。此外，金屬線104和金屬線102在保護元件151的擴散區(qū)111附近，通過插塞接觸121連接。
在圖3所示的示例中，金屬線102之下的第二絕緣層是低介電常數(shù)膜或SiO2膜。金屬線102和金屬線104之間的絕緣層是低介電常數(shù)膜。金屬線104之上的第N絕緣層是SiO2膜。
圖4示出了第一配線層的金屬線101、第二配線層的金屬線102和第(N-1)配線層的金屬線104三條金屬線延伸直到保護元件151之上的區(qū)的示例。此外，金屬線101和金屬線102與金屬線104在保護元件151的擴散區(qū)111附近，通過插塞接觸121連接在一起。
在圖4所示的示例中，金屬線101和金屬線102之間的第二絕緣層是低介電常數(shù)膜或SiO2膜。金屬線102和金屬線104之間的絕緣層是低介電常數(shù)膜。金屬線104之上的第N絕緣層是SiO2膜。
這樣，即使將低介電常數(shù)膜用作層間絕緣層，也形成彼此平行的兩條金屬線，以減小金屬線的電流密度。如果ESD電流流動，則可以防止金屬線被熔化。
此外，通過設置從輸入/輸出焊盤之下開始延伸的兩條金屬線，并設置形成柵格形的插塞接觸，也改善了機械強度。
第二實施例接下來，描述根據(jù)本發(fā)明第二實施例的半導體集成電路器件。低介電常數(shù)膜用于本實施例的半導體集成電路器件。此外，本實施例的半導體集成電路器件具有兩條形成在不同配線層中的電源線。
以下參考圖5A和5B，描述本實施例的半導體集成電路器件的配置。圖5A和5B示出了半導體集成電路器件200的電源線的結構。圖5A是半導體集成電路器件200的平面圖。圖5B是圖5A中半導體集成電路器件200的剖面圖。
半導體集成電路器件200具有用于提供電源電勢的Vcc線201和用于提供地電勢的GND線202。如圖5A所示，從半導體集成電路器件200之上看來，Vcc線201和GND線202彼此平行地延伸。Vcc線201的長度(Vcc線201的延伸方向的長度)大于周邊方框的長度。類似地，GND線202的長度(GND線202的延伸方向的長度)大于周邊方框的長度。
在本實施例中，從半導體集成電路器件200的剖面看來，Vcc線201和GND線202形成在不同配線層中。即，Vcc線201是形成在第(k+3)配線層中的上金屬線。GND線202是形成在第k配線層中的下金屬線。Vcc線201和GND線202彼此相距兩個或更多個絕緣層。此外，Vcc線201和GND線202之一可以是單線，該單線的電勢在電源電勢和地電勢之間變化。
Vcc線201附近的第(k+2)絕緣層是低介電常數(shù)膜。GND線202附近的第(k+1)絕緣層是非低介電常數(shù)膜的SiO2膜。為了減小單線(未示出)的配線間電容，Vcc線201和GND線202之間的兩個絕緣層中的至少一個是低介電常數(shù)膜，而另一個絕緣層不是低介電常數(shù)膜。
如上所述，包括兩條金屬線之一的絕緣層是低介電常數(shù)膜，而包圍另一條金屬線的絕緣層不是低介電常數(shù)膜，從而實現(xiàn)兩條線路之間電場強度的降低。相應地，可以改善TDDB壽命。即，即使在使用低介電常數(shù)膜的半導體集成電路器件中，TDDB壽命也不會減小。
第三實施例接下來，描述根據(jù)本發(fā)明第三實施例的半導體集成電路器件。在本實施例的半導體集成電路器件中，低介電常數(shù)膜用于絕緣層。此外，本實施例的半導體集成電路器件的特征在于，MOSFET的源極電勢線和漏極電勢線形成在不同配線層中。
以下參考圖6和7，描述本實施例的半導體集成電路器件300的配置。圖6和7示出了MOSFET和源極/漏極電勢線的結構。圖6是半導體集成電路器件300的平面圖。圖7是圖6中半導體集成電路器件300的剖面圖。
如圖7所示，半導體集成電路器件300的包括MOSFET 320、MOSFET 330、漏極電勢線301、源極電勢線302和源極電勢線303。MOSFET 320和330形成在半導體襯底310的主表面上。漏極電勢線301與MOSFET 320的漏極區(qū)322和MOSFET 330的漏極區(qū)332連接。源極電勢線302與MOSFET 320的源極區(qū)321連接。源極電勢線303與MOSFET 330的源極區(qū)331連接。如圖6所示，MOSFET的柵電極323和333排列成與PN結平面313平行。此外，圖7示出了在擴散區(qū)中形成一個接觸的示例。
半導體襯底310是P型半導體襯底。形成在半導體襯底310的主表面處的井311是N型井。形成在半導體襯底310的主表面處的井312是P型井。MOSFET 320是P型MOSFET。MOSFET 330是N型MOSFET。CMOS電路由MOSFET 320和330組成。MOSFET 320包括作為P+型擴散區(qū)的源極擴散區(qū)321、作為P+型擴散區(qū)的漏極擴散區(qū)322、以及柵電極323。類似地，MOSFET 330包括作為N+型擴散區(qū)的源極擴散區(qū)331、作為N+型擴散區(qū)的漏極擴散區(qū)332、以及柵電極333。
漏極電勢線301形成在最下配線層的第一配線層中。漏極電勢線301從MOSFET 320的漏極擴散區(qū)322之上的區(qū)延伸到MOSFET 330的漏極擴散區(qū)332之上的區(qū)。漏極電勢線301通過插塞接觸342與漏極擴散區(qū)322和漏極擴散區(qū)332連接。在MOSFET 320和330中，漏極電勢線301連接在MOSFET 320的漏極與MOSFET 330的漏極之間，以發(fā)送CMOS電路的輸出信號。
源極電勢線302和源極電勢線303形成在最上的第N配線層中，彼此遠離。源極電勢線302形成在MOSFET 320的源極擴散區(qū)321之上。此外，源極電勢線302也形成在漏極擴散區(qū)322之上。則源極電勢線302通過插塞接觸341與源極擴散區(qū)321連接。
類似地，源極電勢線303形成在MOSFET 330的源極擴散區(qū)331之上。此外，源極電勢線302形成在漏極擴散區(qū)332之上。則源極電勢線303通過插塞接觸341與源極擴散區(qū)331連接。源極電勢線302向源極擴散區(qū)321提供電源電勢。源極電勢線303是向源極擴散區(qū)321提供GND電勢的GND線。
在本實施例中，從漏極電勢線301之上的絕緣層(第二絕緣層)到最上的第N絕緣層的絕緣層之一是低介電常數(shù)膜。因此，可以減小源極電勢線與漏極電勢線之間的電容。
此外，在本實施例中，兩條源極電勢線(電源電勢線/GND線)彼此遠離地形成在最上配線層中。因為在兩條源極電勢線之間設置了預定距離，即使源極電勢線形成在相同的配線層中，TDDB也決不會發(fā)生。此外，在本實施例中，源極電勢線形成在最上配線層中，漏極電勢線形成在最下配線層中，并這些線路之間設置了預定距離。因此，減小了源極電勢線與漏極電勢線之間的電場強度，并改善了抗TDDB性。
此外，MOSFET的柵電極的排列不限于以上描述。圖8和9示出了與圖6和7類似的半導體集成電路器件的示例。在圖8所示示例中，MOSFET的柵電極323和333排列成與PN結平面313垂直。圖8是半導體集成電路器件300的平面圖，圖9是圖8的剖面圖。此外，在圖8和9中，用相同的參考數(shù)字表示與圖6和7中相同的組件。
在本示例中，第一配線層的漏極電勢線301與漏極擴散區(qū)322和漏極擴散區(qū)332連接。源極電勢線302與源極擴散區(qū)321連接。源極電勢線303與源極擴散區(qū)331連接。此外，源極電勢線302和源極電勢線303彼此遠離地形成在第N配線層中。
相應地，類似于圖6和7所示的示例，在源極電勢線之間設置有預定距離。類似地，在彼此層疊的漏極電勢線與源極電勢線之間設置有預定距離。因此，TDDB決不會發(fā)生。源極電勢線與漏極電勢線的組合不限于圖6到9中所示的。即，優(yōu)選地沿垂直方向在層疊的兩條線路之間設置預定距離。另外，兩條線路可以按照與以上實施例的順序相反的順序層疊。
此外，可以用MISFET取代以上實施例的MOSFET。任何材料均可以用于線路。
此外，作為示例，可以在與配線層相同的高度上，將低介電常數(shù)膜設置在配線層的側表面處，SiO2膜可以在低介電常數(shù)膜和配線層之上延伸?；蛘撸梢栽谂c配線層相同的高度上，將SiO2膜可以設置在配線層的側表面處，并且低介電常數(shù)膜可以在SiO2膜和配線層之上延伸。
顯然，本發(fā)明不限于以上實施例，在不背離本發(fā)明的范圍和精神的前提下，可以對以上實施例進行修改和改變。
權利要求
1.一種半導體集成電路器件，包括焊盤；靜電保護元件，與所述焊盤電連接；第一線路，與所述焊盤和所述靜電保護元件電連接，并在所述焊盤之下的區(qū)與所述靜電保護元件之上的區(qū)之間延伸；第二線路，與所述焊盤和所述靜電保護元件電連接，設置在第一線路之上，并在所述焊盤之下的區(qū)與所述靜電保護元件之上的區(qū)之間延伸；以及多個絕緣層，形成在第一線路之下、第一線路與第二線路之間、以及第二線路之上，所述絕緣層中的至少一個含有低介電常數(shù)膜。
2.根據(jù)權利要求1所述的半導體集成電路器件，其中當俯視時，第二線路與第一線路重疊。
3.根據(jù)權利要求2所述的半導體集成電路器件，其中當俯視時，第一線路的形狀與第二線路的形狀實質(zhì)上相同。
4.根據(jù)權利要求1所述的半導體集成電路器件，其中第一線路和第二線路沿朝著所述靜電保護元件之上的區(qū)的相同方向延伸。
5.根據(jù)權利要求1所述的半導體集成電路器件，其中所述靜電保護元件是MOSFET，以及第一線路和第二線路與所述MOSFET的擴散區(qū)連接。
6.根據(jù)權利要求2所述的半導體集成電路器件，其中緊接在所述半導體襯底的主表面之上形成的絕緣層具有高于所述低介電常數(shù)的介電常數(shù)。
7.根據(jù)權利要求6所述的半導體集成電路器件，其中第一線路形成為緊接在絕緣層之上，所述絕緣層直接形成在所述半導體襯底的主表面上。
8.根據(jù)權利要求2所述的半導體集成電路器件，其中所述靜電保護元件在所述半導體襯底的表面上具有第一擴散區(qū)和第二擴散區(qū)，以及第一線路和第二線路均與第一擴散區(qū)連接。
9.根據(jù)權利要求1所述的半導體集成電路器件，其中所述低介電常數(shù)低于二氧化硅的介電常數(shù)。
10.根據(jù)權利要求1所述的半導體集成電路器件，其中所述低介電常數(shù)的絕緣層形成在第二線路之上或第一線路與第二線路之間，并且所述多個絕緣層中不少于1/2是所述低介電常數(shù)的絕緣層。
11.一種半導體集成電路器件，包括多個絕緣層，形成在半導體襯底的主表面之上，并包括至少一個低介電常數(shù)的絕緣層；以及多條線路，形成在所述半導體襯底的主表面之上，并包括第一線路和形成在第一線路之上的第二線路，其中第一線路和第二線路設置在夾在兩個或更多個絕緣層之間的不同層中，當俯視時，第一線路和第二線路彼此不重疊，緊接第一線路之上的絕緣層或緊接第二線路之下的絕緣層具有高于所述低介電常數(shù)的介電常數(shù)。
12.根據(jù)權利要求11所述的半導體集成電路器件，其中當俯視時，第一線路和第二線路沿相同方向延伸。
13.根據(jù)權利要求12所述的半導體集成電路器件，其中在第一線路和第二線路延伸的方向上，第一線路和第二線路比周邊電路塊更長。
14.根據(jù)權利要求11所述的半導體集成電路器件，其中第一線路和第二線路之一是電源電勢線，以及另一條是地電勢線。
15.根據(jù)權利要求11所述的半導體集成電路器件，其中第一線路和第二線路之一是用于接收信號的信號線，其中所述信號具有在電源電勢與地電勢之間變化的電勢，另一條線路是地電勢線、電源電勢線或用于接收相位與所述信號相反的信號的信號線。
16.一種半導體集成電路器件，包括MOSFET，形成在半導體襯底的主表面上；多條線路，形成在所述半導體襯底的主表面之上，并包括形成在不同層中的第一線路和第二線路；以及多個絕緣層，形成在所述半導體襯底的主表面之上，包括至少一個低介電常數(shù)的絕緣層，其中第一線路形成在所述MOSFET的源極擴散區(qū)之上，并與所述源極擴散區(qū)電連接，第二線路形成在所述MOSFET的漏極擴散區(qū)之上，并與所述漏極擴散區(qū)電連接。
17.根據(jù)權利要求16所述的半導體集成電路器件，其中在所述多條線路中，將第一線路設置為最下線路或最上線路。
18.根據(jù)權利要求17所述的半導體集成電路器件，其中第一線路與電源電勢或地電勢連接。
19.根據(jù)權利要求16所述的半導體集成電路器件，其中所述低介電常數(shù)低于二氧化硅的介電常數(shù)。
全文摘要
根據(jù)本發(fā)明實施例的半導體集成電路器件包括保護元件，形成在半導體襯底上；以及多個由絕緣層和金屬線構成的配線層，絕緣層包括作為低介電常數(shù)膜的層，其中在多個配線層中，第二配線層中的金屬線和第一配線層中的金屬線從半導體襯底之上的另一區(qū)延伸到與保護元件電連接的區(qū)。
文檔編號H01L23/522GK101038913SQ20071008638
公開日2007年9月19日 申請日期2007年3月15日 優(yōu)先權日2006年3月17日
發(fā)明者古田博伺 申請人:恩益禧電子股份有限公司