專利名稱：晶體管的測試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶體管的測試結(jié)構(gòu)。
背景技術(shù)：
互補(bǔ)金屬氧化物半導(dǎo)體(CMOS )工藝技術(shù)是通過薄膜沉積技術(shù)(Thin Film Deposition)將導(dǎo)體、半導(dǎo)體及絕緣層等材料分層沉積于待制晶圓(wafer)表 面，以形成半導(dǎo)體器件如晶體管或電容等。
在晶圓的制造過程中，針對半導(dǎo)體器件的測試樣本(sample )進(jìn)行晶圓級 可靠性測試(WLR， Wafer Level Reliability )或封裝級可靠性測試(PLR， Package Level Reliability)，以實(shí)時監(jiān)控制造過程中引入的缺陷是非常有必要的，可靠 性測試將測試結(jié)果及時反饋給生產(chǎn)線，使相關(guān)工藝步驟加強(qiáng)控制，以此獲得 高質(zhì)量、高可靠性的產(chǎn)品。
然而，在可靠性測試前或在可靠性測試過程中，靜電放電(ESD， electrostatic discharge)經(jīng)常在干燥環(huán)境下因碰觸帶靜電體而自被測MOS晶體 管的電極侵入，造成MOS晶體管損傷，并且，當(dāng)CMOS工藝技術(shù)縮小到次微 米階段，先進(jìn)的工藝技術(shù)，例如更薄的柵極氧化層，更短的溝道長度，更淺 的漏極/源極接面深度等，反而嚴(yán)重地降低次微米MOS晶體管的靜電放電防護(hù) 能力。MOS晶體管的損傷會直接影響測試結(jié)果，同時還會增加測試周期，浪 費(fèi)測試成本。
如專利號為ZL200410086999.2的中國發(fā)明專利所述， 一般ESD《1起半導(dǎo)體 器件失效可分為電壓型損傷和電流型損傷，依據(jù)人體模型，高靜電電壓可能 源自于人體碰觸到半導(dǎo)體器件的電極，其可能產(chǎn)生超過2000V的電荷并以較長 時間的高電流脈沖型態(tài)出現(xiàn)；另依據(jù)機(jī)器模型，高靜電電壓亦可能來自半導(dǎo)
3體器件與不良接地導(dǎo)體，如測試機(jī)臺的接觸，其則能以較短時間的高電壓脈 沖形態(tài)出現(xiàn)。
由于MOS晶體管具有容易破裂(rupture)的薄柵極氧化層(thin gate oxide),對高電壓放電(high voltage discharges )才及為4丈感，棚-極氧化層所能 承受的漏電流較小，ESD瞬間的大電流很容易就把MOS晶體管的柵極擊穿而 造成永久性破壞。
通常，在進(jìn)行可靠性測試前，會預(yù)先對一些待測試的MOS晶體管(測試 樣本)進(jìn)行快速測試，即在MOS晶體管的柵極(Gate)和漏極(Drain)加電 壓、并將源極(Source)接地，測試MOS晶體管的柵極、漏極、襯底(Bulk) 電流，以檢測出哪些MOS晶體管已經(jīng)被ESD破壞。請參考圖l和圖2，其示 出了對多個測試樣本的柵極、漏極、襯底電流進(jìn)行測試的結(jié)果，圖1所示的 測試樣本為NMOS晶體管，圖2所示的測試樣本為PMOS晶體管。圖1所示 的多個NMOS晶體管的漏極電流Idnl、柵極電流Ignl、襯底電流Ibnl、圖2 所示的多個PMOS晶體管的漏極電流Idp 1 、柵極電流Igp 1 、襯底電流Ibp 1產(chǎn) 生了波動，特別是柵極電流Ignl、 Igpl、襯底電流Ibnl、 Ibpl的波動非常大， 也就是說，ESD破壞了 MOS晶體管的薄柵極氧化層而導(dǎo)致多個MOS晶體管 的柵極電流、襯底電流偏移其標(biāo)準(zhǔn)值范圍非常大。

發(fā)明內(nèi)容
本發(fā)明解決的問題是，提供一種晶體管的測試結(jié)構(gòu)，以阻止ESD產(chǎn)生的 瞬間大電流4巴MOS晶體管的柵極擊穿而造成永久性破壞。
為解決上述問題，本發(fā)明提供一種晶體管的測試結(jié)構(gòu)，包括并聯(lián)在測 試晶體管的柵極和村底之間的電荷儲存元件和放電元件，所迷電荷儲存元件 的面積大于所述測試晶體管的面積。
可選的，所述電荷儲存元件為NMOS晶體管，其柵極與所述測試晶體管 的柵極連接，襯底與所述測試晶體管的襯底連接?？蛇x的，所述電荷儲存元件為PMOS晶體管，其柵-極與所述測試晶體管 的柵-極連接，襯底與所述測試晶體管的襯底連接。 可選的，所述電荷Y渚存元件為電容器。
可選的，所述;^丈電元件為二極管。
可選的，所述放電元件為NMOS晶體管，所述NMOS晶體管的漏極與測 試晶體管的柵極連接、源極與測試晶體管的襯底連接，所述NMOS晶體管的 沖冊極與源極短接。
可選的，所述放電元件為PMOS晶體管，所述PMOS晶體管的源極與測 試晶體管的柵極連接、漏極與測試晶體管的襯底連接，所述PMOS晶體管的 才冊極與源極短接。
與現(xiàn)有技術(shù)相比，上述技術(shù)方案在MOS晶體管的棚-極和襯底間并聯(lián)通交 流隔直流的電荷儲存元件和》文電元件，當(dāng)有交流靜電電壓進(jìn)行靜電i文電時， 電荷儲存元件吸收大多數(shù)的電荷，并通過放電元件釋放，以此阻止靜電放電 電流到達(dá)MOS晶體管的柵極；當(dāng)在MOS晶體管的柵極和漏極加直流測試電 壓對MOS晶體管進(jìn)行測試時，電荷不會經(jīng)過電荷儲存元件和放電元件。因此， 上述技術(shù)方案可以阻止靜電放電產(chǎn)生的瞬間大電流把MOS晶體管的柵極擊 穿而造成永久性破壞，同時也不會影響對MOS晶體管的測試。


圖1是對現(xiàn)有的NMOS晶體管進(jìn)行快速測試的結(jié)果；
圖2是對現(xiàn)有的PMOS晶體管進(jìn)行快速測試的結(jié)果；
圖3是本發(fā)明第一實(shí)施例的晶體管的測試結(jié)構(gòu)的示意圖4是本發(fā)明實(shí)施例的晶體管的測試結(jié)構(gòu)的等效電路圖5是本發(fā)明第二實(shí)施例的晶體管的測試結(jié)構(gòu)的示意圖6是本發(fā)明第三實(shí)施例的 一種晶體管的測試結(jié)構(gòu)的示意圖7是本發(fā)明第三實(shí)施例的另 一種晶體管的測試結(jié)構(gòu)的示意圖；圖8是對本發(fā)明NMOS晶體管的測試結(jié)構(gòu)進(jìn)行快速測試的結(jié)果； 圖9是對本發(fā)明PMOS晶體管的測試結(jié)構(gòu)進(jìn)行快速測試的結(jié)果。
具體實(shí)施例方式
本發(fā)明實(shí)施例是在MOS晶體管的柵極和襯底間并聯(lián)通交流隔直流的電 荷儲存元件和放電元件，由于靜電電壓為交流電壓，當(dāng)有高靜電電壓欲進(jìn)行 靜電放電時，電荷儲存元件會吸收大多數(shù)的電荷，然后儲存的電荷通過放電 元件釋放，由此阻止ESD電流到達(dá)MOS晶體管的柵極。下面結(jié)合附圖和實(shí) 施例對本發(fā)明具體實(shí)施方式
做詳細(xì)的說明。 第一實(shí)施例
請參考圖3,本實(shí)施例的晶體管的測試結(jié)構(gòu)包括測試晶體管MN0、保護(hù) 晶體管MN1和二極管PD0。
本實(shí)施例中，測試晶體管MN0即待測試的晶體管為NMOS晶體管。保 護(hù)晶體管MN1作為電荷儲存元件連接測試晶體管MN0的4冊極G和襯底B， 即保護(hù)晶體管MN1的柵極與測試晶體管MN0的柵極G連接，保護(hù)晶體管 MN1的襯底與測試晶體管MN0的襯底B連接，保護(hù)晶體管MN1具有通交流 隔直流的作用，保護(hù)晶體管MN1為NMOS晶體管。二極管PDO作為放電元 件連接測試晶體管MN0的柵極G和襯底B, 二極管PD0具有通交流隔直流 的作用。因此，保護(hù)晶體管MN1和二極管PD0是并聯(lián)在測試晶體管MN0的 柵極G和襯底B之間。
圖3所示的晶體管的測試結(jié)構(gòu)可以等效為圖4所示的電路。電阻器R0為 測試晶體管MN0的柵極和保護(hù)晶體管MN1間導(dǎo)線(Metal)的等效電阻，保 護(hù)晶體管MN1等效為儲存電荷的電容器C0，其儲存電荷的能力即電容C可 以用式(1)表示
C = s * s0 * S/d ( 1)
其中，sO是真空中介電常數(shù)，s是介質(zhì)的相對介電常數(shù)，S為保護(hù)晶體管MN1的面積(即溝道寬度W與長度L的乘積)，d為保護(hù)晶體管MN1的柵極氧化 層厚度。
請同時參考圖3和圖4，從式(1 )可以看到，在保護(hù)晶體管MN1的柵極 氧化層厚度確定的情況下，保護(hù)晶體管MN1儲存電荷的能力與保護(hù)晶體管 MN1的面積S成正比，因此，如果保護(hù)晶體管MN1的面積大于測試晶體管 MN0的面積，當(dāng)有高靜電電壓欲進(jìn)行靜電放電時，保護(hù)晶體管MN1會儲存 更多的電荷。舉例來說，測試晶體管MN0的溝道寬度W為10|im、長度L為 0.13|im,而保護(hù)晶體管MN1的溝道寬度為100pm、長度L為100pm,那么 測試晶體管MN0與保護(hù)晶體管MN1的電容比值為13:100000，由于靜電電壓 為交流電壓，保護(hù)晶體管MN1具有通交流的作用，因此，大多數(shù)的ESD電 荷都會被保護(hù)晶體管MN1吸收和儲存。
二極管PDO具有通交流的作用，因ESD而儲存在保護(hù)晶體管MN1中的電荷 會通過二極管PDO釋放，在圖4所示的等效電路中，電阻器R0和電容器C0構(gòu)成 RC延時電路，因此，二極管PDO可以有充足的時間將電容器CO所吸收的電荷 完全釋放。
由ESD產(chǎn)生的大多數(shù)電荷被連接在測試晶體管MNO的柵極G和襯底B之間 的保護(hù)晶體管MN1吸收，并通過連接在測試晶體管MNO的柵極G和襯底B之間 的二極管PDO被釋放，因而不會有電荷或只有少量的電荷進(jìn)入測試晶體管MNO 的棚-極G,也就是說，保護(hù)晶體管MN1和二極管PD0作為保護(hù)元件，可以阻止 ESD產(chǎn)生的瞬間大電流破壞MOS晶體管的薄柵極氧化層、甚至擊穿其柵極而 造成7Jc久性^皮壞。
在對測試晶體管MNO進(jìn)行測試時，需要在測試晶體管MNO的柵極G和漏 極D加直流測試電壓，由于保護(hù)晶體管MN1和二極管PD0具有隔直流的作用， 電荷不會經(jīng)過保護(hù)晶體管MNl和二極管PDO,因此，并聯(lián)在測試晶體管MNO 的柵極G和襯底B之間的保護(hù)晶體管MN1和二極管PD0不會影響對測試晶體管MN0的測試。
本實(shí)施例的測試結(jié)構(gòu)是以測試晶體管為NMOS晶體管為例進(jìn)行說明，對 于PMOS晶體管來說，上述測試結(jié)構(gòu)同樣也是適用的，即在PMOS晶體管的 柵極和襯底之間并聯(lián)保護(hù)晶體管MN1和二極管PDO。另外，晶體管MN1也 不限于本實(shí)施例所述的NMOS晶體管，其也可以是PMOS晶體管。 第二實(shí)施例
請繼續(xù)參考圖5，本實(shí)施例與第一實(shí)施例區(qū)別在于本實(shí)施例是以平行板 電容器Cl作為電荷儲存元件連接在測試晶體管MNO的柵極G和村底B之間。
本實(shí)施例的晶體管的測試結(jié)構(gòu)包括測試晶體管MNO、電容器Cl和二極 管PDO。測試晶體管MNO即待測試的晶體管為NMOS晶體管，電容器Cl作 為電荷儲存元件連接測試晶體管MNO的柵極G和襯底B,電容器Cl具有通 交流隔直流的作用，二極管PDO作為放電元件連接測試晶體管MNO的柵極G 和襯底B,因此，電容器C1和二極管PDO是并聯(lián)在測試晶體管MNO的柵極 G和村底B之間。
圖5所示的晶體管的測試結(jié)構(gòu)同樣可以等效為圖4所示的電路，電容器 Cl即等同于圖4中的電容器CO，電容器C1儲存電荷的能力即電容C同樣可 以用式(l)表示，其中，sO是真空中介電常數(shù)，s是電容器Cl平行板間介 質(zhì)的相對介電常數(shù)，S為電容器C1的面積，d為電容器Cl的平行板間距離。
請同時參考圖4和圖5，在電容器C1的平行板間距離確定的情況下，電 容器Cl儲存電荷的能力與電容器Cl的面積成正比，因此，如果電容器Cl 的面積大于晶體管MNO的面積，當(dāng)有高靜電電壓欲進(jìn)行靜電放電時，由于電 容器Cl具有通交流的作用，因此，大多數(shù)的ESD電荷都會被電容器Cl吸收 和儲存。
因ESD而儲存在電容器C1中的電荷會通過二極管PDO釋放，在圖4所示的 等效電路中，電阻器RO和電容器CO構(gòu)成RC延時電路，因此，二極管PDO可以有充足的時間將電容器C0所吸收的電荷完全釋放。
由ESD產(chǎn)生的大多數(shù)電荷被連接在測試晶體管MNO的柵極G和襯底B之間 的電容器C1吸收，并通過連接在測試晶體管MNO的柵極G和襯底B之間的二極 管PD0被釋放，因而不會有電荷或只有少量的電荷進(jìn)入測試晶體管MNO的柵極 G,也就是說，電容器C1和二極管PD0作為保護(hù)元件，可以阻止ESD產(chǎn)生的瞬 間大電流破壞MOS晶體管的薄柵極氧化層、甚至擊穿其柵極而造成永久性破 壞。
在對測試晶體管MNO進(jìn)行測試時，需要在測試晶體管MNO的柵極G和漏 極D加直流測試電壓，由于電容器C1和二極管PD0具有隔直流的作用，電荷不 會經(jīng)過電容器Cl和二極管PDO,因此，并聯(lián)在測試晶體管MNO的柵極G和襯底 B之間的電容器C1和二極管PD0不會影響對測試晶體管MN0的測試。
本實(shí)施例的測試結(jié)構(gòu)是以測試晶體管為NMOS晶體管為例進(jìn)行說明，對于 PMOS晶體管來說，上述測試結(jié)構(gòu)同樣也是適用的，即在PMOS晶體管的柵極 和村底之間并聯(lián)電容器C1和二極管PD0。 第三實(shí)施例
請繼續(xù)參考圖6，本實(shí)施例與第一實(shí)施例區(qū)別在于本實(shí)施例是以晶體管 MN2作為放電元件連接在測試晶體管MN0的柵極G和襯底B之間。
本實(shí)施例的晶體管的測試結(jié)構(gòu)包括測試晶體管MN0、第一保護(hù)晶體管 MN1和第二保護(hù)晶體管MN2。測試晶體管MN0即待測試的晶體管為NMOS 晶體管，第一保護(hù)晶體管MN1作為電荷儲存元件連接測試晶體管MN0的柵 極G和襯底B,第二保護(hù)晶體管MN2作為放電元件連接測試晶體管MN0的 柵極G和襯底B,因此，第一保護(hù)晶體管MN1和第二保護(hù)晶體管MN2是并 聯(lián)在測試晶體管MN0的柵極G和襯底B之間。
圖6所示的第二保護(hù)晶體管MN2為NMOS晶體管，其釆用二極管連接 方式，即NMOS晶體管MN2的柵極與源極短接，NMOS晶體管MN2的漏極
9與測試晶體管MN0的柵極G連接、源極與測試晶體管MNO的襯底B連接。 另外，第二保護(hù)晶體管也可以是PMOS晶體管，即如圖7所示的PM0S晶體 管MP2,其同樣釆用二極管連接方式，即PMOS晶體管MP2的柵極與源極短 接，PMOS晶體管MP2的源極與測試晶體管MNO的柵極G連接、漏極與測 試晶體管MNO的襯底B連接。
圖6和圖7所示的晶體管的測試結(jié)構(gòu)同樣可以等效為圖4所示的電路， NMOS晶體管MN2、 PMOS晶體管MP2即等效于圖4中的二極管PD0。
請同時參考圖4和圖6，第一保護(hù)晶體管MN1、第二保護(hù)晶體管MN2具 有通交流隔直流的作用，當(dāng)有交流靜電電壓時，大多數(shù)電荷被連接在測試晶 體管MN0的柵極G和襯底B之間的第一保護(hù)晶體管MN1吸收，并通過連接 在測試晶體管MN0的柵極G和襯底B之間的第二保護(hù)晶體管MN2被釋放， 因而不會有電荷或只有少量的電荷進(jìn)入測試晶體管MN0的柵極G,也就是說 第一保護(hù)晶體管MN1和第二保護(hù)晶體管MN2作為保護(hù)元件，可以阻止ESD 產(chǎn)生的瞬間大電流破壞MOS晶體管的薄柵極氧化層、甚至擊穿其柵極而造成 永久性破壞。當(dāng)在測試晶體管MN0的柵極G和漏極D加直流測試電壓時， 第一保護(hù)晶體管MN1、第二保護(hù)晶體管MN2也不會影響對測試晶體管MN0 的測試。
本實(shí)施例的測試結(jié)構(gòu)是以測試晶體管為NMOS晶體管為例進(jìn)行說明，對 于PMOS晶體管來說，上述測試結(jié)構(gòu)同樣也是適用的，即在PMOS晶體管的 柵極和襯底之間并聯(lián)第一保護(hù)晶體管MN1和第二保護(hù)晶體管MN2。
請繼續(xù)參考圖8和圖9，其示出了對多個測試樣本的柵極、漏極、襯底電 流進(jìn)行測試的結(jié)果，圖8所示的測試樣本為柵極和襯底之間并聯(lián)有電荷儲存 元件和放電元件的NMOS晶體管，圖9所示的測試樣本為柵極和村底之間并 聯(lián)有電荷儲存元件和放電元件的PMOS晶體管。圖8所示的多個NMOS晶體 管的漏極電流Idn2、柵極電流Ign2、襯底電流Ibn2、圖9所示的多個PMOS晶體管的漏極電流Idp2、柵極電流Igp2、襯底電流Ibp2非常穩(wěn)定，幾乎都在 其標(biāo)準(zhǔn)值范圍內(nèi)。對比圖1和圖2,圖8和圖9所示的連接有電荷儲存元件和 放電元件的測試樣本非常有效地阻止了 ESD對MOS晶體管的薄柵極氧化層 的破壞，因此，在對上述MOS晶體管進(jìn)行測試時可以確保測試結(jié)果的正確性， 同時也不會增加測試周期、浪費(fèi)測試成本。
綜上所述，上述技術(shù)方案在MOS晶體管的柵極和襯底間并聯(lián)通交流隔直 流的電荷儲存元件和放電元件，當(dāng)有交流靜電電壓進(jìn)行靜電放電時，電荷儲 存元件吸收大多數(shù)的電荷，并通過放電元件釋放，以此阻止靜電放電電流到 達(dá)MOS晶體管的柵極；當(dāng)在MOS晶體管的柵極和漏極加直流測試電壓對 MOS晶體管進(jìn)行測試時，電荷不會經(jīng)過電荷儲存元件和放電元件。因此，上 述技術(shù)方案可以阻止靜電放電產(chǎn)生的瞬間大電流把MOS晶體管的4冊極擊穿 而造成永久性破壞，同時也不會影響對MOS晶體管的測試。
本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何 本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和 修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
ii
權(quán)利要求
1. 一種晶體管的測試結(jié)構(gòu)，其特征在于，包括并聯(lián)在測試晶體管的柵極和襯底之間的電荷儲存元件和放電元件，所述電荷儲存元件的面積大于所述測試晶體管的面積。
1. 一種晶體管的測試結(jié)構(gòu)，其特征在于，包括并聯(lián)在測試晶體管的柵極 和襯底之間的電荷儲存元件和放電元件，所述電荷儲存元件的面積大于所述 測試晶體管的面積。
2. 根據(jù)權(quán)利要求1所述的晶體管的測試結(jié)構(gòu)，其特征在于，所述電荷儲存 元件為NMOS晶體管，其4冊極與所述測試晶體管的4冊極連接，襯底與所述測 試晶體管的襯底連接。
3. 根據(jù)權(quán)利要求1所述的晶體管的測試結(jié)構(gòu)，其特征在于， 元件為PMOS晶體管，其4冊極與所述測試晶體管的柵極連接， 試晶體管的襯底連接。
4. 根據(jù)權(quán)利要求1所述的晶體管的測試結(jié)構(gòu)，其特征在于，所述電荷儲存 元件為電容器。
5. 根據(jù)權(quán)利要求1所述的晶體管的測試結(jié)構(gòu)，其特征在于，所述放電元件 為二極管。
6. 根據(jù)權(quán)利要求1所述的晶體管的測試結(jié)構(gòu)，其特征在于，所述放電元件 為NMOS晶體管，所述NMOS晶體管的漏極與測試晶體管的柵極連接、源極 與測試晶體管的村底連接，所述NMOS晶體管的柵極與源極短接。
7. 根據(jù)權(quán)利要求1所述的晶體管的測試結(jié)構(gòu)，其特征在于，所述放電元件 為PMOS晶體管，所述PMOS晶體管的源極與測試晶體管的柵極連接、漏極 與測試晶體管的村底連接，所述PMOS晶體管的柵極與源極短接。
全文摘要
一種晶體管的測試結(jié)構(gòu)，包括并聯(lián)在測試晶體管的柵極和襯底之間的電荷儲存元件和放電元件，所述電荷儲存元件的面積大于所述晶體管的面積。所述電荷儲存元件和放電元件作為保護(hù)元件，可以阻止靜電放電產(chǎn)生的瞬間大電流破壞金屬氧化物半導(dǎo)體晶體管的薄柵極氧化層、甚至擊穿其柵極而造成永久性破壞。
文檔編號H01L23/544GK101452910SQ200710094408
公開日2009年6月10日 申請日期2007年12月7日 優(yōu)先權(quán)日2007年12月7日
發(fā)明者宋永梁, 李森生, 炯 王 申請人:中芯國際集成電路制造(上海)有限公司