專利名稱：襯底、半導(dǎo)體器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有混合表面取向并可用于形成互補金屬氧化物半導(dǎo)體(CMOS)器件的絕緣體上半導(dǎo)體(SOI)襯底。更具體地，本發(fā)明涉及包括一個或多個具有適合于形成n溝道場效應(yīng)晶體管(n-FET)的表面取向的器件區(qū)域和一個或多個具有適合于形成p溝道場效應(yīng)晶體管(p-FET)的不同表面取向的器件區(qū)域的SOI襯底，以及用于形成此SOI襯底的方法。
背景技術(shù)：
在本半導(dǎo)體技術(shù)中，例如n-FET和p-FET的CMOS器件通常制造在半導(dǎo)體晶片上，每個半導(dǎo)體晶片具有沿形成襯底的半導(dǎo)體材料(例如Si)的單組等效晶面中的一個取向的襯底表面。具體地說，大多數(shù)現(xiàn)如今的半導(dǎo)體器件制造在具有沿硅的{100}晶面的一個取向的晶體表面的硅晶片上。
公知電子沿硅的{100}晶面具有高遷移率，而空穴沿硅的{110}晶面具有高的遷移率。具體地說，沿{100}平面的空穴遷移率值大概比沿此平面的相應(yīng)的電子遷移率值低約2到4倍。相反，沿{110}硅表面的空穴遷移率值是沿{100}硅表面的空穴遷移率值的約2倍，而沿{110}表面的電子遷移率相對于沿{100}表面的電子遷移率明顯降低。
如從上面所述得出的，{110}硅表面適合于形成p-FET器件，因為沿{110}平面具有極佳的空穴遷移率，這會在p-FET中產(chǎn)生更高的驅(qū)動電流。然而，此表面完全不適合于形成n-FET器件。{100}硅表面反而適合于形成n-FET器件，因為{100}平面具有提高的電子遷移率，這在n-FET中導(dǎo)致了更高的驅(qū)動電流。
因此，優(yōu)選形成具有不同表面取向(即，混合表面取向)的半導(dǎo)體襯底，以同時提供優(yōu)化性能的n溝道和p溝道互補FET器件。
Doris等人的美國專利申請公開No.2004/0256700描述了一種通過晶片接合、蝕刻、和外延再生長形成的混合取向襯底。然而，只有一個此混合取向襯底包括的互補器件區(qū)域具有掩埋絕緣層和構(gòu)成SOI結(jié)構(gòu)，而其它互補器件區(qū)域不包括任何掩埋絕緣層而只構(gòu)成體結(jié)構(gòu)。
Min Yang等人(M.Yang.等人的Technical Digest of InternationalElectron Devices Meeting，pp.453，2003)描述了一種新穎的用于使用混合取向技術(shù)(HOT)的高性能CMOS的MOSFET結(jié)構(gòu)，其中通過利用載流子遷移率取決于表面取向的特點在{110}表面取向上制造了p-FET而在{100}表面取向上制造了n-FET。然而，在Min Yang等人公開的HOT結(jié)構(gòu)中，一類MOSFET在SOI上，而另一類在類體襯底上。
SOI襯底結(jié)構(gòu)相對于它們的體襯底的優(yōu)點是公知的，它包括但不局限于減小結(jié)泄漏、減小結(jié)電容、減小短溝道效應(yīng)、更好的器件性能、更高的封裝密度、和更低的電壓需求。
因此需要提供一種改進的混合取向襯底，該襯底具有配置為SOI結(jié)構(gòu)的兩種互補器件區(qū)域，用于進一步提升器件性能。

發(fā)明內(nèi)容
本發(fā)明提供了一種改進的混合取向的襯底，它包括具有第一表面結(jié)晶取向和通過掩埋絕緣層獲得的SOI結(jié)構(gòu)的一個互補器件區(qū)域和具有第二、不同表面結(jié)晶取向和通過反摻雜的半導(dǎo)體層獲得的假SOI結(jié)構(gòu)的另一互補器件區(qū)域。
本發(fā)明的反摻雜的半導(dǎo)體層將半導(dǎo)體器件層與所述基礎(chǔ)半導(dǎo)體襯底有效電隔離，并因此在所述另一互補器件區(qū)域處形成了浮置主體，它可與通過真SOI結(jié)構(gòu)中的掩埋絕緣層形成的浮置主體相比擬。
一方面，本發(fā)明涉及一種襯底，包括基礎(chǔ)半導(dǎo)體襯底，具有第一導(dǎo)電類型和第一結(jié)晶取向；一個或多個第一器件區(qū)域，位于所述基礎(chǔ)半導(dǎo)體襯底之上，其中所述一個或多個第一器件區(qū)域包括具有第一半導(dǎo)體器件層位于其上的絕緣層，以及所述第一半導(dǎo)體器件層具有第二、不同的結(jié)晶取向；以及一個或多個第二器件區(qū)域，位于所述基礎(chǔ)半導(dǎo)體襯底之上，其中所述一個或多個第二器件區(qū)域包括具有第二半導(dǎo)體器件層位于其上的第二、相反導(dǎo)電類型的反摻雜的半導(dǎo)體層，以及所述第二半導(dǎo)體器件層具有所述第一結(jié)晶取向。
優(yōu)選所述第一和第二半導(dǎo)體器件層具有基本上齊平的上表面(即，具有小于±20nm的偏離)。
在本發(fā)明的一個具體實施例中，所述第一器件區(qū)域為n-FET器件區(qū)域，而所述第二器件區(qū)域為p-FET器件區(qū)域。如果所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅，優(yōu)選所述第一結(jié)晶取向為硅的一個<110>取向；所述第二、不同的結(jié)晶取向為硅的一個<100>取向；所述第一導(dǎo)電類型為p型；而所述第二、相反的導(dǎo)電類型為n型。以此方式，所述n-FET和p-FET的器件性能都得以優(yōu)化。
在本發(fā)明的另一個可選實施例中，所述第一器件區(qū)域為p-FET器件區(qū)域，而所述第二器件區(qū)域為n-FET器件區(qū)域。如果所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅，優(yōu)選所述第一結(jié)晶取向為硅的一個<100>取向；所述第二、不同的結(jié)晶取向為硅的一個<110>取向；所述第一導(dǎo)電類型為n型；而所述第二、相反的導(dǎo)電類型為p型。以此方式，所述n-FET和p-FET的器件性能都得以優(yōu)化。
在另一方面，本發(fā)明涉及一種半導(dǎo)體器件，包括位于如上所述的混合取向襯底的相應(yīng)器件區(qū)域處的一個或多個n-FET和一個或多個p-FET。
在另一方面，本發(fā)明涉及一種方法，包括形成具有第一導(dǎo)電類型和第一結(jié)晶取向的基礎(chǔ)半導(dǎo)體襯底；在所述基礎(chǔ)半導(dǎo)體襯底上形成絕緣層和第二、不同的結(jié)晶取向的第一半導(dǎo)體器件層；從所述基礎(chǔ)半導(dǎo)體襯底的一個或多個區(qū)域選擇性除去所述第一半導(dǎo)體器件層和所述絕緣層的一部分，由此形成一個或多個包括所述絕緣層和所述第一半導(dǎo)體器件的第一器件區(qū)域，和一個或多個不包括所述絕緣層和所述第一半導(dǎo)體器件層的第二器件區(qū)域，其中所述基礎(chǔ)半導(dǎo)體襯底的上表面暴露于所述一個或多個第二器件區(qū)域處；在所述一個或多個第二器件區(qū)域處的所述基礎(chǔ)半導(dǎo)體襯底上外延生長反摻雜的半導(dǎo)體層，其中所述反摻雜的半導(dǎo)體層具有第二、相反的導(dǎo)電類型；以及在所述一個或多個第二器件區(qū)域處的所述反摻雜的半導(dǎo)體層上外延生長第二半導(dǎo)體器件層，其中所述第二半導(dǎo)體器件層具有所述第一導(dǎo)電類型和所述第一結(jié)晶取向。
優(yōu)選但非必須地是，通過晶片接合將所述絕緣體層和所述第一半導(dǎo)體器件層接合到所述基礎(chǔ)半導(dǎo)體襯底，并可以通過蝕刻選擇性除去所述第一半導(dǎo)體器件層和所述絕緣體層的一部分。
此外，優(yōu)選在選擇性除去所述第一半導(dǎo)體器件層和所述絕緣層的一部分之后但在外延生長所述反摻雜的半導(dǎo)體層之前，沿所述絕緣層和所述第一半導(dǎo)體器件層的暴露側(cè)壁形成介質(zhì)隔離物。也優(yōu)選在外延生長所述第二半導(dǎo)體器件層之后在所述第一和第二器件區(qū)域之間形成一個或多個隔離區(qū)域。
本發(fā)明的其它方面、特征和優(yōu)點將在確保的公開和所附權(quán)利要求中更為明顯。


圖1為根據(jù)本發(fā)明的一個實施例的CMOS電路的橫截面圖，它包括位于混合取向SOI襯底的不同器件區(qū)域中的n-FET和p-FET。
圖2A-2C示出了根據(jù)本發(fā)明的一個實施例用于制造混合取向SOI襯底的示例性工藝步驟。
具體實施例方式
在下面的描述中，闡述了許多具體細節(jié)，例如具體的結(jié)構(gòu)、組成部分、材料、尺寸、工藝步驟和技術(shù)，以提供本發(fā)明的透徹理解。然而，本領(lǐng)域內(nèi)的一般技術(shù)人員將發(fā)現(xiàn)，可以在沒有這些具體細節(jié)的情況下實踐本發(fā)明。此外，為了避免使本發(fā)明變得繁瑣，沒有詳細描述公知的結(jié)構(gòu)或工藝步驟。
應(yīng)該理解，當作為層、區(qū)域或襯底的部分被稱作在另一部分“上”或“之上”時，它可以直接在其它部分上面，或者也可以存在中間部分。相反，當有部分被稱作“直接在另一部分上”或“直接在另一部分之上”時，不存在中間部分。同樣應(yīng)該理解，當有部分被稱作在另一部分“下”或“之下”時，它可以直接在其它部分下面或之下，或者也可以存在中間部分。相反，當有部分被稱作“直接在另一部分下”或“直接在另一部分之下”時，不存在中間部分。
在此使用的術(shù)語“反摻雜”指用與周圍環(huán)境的導(dǎo)電類型相反的摻雜劑種類摻雜的結(jié)構(gòu)。例如，當半導(dǎo)體襯底為p摻雜時，掩埋在此p摻雜的襯底中的n摻雜層被認為是反摻雜層。作為選擇，當半導(dǎo)體襯底為n摻雜時，掩埋在n摻雜襯底中的p摻雜層被認為是反摻雜層。
本發(fā)明提供了混合取向的SOI襯底，它包括具有不同表面結(jié)晶取向的不同器件區(qū)域。更具體地，本發(fā)明的每個混合取向的SOI襯底包括位于基礎(chǔ)半導(dǎo)體襯底之上的一個或多個第一器件區(qū)域和一個或多個第二器件區(qū)域。第一器件區(qū)域包括第一半導(dǎo)體器件層位于其上的絕緣層。第二器件區(qū)域包括第二半導(dǎo)體器件層位于其上的反摻雜的半導(dǎo)體層。第一和第二器件區(qū)域具有不同的表面結(jié)晶取向，因此使襯底成為了混合取向的襯底。此外，第一器件區(qū)域處的絕緣層和第二器件區(qū)域處的反摻雜的半導(dǎo)體層用于從基礎(chǔ)半導(dǎo)體襯底電隔離第一和第二半導(dǎo)體器件層，因此形成了“浮置的”半導(dǎo)體主體，并使襯底成為了SOI或假SOI結(jié)構(gòu)。
圖1為根據(jù)本發(fā)明的一個實施例的CMOS電路的橫截面圖，它包括位于混合取向SOI襯底的不同器件區(qū)域中的n-FET和p-FET。
具體地，混合取向SOI結(jié)構(gòu)10包括第一和第二器件區(qū)域20和40位于其上的基礎(chǔ)半導(dǎo)體襯底12。
基礎(chǔ)半導(dǎo)體襯底12可以包括任何單晶半導(dǎo)體材料，它們包括但不局限于Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它的III-V族或II-VI族化合物半導(dǎo)體。在本發(fā)明的一些實施例中，優(yōu)選基礎(chǔ)半導(dǎo)體襯底12有含Si的半導(dǎo)體材料，即，包括硅的半導(dǎo)體材料組成。用第一導(dǎo)電類型，即，p型或n型摻雜劑摻雜基礎(chǔ)半導(dǎo)體襯底12或其在器件區(qū)域20處的至少一部分。此外，半導(dǎo)體襯底12具有第一結(jié)晶取向。在本發(fā)明的優(yōu)選但非必須的實施例中，基礎(chǔ)半導(dǎo)體襯底12包括單晶硅，而第一結(jié)晶取向選自硅的<100>、<110>、和<111>取向。
第一和第二器件區(qū)域20和40優(yōu)選通過一個或多個隔離區(qū)域30相互隔離。隔離區(qū)域30可以是溝槽隔離區(qū)域或場氧化隔離區(qū)域。利用本領(lǐng)域內(nèi)的技術(shù)人員公知的常規(guī)溝槽隔離工藝形成溝槽隔離區(qū)域。在形成溝槽隔離區(qū)域中可以使用例如光刻、蝕刻和用溝槽介質(zhì)填充溝槽。或者，可以在溝槽填充之前在溝槽中形成襯里，可以在溝槽填充之后實施密化步驟，也可以在溝槽填充之后進行平面化工藝?？梢岳盟^的硅的局部氧化工藝形成場氧化物。
一方面，第一器件區(qū)域20的每個包括頂部具有第一半導(dǎo)體器件層16的掩埋絕緣層14。以此方式，掩埋絕緣層14將第一半導(dǎo)體器件層16與基礎(chǔ)半導(dǎo)體襯底12電隔離，由此在器件區(qū)域20處形成浮置主體并形成SOI結(jié)構(gòu)。
掩埋絕緣層14可以包括任何適當?shù)慕^緣材料，它通常包括晶相或非晶相的氧化物、氮化物、或氧氮化物。通常，掩埋絕緣層14具有范圍從約5nm到約300nm的厚度，而以從約50nm到約150nm更為典型。
第一半導(dǎo)體器件層16可以包括與基礎(chǔ)半導(dǎo)體襯底12相同的半導(dǎo)體材料，或者它可以包括不同單晶半導(dǎo)體材料，選自Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、以及其它的III-V族或II-VI族化合物半導(dǎo)體。第一半導(dǎo)體器件層16可以是摻雜的(n-或p-型摻雜劑)或未摻雜的，而它具有與基礎(chǔ)半導(dǎo)體襯底12的第一結(jié)晶取向不同的第二結(jié)晶取向。在本發(fā)明的優(yōu)選但非必須的實施例中，第一半導(dǎo)體器件層16包括單晶硅，不同的第二結(jié)晶取向選自硅的<100>、<110>、和<111>取向。通常，第一半導(dǎo)體器件層16具有范圍從約5nm到約150nm的厚度，而以從約20nm到約70nm更為典型。
另一方面，第二器件區(qū)域40的每個包括在頂部具有第二半導(dǎo)體器件層17的反摻雜的半導(dǎo)體層15。優(yōu)選反摻雜的半導(dǎo)體層15和第二半導(dǎo)體器件層17都包括與基礎(chǔ)半導(dǎo)體襯底12相同的半導(dǎo)體材料并具有與基礎(chǔ)襯底12相同的結(jié)晶取向(即，第一結(jié)晶取向)。用具有第一導(dǎo)電類型，即，p型或n型的摻雜劑摻雜第二半導(dǎo)體器件層17，而用具有第二、相反導(dǎo)電類型，即，n型或p型的摻雜劑摻雜反摻雜的半導(dǎo)體層15。以此方式，反摻雜的半導(dǎo)體層15起將第二半導(dǎo)體器件層17與基礎(chǔ)半導(dǎo)體層12電隔離的作用，由此在器件區(qū)域40處形成浮置主體和假SOI結(jié)構(gòu)，它可與器件區(qū)域20處的真SOI結(jié)構(gòu)中通過掩埋絕緣層14形成的結(jié)構(gòu)相比擬。
反摻雜的半導(dǎo)體層15的物理厚度的范圍可以從約5nm到約150nm，而以從約10nm到約50nm更為典型。此外，優(yōu)選層15具有范圍從約1014/cm3到約1020/cm3的摻雜濃度，或更加優(yōu)選從約1017/cm3到約1019/cm3?？梢詫⑷魏芜m當導(dǎo)電類型的適合的摻雜劑種類用于摻雜層15。對于n型摻雜，可以使用例如磷、砷、和銻的摻雜劑種類。對于p型摻雜，可以使用例如硼、鋁、鎵、和銦的摻雜劑種類。
第二半導(dǎo)體層17的物理厚度的范圍可以從約5nm到約150nm，而以從約20nm到約70nm更為典型。
可以提供可選的表面介質(zhì)層18，以同時覆蓋器件區(qū)域20和40處的第一和第二半導(dǎo)體器件層16和17。一部分此可選的表面介質(zhì)層18(即，部分26)起作為用于一個FET器件的柵極介質(zhì)的作用，而另一部分此表面介質(zhì)層18(即，部分46)起作為用于另一個互補FET器件的柵極介質(zhì)的作用。
結(jié)果，位于不同器件區(qū)域20和40處的具有基本上共平面的上表面的第一和第二半導(dǎo)體器件層16和17具有不同的結(jié)晶取向，并且可以輕易用于制造具有提高的器件性能的各個CMOS器件。
圖1具體示出了兩個互補FET器件(即，一個是n-FET而另一個是p-FET)，它們具有源極區(qū)域22和42、漏極區(qū)域24和44、柵極介質(zhì)26和46、柵極導(dǎo)體28和48、和可選的側(cè)壁隔離物29和49?；パaFET器件的溝道區(qū)域位于第一和第二半導(dǎo)體器件層16和17中，分別在源極區(qū)域22和42與漏極區(qū)域24和44之間。因為第一和第二半導(dǎo)體器件層16和17具有不同的結(jié)晶取向，互補FET器件的溝道區(qū)域相應(yīng)地具有不同的結(jié)晶取向，這些取向被排布和構(gòu)建，以同時優(yōu)化FET器件的器件性能。
對于具體實例，第一器件區(qū)域20包括n-FET器件，而第二器件區(qū)域40包括p-FET器件。在此實例中，優(yōu)選第一半導(dǎo)體器件層16具有為硅的一個<100>方向的結(jié)晶取向，而基礎(chǔ)襯底12和第二半導(dǎo)體器件層17都具有為硅的一個<110>方向的結(jié)晶取向。此外，基礎(chǔ)襯底12和第二半導(dǎo)體器件層17都是p摻雜的，而反摻雜的半導(dǎo)體層15是n摻雜的。
對于另一個具體實例，第一器件區(qū)域20包括p-FET器件，而第二器件區(qū)域40包括n-FET器件。在此實例中，優(yōu)選第一半導(dǎo)體器件層16具有為硅的一個<110>方向的結(jié)晶取向，而基礎(chǔ)襯底12和第二半導(dǎo)體器件層17都具有為硅的一個<100>方向的結(jié)晶取向。此外，基礎(chǔ)襯底12和第二半導(dǎo)體器件層17都是n摻雜的，而反摻雜的半導(dǎo)體層15是p摻雜的。
雖然上述具體實例使用硅的<100>和<110>方向作為混合襯底10的示例性結(jié)晶取向，但是可以理解，也可以在本發(fā)明的混合取向襯底中提供任何適當單晶半導(dǎo)體材料的結(jié)晶取向的任何其它適當組合，用于獲得提高的器件性能。
使用晶片接合、選擇性蝕刻、外延再生長、和就地摻雜技術(shù)，可以很容易地形成上述混合取向襯底。
圖2A-2C示出了根據(jù)本發(fā)明地一個實施例的用于制造混合取向的SOI襯底的示例性工藝步驟。
首先參考圖2A，它示出了包括基礎(chǔ)半導(dǎo)體襯底12、掩埋絕緣層14、和第一半導(dǎo)體器件層16的接合襯底?；A(chǔ)半導(dǎo)體襯底12還可以在掩埋絕緣層14下面包括一個或多個附加的掩埋絕緣層(未示出)。
如上所述，用第一導(dǎo)電類型，即，p型或n型的摻雜劑種類摻雜基礎(chǔ)半導(dǎo)體襯底12、或其至少一部分。此外，基礎(chǔ)半導(dǎo)體襯底12具有第一結(jié)晶取向，而第一半導(dǎo)體器件層16具有第二、不同的結(jié)晶取向。
通過公知的晶片接合技術(shù)，將基礎(chǔ)襯底12、掩埋絕緣層14、和第一半導(dǎo)體器件層16接合在一起。例如，可以通過首先將晶片層一個接一個緊密接觸，給接觸的晶片層選擇性地施加外力，并接著在能夠?qū)⑦@些層接合到一起的條件下加熱這些晶片層，實現(xiàn)接合?？梢栽诖嬖诨虿淮嬖谕饬Φ那闆r下實施加熱步驟。通常在溫度范圍從約200℃到約1050℃的溫度下，在惰性氛圍中進行加熱步驟約2到約20小時的時間。更加優(yōu)選在從約200℃到約400℃的溫度下實施接合從約2到約20小時的時間。在本發(fā)明中也考慮室溫接合。本發(fā)明中使用的術(shù)語“惰性氛圍”表示其中采用了例如He、Ar、N2、Xe、Kr或其混合的惰性氣體的氣氛。在接合工藝期間使用的優(yōu)選氛圍為N2。
然后在圖2A的接合襯底的預(yù)定部分上形成構(gòu)圖掩膜(未示出)，以保護一部分接合襯底，而留下另一部分未受保護的接合襯底。接合襯底的受保護部分限定了第一器件區(qū)域20，而接合襯底的未受保護部分限定了第二器件區(qū)域40。在一個實施例中，通過給第一半導(dǎo)體器件層16的整個上表面施加光致抗蝕劑掩膜在接合襯底的預(yù)定部分上形成構(gòu)圖掩膜。在施加光致抗蝕劑掩膜之后，通過光刻構(gòu)圖光致抗蝕劑掩膜，這包括將光致抗蝕劑暴露給照射圖形并利用抗蝕劑顯影液顯影圖形的步驟，以形成構(gòu)圖的掩膜。在另一個實施例中，構(gòu)圖的掩膜包括氮化物或氧氮化物，并利用光刻和蝕刻形成和構(gòu)圖。
在提供構(gòu)圖的掩膜并限定第一和第二器件區(qū)域20和40之后，整個結(jié)構(gòu)要經(jīng)過一個或多個蝕刻步驟，蝕刻步驟會選擇性地除去第一半導(dǎo)體器件層16和掩埋絕緣層14的未受保護的部分，以在第二器件區(qū)域20處形成一個或多個溝槽，如圖2B中所示。因此，基礎(chǔ)半導(dǎo)體襯底12的上表面暴露在第二器件區(qū)域20處。
可以利用單蝕刻工藝或可采用多蝕刻步驟實施一個或多個蝕刻步驟。在本發(fā)明的此處使用的蝕刻可以包括例如反應(yīng)離子蝕刻、離子束蝕刻、等離子體蝕刻或激光蝕刻的干蝕刻工藝，其中采用化學(xué)蝕刻劑的濕蝕刻工藝或其任何組合。在本發(fā)明的優(yōu)選實施例中，使用反應(yīng)離子蝕刻(RIE)選擇性地除去第一半導(dǎo)體器件層16和掩埋絕緣層14的未受保護的部分。
蝕刻之后，第一半導(dǎo)體器件層16和掩埋絕緣層14的側(cè)壁暴露在溝槽2中。因此，可以沿溝槽2中的第一半導(dǎo)體器件層16和掩埋絕緣層14的暴露的側(cè)壁形成一個或多個介質(zhì)襯里或隔離物3，如圖2B中所示。介質(zhì)襯里或隔離物3包括例如氧化物的介質(zhì)材料，它們很容易通過淀積或蝕刻形成。
形成襯里或隔離物3之后，執(zhí)行外延生長工藝以在而且只在第二器件區(qū)域40處的基礎(chǔ)半導(dǎo)體襯底12的暴露的上表面上生長半導(dǎo)體材料，而第一器件區(qū)域20得到構(gòu)圖掩膜(未示出)的保護，構(gòu)圖掩膜阻止了第一器件區(qū)域處的外延生長。
優(yōu)選外延生長的半導(dǎo)體材料與形成基礎(chǔ)半導(dǎo)體襯底12的材料相同。因為此半導(dǎo)體材料直接生長在基礎(chǔ)半導(dǎo)體襯底12的上表面上，以此它具有與基礎(chǔ)襯底12一樣的結(jié)晶取向(即，第一結(jié)晶取向)。
在外延生長工藝的第一階段期間，實施就地摻雜以引入與基礎(chǔ)襯底12具有相反導(dǎo)電類型的摻雜劑種類，由此形成具有與基礎(chǔ)襯底12相同的結(jié)晶取向(即，第一結(jié)晶取向)但具有第二、相反導(dǎo)電性的反摻雜層15。優(yōu)選通過化學(xué)氣相淀積(CVD)實施就地摻雜。
在外延生長的第二、后續(xù)階段期間，實施另一就地摻雜步驟，以引入具有與基礎(chǔ)襯底12相同導(dǎo)電類型的摻雜劑種類，由此形成與基礎(chǔ)襯底12具有相同結(jié)晶取向(即，第一結(jié)晶取向)和相同導(dǎo)電類型的第二半導(dǎo)體器件層17。作為選擇，外延生長工藝的第二、后續(xù)階段可以是無摻雜劑的，即，在外延生長工藝期間不把摻雜劑種類引入第二半導(dǎo)體器件層17，而在后面在外延生長工藝之后，通過離子注入把與基礎(chǔ)襯底12具有相同導(dǎo)電類型的摻雜劑種類引入層17中。
在外延生長之后，整個結(jié)構(gòu)要經(jīng)過平面化工藝，例如化學(xué)機械拋光(CMP)或打磨，以使第一和第二器件區(qū)域20和40處的第一和第二半導(dǎo)體器件層16和17的上表面基本上在一個平面上。
需要注意，在此平面化工藝期間除去了覆蓋第一器件區(qū)域20處的第一半導(dǎo)體器件層16的構(gòu)圖的掩膜(未示出)。作為選擇，可以利用常規(guī)抗蝕劑剝離工藝在外延生長之后和平面化之前除去構(gòu)圖的掩膜(未示出)。
在提供基本平整的上表面之后，通?？梢栽诘谝缓偷诙骷^(qū)域20和40之間形成例如淺溝槽隔離區(qū)的一個或多個隔離區(qū)域30(如圖2C中所示)，以隔離不同的器件區(qū)域20和40。利用如上所述的常規(guī)工藝步驟形成隔離區(qū)30。
也可以通過例如氧化的熱工藝，或通過例如化學(xué)氣相淀積(CVD)、等離子體增強CVD、原子層淀積、化學(xué)溶液淀積及其它類似淀積工藝的常規(guī)淀積工藝，在第二半導(dǎo)體器件層17頂部形成表面介質(zhì)層18(如圖2C中所示)。表面介質(zhì)層18可以包括氧化物、氮化物、氧氮化物或其它絕緣層，而且它優(yōu)選具有從約3到約500nm的厚度，而更加優(yōu)選從約5到約20nm的厚度。一部分此可選的表面介質(zhì)層18可以起作為用于一個FET器件的柵極介質(zhì)26的作用，而此可選的表面介質(zhì)層18的另一部分起作為用于另一個、互補器件的柵極介質(zhì)46的作用。
通過上述工藝形成的所得混合取向的襯底如圖2C中所示。因此，第一和第二器件區(qū)域20和40包括具有不同結(jié)晶取向并都與基礎(chǔ)襯底12電隔離的第一和第二半導(dǎo)體器件層16和17，由此同時在第一和第二器件區(qū)域20和40處形成浮置半導(dǎo)體主體。
接下來，可以實施常規(guī)CMOS工藝步驟，以形成如圖1中所示的FET結(jié)構(gòu)。這些CMOS工藝步驟在本領(lǐng)域內(nèi)是公知的，并因此不在此詳述。
需要注意，盡管圖1-2C示意性地描繪了根據(jù)本發(fā)明的具體實施例的互補CMOS器件結(jié)構(gòu)，但很清楚地是，本領(lǐng)域內(nèi)的一般技術(shù)人員可以輕易修改此器件結(jié)構(gòu)用于滿足具體的與上面所述一致的應(yīng)用需求。例如，盡管圖1-2C中所示半導(dǎo)體襯底描繪了體基礎(chǔ)半導(dǎo)體襯底12，但是應(yīng)該看到，也可以將絕緣體上半導(dǎo)體(SOI)襯底用作用于實踐本申請的基礎(chǔ)襯底。此外，盡管最初通過圖1-2C示出了用于形成p-FET和n-FET器件的單晶硅的{110}和{100}晶面，但是例如{111}、{211}、{311}、{511}、和{711}的單晶硅平面也可用在任何用于實踐本發(fā)明的適當組合中。而且，其它具有非立方單元晶胞的單晶半導(dǎo)體襯底材料，例如具有六方單元晶胞的單晶氮化鎵，也可用于制造本發(fā)明的CMOS器件，只要此類其它單晶半導(dǎo)體材料包括具有不同載流子遷移率值的不同組的晶面。本領(lǐng)域內(nèi)的一般技術(shù)人員可以很容易的修改圖1-2C中所示的器件結(jié)構(gòu)，用于滿足與本發(fā)明的精神和原則一致的其它襯底結(jié)構(gòu)、晶體取向、或半導(dǎo)體材料。
盡管在此參考具體實施例、特征和方面描述了本發(fā)明，但是應(yīng)該認識到，本發(fā)明個不受限制于它們，而在使用中囊括其它修改、變化、應(yīng)用、和實施例，并因此認為所有這樣的其它修改、變化、應(yīng)用、和實施例在本發(fā)明的精神和范圍之內(nèi)。
權(quán)利要求
1.一種襯底結(jié)構(gòu)，包括基礎(chǔ)半導(dǎo)體襯底，具有第一導(dǎo)電類型和第一結(jié)晶取向；一個或多個第一器件區(qū)域，位于所述基礎(chǔ)半導(dǎo)體襯底之上，其中所述一個或多個第一器件區(qū)域包括具有第一半導(dǎo)體器件層位于其上的絕緣層，以及所述第一半導(dǎo)體器件層具有第二、不同的結(jié)晶取向；以及一個或多個第二器件區(qū)域，位于所述基礎(chǔ)半導(dǎo)體襯底之上，其中所述一個或多個第二器件區(qū)域包括具有第二半導(dǎo)體器件層位于其上的第二、相反導(dǎo)電類型的反摻雜的半導(dǎo)體層，以及所述第二半導(dǎo)體器件層具有所述第一結(jié)晶取向。
2.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，其中所述第一和第二半導(dǎo)體器件層具有基本上齊平的上表面。
3.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，還包括一個或多個在所述第一和第二器件區(qū)域之間的隔離區(qū)域。
4.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，還包括表面介質(zhì)層，所述表面介質(zhì)層同時覆蓋了所述第一和第二器件區(qū)域處的所述第一和第二半導(dǎo)體器件層。
5.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，其中所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅。
6.根據(jù)權(quán)利要求5的襯底結(jié)構(gòu)，其中所述第一器件區(qū)域為n溝道場效應(yīng)晶體管(n-FET)器件區(qū)域，其中所述第二、不同的結(jié)晶取向為硅的一個<100>取向，其中所述第二器件區(qū)域為p溝道場效應(yīng)晶體管(p-FET)器件區(qū)域，其中所述第一結(jié)晶取向為硅的一個<110>取向。
7.根據(jù)權(quán)利要求5的襯底結(jié)構(gòu)，其中所述第一器件區(qū)域為p溝道場效應(yīng)晶體管(p-FET)器件區(qū)域，其中所述第二、不同的結(jié)晶取向為硅的一個<110>取向，其中所述第二器件區(qū)域為n溝道場效應(yīng)晶體管(n-FET)器件區(qū)域，其中所述第一結(jié)晶取向為硅的一個<100>取向。
8.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，其中所述第一器件區(qū)域中的所述絕緣層具有范圍從約5nm到約300nm的厚度。
9.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，其中所述第二器件區(qū)域中的所述反摻雜的半導(dǎo)體層具有范圍從約5nm到約100nm的厚度。
10.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，其中所述第一和第二半導(dǎo)體器件層每個具有范圍從約5nm到約150nm的厚度。
11.根據(jù)權(quán)利要求1的襯底結(jié)構(gòu)，其中所述反摻雜的半導(dǎo)體層具有范圍從約1014/cm3到約1020/cm3的摻雜濃度。
12.一種半導(dǎo)體器件，包括權(quán)利要求1的所述襯底結(jié)構(gòu)，其中所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅，其中所述第一結(jié)晶取向為硅的一個<110>取向，而所述第二、不同的結(jié)晶取向為硅的一個<100>取向；一個或多個n溝道場效應(yīng)晶體管(n-FET)，位于所述一個或多個第一器件區(qū)域處；以及一個或多個p溝道場效應(yīng)晶體管(p-FET)，位于所述一個或多個第二器件區(qū)域處。
13.一種半導(dǎo)體器件，包括權(quán)利要求1的所述襯底結(jié)構(gòu)，其中所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅，其中所述第一結(jié)晶取向為硅的一個<100>取向，而所述第二、不同的結(jié)晶取向為硅的一個<110>取向；一個或多個p溝道場效應(yīng)晶體管(p-FETs)，位于所述一個或多個第一器件區(qū)域處；以及一個或多個n溝道場效應(yīng)晶體管(n-FETs)，位于所述一個或多個第二器件區(qū)域處。
14.一種方法，包括形成具有第一導(dǎo)電類型和第一結(jié)晶取向的基礎(chǔ)半導(dǎo)體襯底；在所述基礎(chǔ)半導(dǎo)體襯底上形成絕緣層和第二、不同的結(jié)晶取向的第一半導(dǎo)體器件層；從所述基礎(chǔ)半導(dǎo)體襯底的一個或多個區(qū)域選擇性除去所述第一半導(dǎo)體器件層和所述絕緣層的一部分，由此形成一個或多個包括所述絕緣層和所述第一半導(dǎo)體器件的第一器件區(qū)域，和一個或多個不包括所述絕緣層和所述第一半導(dǎo)體器件層的第二器件區(qū)域，其中所述基礎(chǔ)半導(dǎo)體襯底的上表面暴露于所述一個或多個第二器件區(qū)域處；在所述一個或多個第二器件區(qū)域處的所述基礎(chǔ)半導(dǎo)體襯底上外延生長反摻雜的半導(dǎo)體層，其中所述反摻雜的半導(dǎo)體層具有第二、相反的導(dǎo)電類型；以及在所述一個或多個第二器件區(qū)域處的所述反摻雜的半導(dǎo)體層上外延生長第二半導(dǎo)體器件層，其中所述第二半導(dǎo)體器件層具有所述第一導(dǎo)電類型和所述第一結(jié)晶取向。
15.根據(jù)權(quán)利要求14的方法，其中所述絕緣層和第一半導(dǎo)體器件層通過晶片接合，接合到所述基礎(chǔ)半導(dǎo)體襯底。
16.根據(jù)權(quán)利要求14的方法，其中通過蝕刻選擇性除去所述第一半導(dǎo)體器件層和所述絕緣層的一部分。
17.根據(jù)權(quán)利要求14的方法，還包括在選擇性除去所述第一半導(dǎo)體器件層和所述絕緣層的一部分之后但在外延生長所述反摻雜的半導(dǎo)體層之前，沿所述絕緣層和所述第一半導(dǎo)體器件層的暴露側(cè)壁形成介質(zhì)隔離物。
18.根據(jù)權(quán)利要求14的方法，還包括在外延生長所述第二半導(dǎo)體器件層之后在所述第一和第二器件區(qū)域之間形成一個或多個隔離區(qū)域。
19.根據(jù)權(quán)利要求14的方法，其中所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅，其中所述第一結(jié)晶取向為硅的一個<110>取向，所述第二、不同的結(jié)晶取向為硅的一個<100>取向，所述第一導(dǎo)電類型為p型，所述第二、相反的導(dǎo)電類型為n型，所述方法還包括在所述一個或多個第一器件區(qū)域處形成一個或多個n-FET，以及在所述一個或多個第二器件區(qū)域處形成一個或多個p-FET。
20.根據(jù)權(quán)利要求14的方法，其中所述基礎(chǔ)半導(dǎo)體襯底、所述第一半導(dǎo)體器件層、和所述第二半導(dǎo)體器件層都包括單晶硅，其中所述第一結(jié)晶取向為硅的一個<100>取向，所述第二、不同的結(jié)晶取向為硅的一個<110>取向，所述方法還包括在所述一個或多個第一器件區(qū)域處形成一個或多個p-FET，以及在所述一個或多個第二器件區(qū)域處形成一個或多個n-FET。
全文摘要
本發(fā)明涉及包括具有一個或多個第一器件區(qū)域和一個或多個第二器件區(qū)域位于其上的基礎(chǔ)半導(dǎo)體襯底的混合取向絕緣體上半導(dǎo)體(SOI)襯底結(jié)構(gòu)。一個或多個第一器件區(qū)域包括具有第一半導(dǎo)體器件層位于其上的絕緣層。一個或多個第二器件區(qū)域包括具有第二半導(dǎo)體器件層位于其上的反摻雜的半導(dǎo)體層。第一和第二半導(dǎo)體器件層具有不同的結(jié)晶取向。優(yōu)選，第一(或第二)器件區(qū)域為n－FET器件區(qū)域，而且所述第一半導(dǎo)體器件層具有提高電子遷移率的結(jié)晶取向，而所述第二(或第一)器件區(qū)域為p－FET器件區(qū)域，而且所述第二半導(dǎo)體器件層具有提高電子遷移率的不同的表面結(jié)晶取向。
文檔編號H01L21/20GK101064319SQ20071009645
公開日2007年10月31日 申請日期2007年4月18日 優(yōu)先權(quán)日2006年4月26日
發(fā)明者M·艾昂, 王新琳, 楊敏 申請人:國際商業(yè)機器公司