專(zhuān)利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于在形成超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間防止雜質(zhì)的相互擴(kuò)散的方法。
背景技術(shù)：
具有超級(jí)結(jié)結(jié)構(gòu)的半導(dǎo)體器件是已知的，其中，所述超級(jí)結(jié)結(jié)構(gòu)通過(guò)重復(fù)p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)來(lái)形成。在此類(lèi)半導(dǎo)體器件中，可能發(fā)生形成超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)中的雜質(zhì)的相互擴(kuò)散。這樣的擴(kuò)散可以導(dǎo)致半導(dǎo)體器件的特性的劣化。
為了消除這樣的擴(kuò)散，如圖18所示，在專(zhuān)利文件1的半導(dǎo)體器件中的p型半導(dǎo)體區(qū)124和n型半導(dǎo)體區(qū)122之間形成絕緣膜(SiO2)128。由此防止了P型半導(dǎo)體區(qū)124和n型半導(dǎo)體區(qū)122之間的雜質(zhì)擴(kuò)散。為了實(shí)現(xiàn)此結(jié)構(gòu)，多個(gè)溝槽123被形成在n型Si晶體襯底中。溝槽123從n型Si晶體襯底的頂表面朝向底部延伸，并且在相鄰溝槽之間保留預(yù)定距離的情況下被重復(fù)地布置。絕緣膜128被形成在溝槽123的內(nèi)壁的整個(gè)表面上，形成在溝槽123的底部上的絕緣膜128隨后被去除。接著，如粗體箭頭所示，通過(guò)外延法從溝槽123的底部生長(zhǎng)包含p型雜質(zhì)的Si晶體。由此形成超級(jí)結(jié)結(jié)構(gòu)。這類(lèi)半導(dǎo)體器件在例如日本特開(kāi)專(zhuān)利公布No.2003-374951中有描述。
在其中用于防止雜質(zhì)擴(kuò)散的膜是絕緣膜(SiO2)的實(shí)例中，已知的是由于該絕緣膜為無(wú)定型態(tài)，所以難以使得Si晶體從絕緣膜外延生長(zhǎng)。因此，必須進(jìn)行用于使得Si晶體在被絕緣膜包圍的溝槽中外延生長(zhǎng)的工藝。例如，在前述的現(xiàn)有技術(shù)中，進(jìn)行用于將絕緣膜128從溝槽123的底部去除的工藝，然后利用外延法，從已經(jīng)去除了絕緣膜128的溝槽123的底部生長(zhǎng)Si晶體。在現(xiàn)有技術(shù)中，從溝槽123的底部去除絕緣膜128的工藝是必須的。
本發(fā)明用于解決上述問(wèn)題。
本發(fā)明公開(kāi)了一種半導(dǎo)體器件和制造該半導(dǎo)體器件的方法，其中，形成超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的雜質(zhì)的相互擴(kuò)散可以被防止，并且制造工藝可以被簡(jiǎn)化。
分明內(nèi)容根據(jù)本發(fā)明的半導(dǎo)體器件包括超級(jí)結(jié)結(jié)構(gòu)，其中沿至少一個(gè)方向重復(fù)布置成對(duì)的半導(dǎo)體區(qū)，所述成對(duì)的半導(dǎo)體區(qū)包括p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)。在這個(gè)超級(jí)結(jié)結(jié)構(gòu)中，至少沿所述的方向重復(fù)布置Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶體區(qū)，且Si晶體區(qū)布置在一對(duì)所述Si1-x-yGexCy晶體之間。
Si1-x-yGexCy晶體可以獨(dú)立地通過(guò)晶體生長(zhǎng)來(lái)形成。此外，Si1-x-yGexCy晶體可以通過(guò)Ge和C到Si晶體中的氣相擴(kuò)散來(lái)形成。此外，Si1-x-yGexCy晶體可以通過(guò)將Ge和C注入到Si晶體來(lái)形成。
此外，Si1-x-yGexCy晶體可以是p型、n型或者非摻雜型(i型)中的任何一種。
雜質(zhì)在Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的擴(kuò)散長(zhǎng)度比雜質(zhì)在Si晶體中的擴(kuò)散長(zhǎng)度小大約3個(gè)數(shù)量級(jí)。因此，如果通過(guò)重復(fù)布置Si晶體和Si1-x-yGexCy晶體的接合結(jié)構(gòu)來(lái)形成超級(jí)結(jié)結(jié)構(gòu)，可以防止形成超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的雜質(zhì)的相互擴(kuò)散。例如，p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)都可以由Si晶體形成，而Si1-x-yGexCy晶體膜可以被布置在兩者之間。在此實(shí)例中，Si1-x-yGexCy晶體膜充當(dāng)防擴(kuò)散膜。或者，p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)中的之一可以由Si晶體形成，而另一個(gè)區(qū)由Si1-x-yGexCy晶體形成。在此實(shí)例中，在由Si1-x-yGexCy晶體形成的區(qū)中的擴(kuò)散速度較低，由此可以防止p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的雜質(zhì)的相互擴(kuò)散。
此外，Si1-x-yGexCy晶體可以通過(guò)從Si晶體的晶體生長(zhǎng)來(lái)形成。或者，Si晶體可以通過(guò)從Si1-x-yGexCy晶體的晶體生長(zhǎng)來(lái)形成。由此，可以簡(jiǎn)化半導(dǎo)體器件的制造工藝。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，所述Si1-x-yGexCy晶體區(qū)可以布置在形成所述p型半導(dǎo)體區(qū)的所述p型Si晶體區(qū)和形成所述n型半導(dǎo)體區(qū)的所述n型Si晶體區(qū)之間。
在此實(shí)例中，Si1-x-yGexCy晶體膜分隔了形成超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)。因?yàn)樵诓贾迷趐型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的Si1-x-yGexCy晶體中，擴(kuò)散速度很慢，所以可以防止p型雜質(zhì)和n型雜質(zhì)的相互擴(kuò)散。此外，因?yàn)椴恍枰コ齋i1-x-yGexCy晶體的工藝，所以可以簡(jiǎn)化半導(dǎo)體器件的制造工藝。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，所述Si1-x-yGexCy晶體區(qū)的′y′的數(shù)值沿著所述的方向變化。
通過(guò)變化Si1-x-yGexCy晶體中的′y′的數(shù)值，可以調(diào)節(jié)雜質(zhì)的擴(kuò)散速度。此外，通過(guò)變化′x′的數(shù)值，可以調(diào)節(jié)晶格常數(shù)。當(dāng)通過(guò)不同的′x′和′y′的值來(lái)形成多個(gè)膜時(shí)，可以通過(guò)提供其中雜質(zhì)的擴(kuò)散長(zhǎng)度較低的膜來(lái)防止p型Si晶體和n型Si晶體之間的雜質(zhì)的擴(kuò)散。此外，通過(guò)減小Si晶體和Si1-x-yGexCy晶體之間的結(jié)處的晶格常數(shù)之間的差異，可以控制由晶格常數(shù)失配導(dǎo)致的錯(cuò)配位錯(cuò)的發(fā)生。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，所述Si1-x-yGexCy晶體區(qū)的′x′的數(shù)值和′y′的數(shù)值從所述Si1-x-yGexCy晶體區(qū)的一側(cè)朝向其另一側(cè)減小，所述Si1-x-yGexCy晶體區(qū)的所述一側(cè)面向處于一側(cè)的Si晶體區(qū)，所述Si1-x-yGexCy晶體區(qū)的所述另一側(cè)面向處于另一側(cè)的另一Si晶體區(qū)。
在此實(shí)例中，膜越靠近鄰接所述另一側(cè)Si晶體的表面，Si的元素比可以增大。由此，可以控制在與所述另一側(cè)Si晶體的鄰接的結(jié)處的晶格失配。同時(shí)，膜越靠近鄰接所述一側(cè)的Si晶體的表面，C的元素比可以增大。由此，通過(guò)含有C的膜，可以有效地防止所述一側(cè)的Si晶體和所述另一側(cè)的Si晶體之間的雜質(zhì)的相互擴(kuò)散。此外，如果必要，還可以通過(guò)在其中C的元素比較大一側(cè)增大Ge的元素比，控制所述結(jié)處的晶格失配。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，所述p型半導(dǎo)體區(qū)和所述n型半導(dǎo)體區(qū)的其中之一可以由Si晶體制成，其中的另一個(gè)由Si1-x-yGexCy晶體制成。
利用這樣的結(jié)構(gòu)，同樣可以實(shí)現(xiàn)超級(jí)結(jié)結(jié)構(gòu)。
在此實(shí)例中，可以簡(jiǎn)化超級(jí)結(jié)結(jié)構(gòu)的制造工藝。
在根據(jù)本發(fā)明的半導(dǎo)體器件中，所述Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶體中的′y′的數(shù)值可以大于或者等于0.5×10-2。
當(dāng)Si1-x-yGexCy晶體中的C的元素比大于或者等于0.5％時(shí)，雜質(zhì)在Si1-x-yGexCy晶體中的擴(kuò)散長(zhǎng)度被顯著降低。當(dāng)利用其中C的元素比大于或者等于0.5％的Si1-x-yGexCy晶體形成超級(jí)結(jié)結(jié)構(gòu)時(shí)，可以有效地防止p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的雜質(zhì)的擴(kuò)散。而且，這不僅可適用于其中p型Si晶體和n型Si晶體由Si1-x-yGexCy晶體分隔的實(shí)例，而且適用于其中p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)中的之一由Si晶體形成而另一個(gè)由Si1-x-yGexCy晶體形成的實(shí)例。
在本發(fā)明的制造半導(dǎo)體器件(其中，所述半導(dǎo)體器件包括超級(jí)結(jié)結(jié)構(gòu)，在所述超級(jí)結(jié)結(jié)構(gòu)中，包括p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)的成對(duì)半導(dǎo)體區(qū)被沿著至少一個(gè)方向重復(fù)布置)的方法中，所述方法包括形成多個(gè)溝槽，所述溝槽中的每一個(gè)從由Si晶體制成的半導(dǎo)體襯底的頂表面朝向所述半導(dǎo)體襯底的底表面延伸，并且在相鄰溝槽之間保留預(yù)定距離的情況下被重復(fù)布置。所述方法還包括在所述溝槽中形成Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。
在溝槽中形成Si1-x-yGexCy晶體的工藝中，Si1-x-yGexCy晶體可以從溝槽的壁表面生長(zhǎng)。此外，在此工藝中，Si1-x-yGexCy晶體可以通過(guò)Ge和C到包圍溝槽的Si晶體中的氣相擴(kuò)散來(lái)形成。此外，在此工藝中，Si1-x-yGexCy晶體可以通過(guò)將Ge和C注入到Si晶體中來(lái)形成。
此外，在此工藝中，在溝槽中形成了Si1-x-yGexCy晶體的膜之后，溝槽中的剩余空間可以由Si晶體來(lái)填充，或者可以由Si1-x-yGexCy晶體來(lái)填充。
此外，Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)可以是p型、n型或者非摻雜型(i型)中的任何一種。
在此制造方法中，Si1-x-yGexCy晶體(在此，0≤x＜1，0＜y＜1，0＜1-x-y＜1)被形成在溝槽中。雜質(zhì)在Si1-x-yGexCy晶體中的擴(kuò)散長(zhǎng)度比雜質(zhì)在Si晶體中的擴(kuò)散長(zhǎng)度小大約3個(gè)數(shù)量級(jí)。因此，如果沿超級(jí)結(jié)結(jié)構(gòu)的重復(fù)布置方向，在Si晶體之間形成Si1-x-yGexCy晶體，可以在Si晶體之間防止Si晶體中所包含的雜質(zhì)的相互擴(kuò)散。
此外，Si1-x-yGexCy晶體可以通過(guò)晶體生長(zhǎng)從Si晶體生長(zhǎng)，Si晶體也可以通過(guò)晶體生長(zhǎng)從Si1-x-yGexCy晶體生長(zhǎng)。由此，不必從溝槽的底部去除防雜質(zhì)擴(kuò)散膜，而這在傳統(tǒng)技術(shù)中是必要的。因此，可以簡(jiǎn)化半導(dǎo)體器件的制造工藝。
本發(fā)明所限定的制造方法可以包括在涂覆所述溝槽的內(nèi)表面的所述Si1-x-yGexCy晶體的表面上生長(zhǎng)Si晶體。
此方法可用于實(shí)現(xiàn)其中p型Si晶體和n型Si晶體由Si1-x-yGexCy晶體膜分隔的結(jié)構(gòu)。
在此制造方法中，溝槽的中心部分由Si晶體形成。Si晶體的晶體生長(zhǎng)速度比Si1-x-yGexCy晶體的快。因此，可以減少用半導(dǎo)體晶體填充溝槽所需的時(shí)間。此外，因?yàn)榭梢詮臏喜鄣膫?cè)壁生長(zhǎng)Si晶體，所以可以使得用Si晶體填充溝槽所需的時(shí)間比其中僅僅從溝槽的底部生長(zhǎng)晶體的傳統(tǒng)技術(shù)的短。
在本發(fā)明所限定的制造方法中，所述生長(zhǎng)Si1-x-yGexCy晶體的工藝可以被控制，使得Si1-x-yGexCy晶體中的′y′的數(shù)值至少沿著所述的方向變化。
通過(guò)變化Si1-x-yGexCy晶體中的′y′的數(shù)值，可以調(diào)節(jié)雜質(zhì)擴(kuò)散速度。此外，如果必要，可以通過(guò)變化′x′的數(shù)值，調(diào)節(jié)晶格常數(shù)。當(dāng)通過(guò)不同的′x′和′y′的值來(lái)形成多個(gè)膜時(shí)，可以通過(guò)提供其中雜質(zhì)的擴(kuò)散速度較低的膜來(lái)防止p型Si晶體和n型Si晶體之間的雜質(zhì)的擴(kuò)散。此外，通過(guò)減小Si晶體和Si1-x-yGexCy晶體之間的結(jié)處的晶格常數(shù)之間的差異，可以控制由晶格常數(shù)失配導(dǎo)致的錯(cuò)配位錯(cuò)的發(fā)生。
在本發(fā)明所限定的制造方法中，所述生長(zhǎng)Si1-x-yGexCy晶體的工藝可以被控制，使得Si(1-x-y)的元素比隨著所述Si1-x-yGexCy晶體的生長(zhǎng)逐漸增大。此外，所述生長(zhǎng)Si晶體的工藝可以即使在Si的元素比達(dá)到′1.0′之后仍然被持續(xù)，至少到所述溝槽被填滿為止。
相應(yīng)地，通過(guò)例如在進(jìn)行晶體生長(zhǎng)的同時(shí)增大用于氣相生長(zhǎng)的蒸汽中的Si的濃度，可以在生長(zhǎng)晶體的連續(xù)工藝中，在溝槽的中心部分中形成單一的Si晶體。Si晶體的晶體生長(zhǎng)速度大于Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。因此，可以減少用晶體填充溝槽所需的時(shí)間。
在本發(fā)明所限定的方法中，所述生長(zhǎng)Si1-x-yGexCy晶體的工藝可以被持續(xù)到所述溝槽被所述Si1-x-yGexCy晶體填滿為止。
此方法可適用于其中p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)中的之一由Si晶體形成，而其中另一個(gè)由Si1-x-yGexCy晶體形成的實(shí)例。
相應(yīng)地，因?yàn)樵诔?jí)結(jié)結(jié)構(gòu)的一側(cè)處的區(qū)域僅由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成，所以可以簡(jiǎn)化形成超級(jí)結(jié)結(jié)構(gòu)的工藝。
根據(jù)本發(fā)明的半導(dǎo)體器件及其制造方法，可以防止形成超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的雜質(zhì)的相互擴(kuò)散，并且可以簡(jiǎn)化制造工藝。可以簡(jiǎn)化其中p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)被重復(fù)布置的極精細(xì)超級(jí)結(jié)結(jié)構(gòu)的制造工藝，其中，p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)具有極小的間距，該間距小到足以由于雜質(zhì)的擴(kuò)散距離而干擾超級(jí)結(jié)結(jié)構(gòu)。


圖1示意性地示出了作為垂直MOS型FET的半導(dǎo)體器件的構(gòu)造。
圖2是示出了半導(dǎo)體器件的制造工藝的視圖。
圖3是示出了半導(dǎo)體器件的制造工藝的視圖。
圖4是示出了半導(dǎo)體器件的制造工藝的視圖。
圖5是示出了半導(dǎo)體器件的制造工藝的視圖。
圖6是示出了半導(dǎo)體器件的制造工藝的視圖。
圖7是示出了半導(dǎo)體器件的制造工藝的視圖。
圖8示意性地示出了半導(dǎo)體器件的變例的構(gòu)造。
圖9示意性地示出了半導(dǎo)體器件的變例的構(gòu)造。
圖10示意性地示出了作為水平MOS型FET的半導(dǎo)體器件的構(gòu)造。
圖11示意性地示出了被構(gòu)造為二極管的半導(dǎo)體器件的構(gòu)造。
圖12是示出了半導(dǎo)體器件的防雜質(zhì)擴(kuò)散膜的構(gòu)造的視圖。
圖13是示出了半導(dǎo)體器件的防雜質(zhì)擴(kuò)散膜的構(gòu)造的視圖。
圖14是示出了半導(dǎo)體器件的防雜質(zhì)擴(kuò)散膜的構(gòu)造的視圖。
圖15是示出了半導(dǎo)體器件的構(gòu)造的視圖，其中，n型半導(dǎo)體區(qū)22h的整體由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成。
圖16是示出了半導(dǎo)體器件的防雜質(zhì)擴(kuò)散膜的構(gòu)造的視圖。
圖17是示出了半導(dǎo)體器件的防雜質(zhì)擴(kuò)散膜的構(gòu)造的視圖。
圖18示意性地示出了傳統(tǒng)半導(dǎo)體器件的構(gòu)造。
具體實(shí)施例方式
優(yōu)選特征的描述下面將描述本發(fā)明的優(yōu)選特征。
(第一優(yōu)選特征)Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)的厚度d被設(shè)定為厚于在制造工藝(制造工藝1～制造工藝N)中所要求的厚度的總和，其中這些厚度為d1＞2(D1×t1)1/2，d2＞2(D2×t2)1/2…，dN＞2(DN×tN)1/2。在此，Di為在第i個(gè)制造工藝處的雜質(zhì)擴(kuò)散系數(shù)，ti為第i個(gè)制造工藝的持續(xù)時(shí)間。
優(yōu)選實(shí)施方式的描述(第一優(yōu)選實(shí)施方式)參考圖1到圖7來(lái)描述本發(fā)明的半導(dǎo)體器件適用于其上的半導(dǎo)體器件1。第一實(shí)施方式的半導(dǎo)體器件1被構(gòu)造為在漂移區(qū)中包括超級(jí)結(jié)結(jié)構(gòu)的垂直MOS型FET。在半導(dǎo)體器件1中，由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成的防雜質(zhì)擴(kuò)散膜被形成在超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)的邊緣處。
圖1示意性地示出了半導(dǎo)體器件1的構(gòu)造。圖2到圖7是示出了半導(dǎo)體器件1的制造工藝的視圖。
如圖1所示，源極S和柵極G被設(shè)置在半導(dǎo)體器件1的頂表面?zhèn)?圖1中的頂側(cè))。源極S和柵極G由層間絕緣膜絕緣。此外，漏極D被設(shè)置在半導(dǎo)體器件1的底表面?zhèn)?圖1中的下側(cè))。
n+型漏區(qū)21被形成在漏極D上。包括超級(jí)結(jié)結(jié)構(gòu)26的漂移區(qū)22被形成在漏區(qū)21上。p型體區(qū)32形成在漂移區(qū)22(sic)上。n+型源區(qū)34和p+型體接觸區(qū)38被選擇性地形成在p型體區(qū)32中。n+型源區(qū)34和p+型體接觸區(qū)38與源極S相連。
此外，半導(dǎo)體器件1具有溝槽柵極30，所述溝槽柵極30沿接合n+型源極S和漂移區(qū)的方向(圖1中的z方向)延伸。溝槽柵極30鄰接n+型源區(qū)34。此外，溝槽柵極30經(jīng)過(guò)p型體區(qū)32，并且到達(dá)形成有超級(jí)結(jié)結(jié)構(gòu)26的n型半導(dǎo)體區(qū)22。溝槽柵極30經(jīng)由柵極絕緣膜31面向p型體區(qū)32。
在超級(jí)結(jié)結(jié)構(gòu)26中，p型半導(dǎo)體區(qū)24被形成在n型半導(dǎo)體區(qū)22中，并且這些p型半導(dǎo)體區(qū)24沿z方向延伸到預(yù)定深度。p型半導(dǎo)體區(qū)24沿圖中的x方向連續(xù)地延伸，并且沿圖中的y方向以預(yù)定的間距重復(fù)出現(xiàn)。由此實(shí)現(xiàn)了超級(jí)結(jié)結(jié)構(gòu)26。防雜質(zhì)擴(kuò)散膜28被形成在超級(jí)結(jié)結(jié)構(gòu)26的n型半導(dǎo)體區(qū)22和p型半導(dǎo)體區(qū)24之間的結(jié)處。防雜質(zhì)擴(kuò)散膜28使用Si0.91Ge0.08C0.01來(lái)形成。
接著，參考圖2到圖7描述制造半導(dǎo)體器件1的方法的關(guān)鍵步驟。
如圖2所示，在由n+型Si單晶襯底(厚度700μm)構(gòu)成的漏極21上，n型Si外延生長(zhǎng)膜被生長(zhǎng)到100μm的厚度。
然后，如圖3所示，通過(guò)諸如RIE的干法刻蝕(各向異性刻蝕)形成溝槽23(深度50μm、開(kāi)口寬度1μm、溝槽之間的間隔1μm)。由此可以形成在其中具有空間間隔的n型半導(dǎo)體區(qū)22。
接著，如圖4所示，通過(guò)使得p型Si0.91Ge0.08C0.01膜在表面?zhèn)冗M(jìn)行晶體生長(zhǎng)(厚度80nm)，形成防雜質(zhì)擴(kuò)散膜28。防雜質(zhì)擴(kuò)散膜28與形成n型半導(dǎo)體區(qū)22的Si外延生長(zhǎng)膜形成完全的晶格匹配。
然后，如圖5所示，在防雜質(zhì)擴(kuò)散膜28上生長(zhǎng)p型Si膜(厚度800nm)，完全密封溝槽23的內(nèi)部。在此，可以利用防雜質(zhì)擴(kuò)散膜28，沿圖5中粗體箭頭所示的方向，進(jìn)行晶體生長(zhǎng)。
接著，如圖6所示，通過(guò)化學(xué)機(jī)械拋光(CMP)，去除表面Si膜和防雜質(zhì)擴(kuò)散膜28，形成超級(jí)結(jié)結(jié)構(gòu)26。
然后，如圖7所示，通過(guò)在超級(jí)結(jié)結(jié)構(gòu)26上的晶體生長(zhǎng)形成p型體區(qū)32，然后在體區(qū)32的表面上形成源區(qū)34和體接觸區(qū)38。然后，形成溝槽33，所述溝槽33從源區(qū)34的表面，通過(guò)體區(qū)32，進(jìn)入到形成有超級(jí)結(jié)結(jié)構(gòu)26的n型半導(dǎo)體區(qū)22。然后，在表面?zhèn)仁┘友谀?沒(méi)有示出)，并且在溝槽33的內(nèi)壁上形成柵極氧化膜31(SiO2)。此外，電極材料被填充到溝槽33中，形成溝槽柵極30。源區(qū)34、體接觸區(qū)38和溝槽柵極30在表面?zhèn)鹊牟贾镁哂幸阎臉?gòu)造，并且這些區(qū)根據(jù)已知的方法來(lái)制造。因此，對(duì)其的詳細(xì)描述被省略。
在圖2到圖7中，構(gòu)造要素以較之實(shí)際尺寸被減小的尺寸示出(例如，源區(qū)21被示出得更薄，溝槽23被示出得更深，防雜質(zhì)擴(kuò)散膜28被示出得更厚)，以便使得這些視圖更容易理解。
在此，雖然本實(shí)施方式的半導(dǎo)體器件1的防雜質(zhì)擴(kuò)散膜28由Si0.91Ge0.08C0.01膜形成，但是其元素比不限于該實(shí)施方式。當(dāng)此合金膜的組成表示為Si1-x-yGexCy時(shí)，硅(Si)，鍺(Ge)和碳(C)的元素比可以變化，只要滿足條件0≤x＜1，0＜y＜1，以及0＜1-x-y＜1。結(jié)果，合金膜可以是SiC膜(其中x＝0的膜)。雖然防雜質(zhì)擴(kuò)散膜28的厚度達(dá)到10nm即可，但是優(yōu)選的是，在其中防雜質(zhì)擴(kuò)散膜28的厚度為10nm或者10nm以上的實(shí)例中，合金膜的組成包括鍺(Ge)。下面描述前述的優(yōu)選方式的原因。
通過(guò)使得防雜質(zhì)擴(kuò)散膜28的組成包括碳(C)，可以有效地防止來(lái)自p型半導(dǎo)體區(qū)24的p型雜質(zhì)和來(lái)自n型半導(dǎo)體區(qū)22的n型雜質(zhì)的相互擴(kuò)散。但是，碳(C)的晶格常數(shù)小于硅(Si)，因此，由SiGeC合金膜構(gòu)成的防雜質(zhì)擴(kuò)散膜28的晶格常數(shù)減小。防雜質(zhì)擴(kuò)散膜28和與其鄰接的n型硅(Si)膜之間的晶格常數(shù)差異越大，越容易由于在防雜質(zhì)擴(kuò)散膜28和n型硅(Si)膜之間的晶格失配而發(fā)生錯(cuò)配位錯(cuò)。為了解決此問(wèn)題，鍺(Ge)被包括在防雜質(zhì)擴(kuò)散膜28的組成中。鍺(Ge)的晶格常數(shù)大于硅(Si)，因此，由SiGeC合金膜構(gòu)成的防雜質(zhì)擴(kuò)散膜28的晶格常數(shù)增大。如果Si、Ge和C的元素比被這樣調(diào)節(jié)，則如下的合金膜可以被用于膜28，所述合金膜的晶格常數(shù)僅僅稍不同于與防雜質(zhì)擴(kuò)散膜28鄰接的n型硅(Si)膜的晶格常數(shù)。可以形成其中不容易發(fā)生與n型硅(Si)膜的晶格常數(shù)失配的防雜質(zhì)擴(kuò)散膜28。
對(duì)于Si1-x-yGexCy中的′x′和′y′的數(shù)值，已知的是，一般來(lái)說(shuō)，滿足關(guān)系x＝8.22y(Si1-9.22yGe8.22yCy)的晶體在0≤y≤0.108的范圍內(nèi)形成與Si晶體膜的完全晶格匹配。同時(shí)，如果碳(C)的元素比大于或者等于0.005，則可以獲得對(duì)于雜質(zhì)的足夠的防擴(kuò)散作用。因此，如果防雜質(zhì)擴(kuò)散膜28由具有滿足上述條件的組成的合金膜形成，則即使防雜質(zhì)擴(kuò)散膜28的厚度為10nm或者10nm以上，也不容易發(fā)生錯(cuò)配位錯(cuò)。因此，在本實(shí)施方式中，描述了其中y＝0.01以及x＝0.08的實(shí)施例。
因?yàn)閜型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間的雜質(zhì)的相互擴(kuò)散往往由于在制造工藝過(guò)程中加熱半導(dǎo)體膜而加速，所以防雜質(zhì)擴(kuò)散膜28的厚度被設(shè)定為適應(yīng)于制造工藝的溫度隨時(shí)間變化的歷程。例如，在其中制造工藝(此后，其被定義為第一制造工藝)的溫度隨時(shí)間變化的歷程具有1000℃的溫度和t(s)的持續(xù)時(shí)間，并且雜質(zhì)擴(kuò)散系數(shù)為D(cm2/s)的情況下，此溫度隨時(shí)間變化的歷程所需的防雜質(zhì)擴(kuò)散膜28的厚度d1(nm)可以是滿足條件′d1＞2(D×t)1/2′的任意厚度。在此，如果D＝1.2×10-17(cm2/s)，并且t＝3600(s)，則′d1＞2(nm)′。通過(guò)針對(duì)通常用作雜質(zhì)的硼(B)或磷(P)調(diào)節(jié)碳(C)的元素比，可以相對(duì)容易地實(shí)現(xiàn)D＝1.2×10-17(cm2/s)。
由此計(jì)算在第一～第N制造工藝(加熱工藝)中的每一個(gè)中所需的防雜質(zhì)擴(kuò)散膜28的厚度d1(nm)～dN(nm)，找出其總和，并且將防雜質(zhì)擴(kuò)散膜28的厚度d設(shè)定為厚于此總和(即，2(D1×t1)1/2+2(D2×t2)1/2…(DN×tN)1/2＝d1+d2+…dN＜d)在此，Di是在第i個(gè)制造工藝處的雜質(zhì)擴(kuò)散系數(shù)，ti是第i制造工藝的持續(xù)時(shí)間。
在本實(shí)施方式的半導(dǎo)體器件1中，包含厚度為80nm的Si0.91Ge0.08C0.01晶體的防雜質(zhì)擴(kuò)散膜28被形成在溝槽23的內(nèi)壁上，所述溝槽23中形成有p型半導(dǎo)體區(qū)24。當(dāng)Si0.91Ge0.08C0.01晶體中的碳(C)的元素比大于或者等于0.005時(shí)，雜質(zhì)的擴(kuò)散長(zhǎng)度比雜質(zhì)在Si晶體中的擴(kuò)散長(zhǎng)度小大約3個(gè)數(shù)量級(jí)。因此，如果在p型半導(dǎo)體區(qū)24和n型半導(dǎo)體區(qū)n型半導(dǎo)體區(qū)22之間的超級(jí)結(jié)結(jié)構(gòu)26的重復(fù)方向上形成此類(lèi)晶體，可以防止p型半導(dǎo)體區(qū)24和n型半導(dǎo)體區(qū)22之間的包含于Si晶體中的p型雜質(zhì)和n型雜質(zhì)的相互擴(kuò)散。
此外，Si0.91Ge0.08C0.01晶體可以是p型、n型或者非摻雜型(i型)中的任何一種類(lèi)型。半導(dǎo)體器件1的載流子流過(guò)n型半導(dǎo)體區(qū)22，即使當(dāng)Si0.91Ge0.08C0.01是i型時(shí)，電阻也不會(huì)增大。
此外，當(dāng)將要形成鄰接Si0.91Ge0.08C0.01晶體的p型半導(dǎo)體區(qū)24時(shí)，可以從Si0.91Ge0.08C0.01晶體生長(zhǎng)p型半導(dǎo)體區(qū)24的Si晶體。此外，因?yàn)镾i晶體和Si0.91Ge0.08C0.01晶體滿足其中Si1-x-yGexCy中的′x′和′y′的數(shù)值基本為x＝8.22y并且0≤y≤0.108的關(guān)系，所以不容易發(fā)生錯(cuò)配位錯(cuò)。因此，不必像現(xiàn)有技術(shù)一樣去除形成在溝槽的底部處的膜。因此，可以簡(jiǎn)化半導(dǎo)體器件的制造工藝。
而且，p型半導(dǎo)體區(qū)24的中心部分由Si晶體形成。Si晶體的晶體生長(zhǎng)速率大于Si0.91Ge0.08C0.01晶體。結(jié)果，可以縮短用半導(dǎo)體晶體填充溝槽23所需的時(shí)間。此外，因?yàn)橐部梢詮臏喜?3的側(cè)壁生長(zhǎng)Si晶體，所以用Si晶體填充溝槽23所需的時(shí)間少于其中晶體生長(zhǎng)僅僅從溝槽的底部進(jìn)行的傳統(tǒng)技術(shù)。
(第二實(shí)施方式)下面，參考圖8中所示的示意性構(gòu)造，描述第二實(shí)施方式的半導(dǎo)體器件2。如圖8所示，在半導(dǎo)體器件2中，超級(jí)結(jié)結(jié)構(gòu)26a的p型半導(dǎo)體區(qū)24a的整體由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成。它其余的構(gòu)造與圖1中所示的半導(dǎo)體器件1的相同，并且相同的標(biāo)號(hào)被用于相同的構(gòu)造要素。
在以與如圖3所示的半導(dǎo)體器件1的相同的方式在半導(dǎo)體器件2中形成溝槽23之后，通過(guò)p型Si0.91Ge0.08C0.01膜的晶體生長(zhǎng)形成p型半導(dǎo)體區(qū)24a，以完全覆蓋溝槽23。由此形成包括多個(gè)n型半導(dǎo)體區(qū)22和p型半導(dǎo)體區(qū)24a的超級(jí)結(jié)結(jié)構(gòu)26a。其余的制造工藝與第一實(shí)施方式的半導(dǎo)體器件1的相同，因此對(duì)其的描述被省略。
在本實(shí)施方式的半導(dǎo)體器件2中，僅僅由Si0.91Ge0.08C0.01晶體形成p型半導(dǎo)體區(qū)24a。結(jié)果，可以簡(jiǎn)化形成p型半導(dǎo)體區(qū)24a的工藝。
(第三實(shí)施方式)下面，參考圖9所示的示意性構(gòu)造描述第三實(shí)施方式的半導(dǎo)體器件3。如圖9所示，超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)24b按以下方式被形成，即，在與形成n型半導(dǎo)體區(qū)22的n型半導(dǎo)體區(qū)的結(jié)處，p型SiGeC膜中的碳(C)的元素比較大，并且使得硅(Si)的元素比隨著靠近p型半導(dǎo)體區(qū)24b的中心部分而增大。它其余的構(gòu)造與圖1所示的半導(dǎo)體器件1的相同，相同的標(biāo)號(hào)被用于相同的構(gòu)造要素。
在以與如圖3所示的半導(dǎo)體器件1的相同的方式在半導(dǎo)體器件3中形成溝槽23之后，通過(guò)在溝槽23上的晶體生長(zhǎng)形成p型SiGeC膜。在通過(guò)CVD(化學(xué)氣相沉積)生長(zhǎng)SiGeC膜的情況下，含原料Si、Ge和C的氣體中元素比被設(shè)定為隨著晶體生長(zhǎng)的進(jìn)行，碳(C)的元素比減小并且硅(Si)的元素比增大。晶體生長(zhǎng)進(jìn)行到p型半導(dǎo)體區(qū)24b被覆蓋為止，由此形成包括多個(gè)n型半導(dǎo)體區(qū)22和p型半導(dǎo)體區(qū)24b的超級(jí)結(jié)結(jié)構(gòu)26b。其余的制造工藝與第一實(shí)施方式的半導(dǎo)體器件1的相同，因此對(duì)其的描述被省略。
優(yōu)選的是，p型半導(dǎo)體區(qū)24b的中心部分由硅(Si)單晶構(gòu)成。
在晶體生長(zhǎng)的持續(xù)過(guò)程中，用于氣相沉積的蒸汽中的Si的濃度可以隨著晶體生長(zhǎng)的進(jìn)行而增大。Si晶體的晶體生長(zhǎng)速率快于Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。結(jié)果，可以減少用晶體填充溝槽23所需的時(shí)間。
(第四實(shí)施方式)下面，參考圖10所示的示意性構(gòu)造描述第四實(shí)施方式的半導(dǎo)體器件4。如圖10所示，第四實(shí)施方式的半導(dǎo)體器件4被構(gòu)造為在漂移區(qū)中設(shè)置有超級(jí)結(jié)結(jié)構(gòu)26c的水平MOS型FET，并且厚度為80nm、包含Si0.91Ge0.08C0.01晶體的防雜質(zhì)擴(kuò)散膜28c被形成在超級(jí)結(jié)結(jié)構(gòu)26c的p型半導(dǎo)體區(qū)24c的邊緣處。
與圖1所示的垂直MOS型FET半導(dǎo)體器件1不同，在半導(dǎo)體器件4中，漏極D和源極S形成在同一平面?zhèn)?圖10中的頂表面?zhèn)?。結(jié)果，載流子沿相對(duì)于半導(dǎo)體器件4的厚度方向的水平方向漂移。
超級(jí)結(jié)結(jié)構(gòu)26c通過(guò)重復(fù)n型半導(dǎo)體區(qū)22c和p型半導(dǎo)體區(qū)24c來(lái)形成，n型半導(dǎo)體區(qū)22c和p型半導(dǎo)體區(qū)24c中的每一個(gè)沿源極S和漏極D的接合方向延伸。防雜質(zhì)擴(kuò)散膜28c被形成在超級(jí)結(jié)結(jié)構(gòu)26c的n型半導(dǎo)體區(qū)22c和p型半導(dǎo)體區(qū)24c之間的結(jié)處，并且在p型半導(dǎo)體區(qū)24c的整個(gè)邊緣區(qū)范圍上延伸。防雜質(zhì)擴(kuò)散膜28c(sic)使用Si0.91Ge0.08C0.01來(lái)形成。
在包含于防雜質(zhì)擴(kuò)散膜28c中的Si0.91Ge0.08C0.01晶體中，碳(C)的元素比大于或者等于0.005，雜質(zhì)的擴(kuò)散長(zhǎng)度比雜質(zhì)在Si晶體中的擴(kuò)散長(zhǎng)度小大約3個(gè)數(shù)量級(jí)。因此，如果在形成超級(jí)結(jié)結(jié)構(gòu)26c的p型半導(dǎo)體區(qū)24c和n型半導(dǎo)體區(qū)22c之間形成此類(lèi)晶體，可以防止p型半導(dǎo)體區(qū)24c和n型半導(dǎo)體區(qū)22c之間的包含于Si晶體中的p型雜質(zhì)和n型雜質(zhì)的相互擴(kuò)散。
此外，當(dāng)將要形成鄰接Si0.91Ge0.08C0.01晶體的p型半導(dǎo)體區(qū)24c時(shí)，可以從Si0.91Ge0.08C0.01晶體生長(zhǎng)p型半導(dǎo)體區(qū)24(sic)的Si晶體。此外，因?yàn)镾i晶體和Si0.91Ge0.08C0.01晶體滿足其中Si1-x-yGexCy中的′x′和′y′的數(shù)值基本為x＝8.22y并且0≤y≤0.108的關(guān)系，所以不容易發(fā)生錯(cuò)配位錯(cuò)。因此，可以簡(jiǎn)化半導(dǎo)體器件4的制造工藝。
(第五實(shí)施方式)下面，參考圖11所示的示意性構(gòu)造描述第五實(shí)施方式的半導(dǎo)體器件5。
如圖11所示，半導(dǎo)體器件5被構(gòu)造為在陰極C和陽(yáng)極A之間的半導(dǎo)體區(qū)設(shè)置有超級(jí)結(jié)結(jié)構(gòu)26d的二極管，并且Si0.91Ge0.08C0.01晶體防雜質(zhì)擴(kuò)散膜28d被形成在超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)24d的邊緣處。
超級(jí)結(jié)結(jié)構(gòu)26d被形成在與陰極C接觸的n+型半導(dǎo)體區(qū)21d上。并且p+型半導(dǎo)體區(qū)32d被形成在超級(jí)結(jié)結(jié)構(gòu)26d上，此半導(dǎo)體區(qū)32d與陽(yáng)極A接觸。
在超級(jí)結(jié)結(jié)構(gòu)26d中的n型半導(dǎo)體區(qū)22d和p型半導(dǎo)體區(qū)24d的交替膜的組合在垂直于陰極C和陽(yáng)極A的接合方向的平面內(nèi)重復(fù)。
在包含于防雜質(zhì)擴(kuò)散膜28d中的Si0.91Ge0.08C0.01晶體中，碳(C)的元素比大于或者等于0.005，雜質(zhì)的擴(kuò)散長(zhǎng)度比雜質(zhì)在Si晶體中的擴(kuò)散長(zhǎng)度小大約3個(gè)數(shù)量級(jí)。因此，如果沿超級(jí)結(jié)結(jié)構(gòu)26d的重復(fù)方向在p型半導(dǎo)體區(qū)24d和n型半導(dǎo)體區(qū)22d之間形成此類(lèi)晶體，可以防止p型半導(dǎo)體區(qū)24d和n型半導(dǎo)體區(qū)22d之間的包含于Si晶體中的p型雜質(zhì)和n型雜質(zhì)的相互擴(kuò)散。
此外，當(dāng)要形成鄰接Si0.91Ge0.08C0.01晶體的p型半導(dǎo)體區(qū)24d時(shí)，可以從Si0.91Ge0.08C0.01晶體生長(zhǎng)p型半導(dǎo)體區(qū)24d的Si晶體。此外，因?yàn)镾i晶體和Si0.91Ge0.08C0.01晶體滿足其中Si1-x-yGexCy中的′x′和′y′的數(shù)值基本為x＝8.22y并且0≤y≤0.108的關(guān)系，所以不容易發(fā)生錯(cuò)配位錯(cuò)。因此，可以簡(jiǎn)化半導(dǎo)體器件5的制造工藝。
在實(shí)施方式1的半導(dǎo)體器件1中，形成防雜質(zhì)擴(kuò)散膜28的由SiGeC構(gòu)成的合金膜被形成在p型半導(dǎo)體區(qū)24與n型半導(dǎo)體區(qū)22的結(jié)的整個(gè)區(qū)域上。但是，防雜質(zhì)擴(kuò)散膜28e可以形成在p型半導(dǎo)體區(qū)24e與n型半導(dǎo)體區(qū)22e的結(jié)的一部分上，如圖12的半導(dǎo)體器件6所示。
此外，防雜質(zhì)擴(kuò)散膜28被形成在半導(dǎo)體器件1中的p型半導(dǎo)體區(qū)24側(cè)。但是，防雜質(zhì)擴(kuò)散膜28可以同樣良好地形成在n型半導(dǎo)體區(qū)側(cè)，如圖13-圖15所示。在圖13所示的半導(dǎo)體器件7中，防雜質(zhì)擴(kuò)散膜28f被形成在n型半導(dǎo)體區(qū)22f與p型半導(dǎo)體區(qū)24f的結(jié)處的n型半導(dǎo)體區(qū)22f的內(nèi)壁的整個(gè)區(qū)域上。此防雜質(zhì)擴(kuò)散膜28f由Si0.91Ge0.08C0.01形成。防雜質(zhì)擴(kuò)散膜28f可以是n型、p型或者i型。這里，載流子可以流過(guò)n型半導(dǎo)體區(qū)22，所以即使Si0.91Ge0.08C0.01i為i型也不會(huì)增大導(dǎo)通阻抗。此外，防雜質(zhì)擴(kuò)散膜28可以形成在n型半導(dǎo)體區(qū)22g與p型半導(dǎo)體區(qū)24g的結(jié)的一部分上，如在圖14所示的半導(dǎo)體器件8中。此外，n型半導(dǎo)體區(qū)22h的整體可以由Si0.91Ge0.08C0.01形成，如在圖15所示的半導(dǎo)體器件9中。
此外，在圖16所示的半導(dǎo)體器件10中，形成防雜質(zhì)擴(kuò)散膜28j的Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的Si的元素比朝向形成p型半導(dǎo)體區(qū)24j的Si晶體不斷增大。就是說(shuō)，′x′和′y′的數(shù)值從n型半導(dǎo)體區(qū)22j側(cè)朝向p型半導(dǎo)體區(qū)24j側(cè)減小。而且，在n型半導(dǎo)體區(qū)28j(sic)與防雜質(zhì)擴(kuò)散膜28j的結(jié)處，Si1-x-yGexCy中的′x′和′y′的數(shù)值被設(shè)為滿足其中基本上x(chóng)＝8.22y并且0≤y≤0.108的關(guān)系的值。防雜質(zhì)擴(kuò)散膜28j與n型半導(dǎo)體區(qū)22j的結(jié)由此形成完全的晶格匹配。
利用此構(gòu)造，膜越靠近鄰接p型半導(dǎo)體區(qū)24j的表面，Si的元素比可以增大，并且在與p型半導(dǎo)體區(qū)24j的結(jié)處的晶格失配可以被控制。同時(shí)，膜越靠近鄰接n型半導(dǎo)體區(qū)22j的表面，C的元素比可以增大，并且由于該膜含有C，所以可以有效地防止n型半導(dǎo)體區(qū)22j和p型半導(dǎo)體區(qū)24j之間的雜質(zhì)的相互擴(kuò)散。此外，′x′和′y′的數(shù)值可以被調(diào)節(jié)，以防止鄰接n型半導(dǎo)體區(qū)22j的結(jié)處的晶格失配。
此外，在圖17所示的半導(dǎo)體器件11中，形成防雜質(zhì)擴(kuò)散膜28k的Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的Si元素比朝向形成n型半導(dǎo)體區(qū)22k的Si晶體逐步增大，并且朝向形成p型半導(dǎo)體區(qū)24k的Si晶體逐步增大。就是說(shuō)，防雜質(zhì)擴(kuò)散膜28k由多個(gè)其中′x′和′y′的數(shù)值不同的膜形成。
利用這樣的構(gòu)造，在靠近防雜質(zhì)擴(kuò)散膜28k的中心部分時(shí)，碳(C)的元素比可以增大。此外，在靠近鄰接Si晶體的邊緣部分時(shí)，可以增大硅(Si)的元素比。結(jié)果，在防雜質(zhì)擴(kuò)散膜28k和Si晶體接合的表面處，不容易發(fā)生晶格失配，并且含C區(qū)可以有效地防止n型半導(dǎo)體區(qū)和p型半導(dǎo)體區(qū)之間的雜質(zhì)的相互擴(kuò)散。
此外，在第一到第四實(shí)施方式中，描述了本發(fā)明應(yīng)用于MOS型FET的情形。但是，本發(fā)明可以同樣地適用于IGBT。
上面詳細(xì)描述了本發(fā)明的具體實(shí)施例，但是這些實(shí)施例僅僅是示例性的，并且不對(duì)本專(zhuān)利的權(quán)利要求的范圍施加任何限制。在本專(zhuān)利的權(quán)利要求中所描述的技術(shù)方案還覆蓋對(duì)于上述的具體實(shí)施例的各自變化和修改。
此外，在本說(shuō)明書(shū)和附圖中解釋的技術(shù)要素獨(dú)立地或者通過(guò)各種組合提供技術(shù)價(jià)值和實(shí)用性。本發(fā)明不限于在遞交權(quán)利要求時(shí)所描述的組合。此外，由本說(shuō)明書(shū)和附圖所示出的實(shí)施例的目的是為了同時(shí)滿足多個(gè)目標(biāo)。并且對(duì)于這些目標(biāo)的任何之一的滿足為本發(fā)明提供了技術(shù)價(jià)值和實(shí)用性。
相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求2006年4月19日遞交的日本專(zhuān)利申請(qǐng)2006-115316的優(yōu)選權(quán)，該日本申請(qǐng)的內(nèi)容通過(guò)引用被包含于本申請(qǐng)中。
權(quán)利要求
1.一種半導(dǎo)體器件，包括超級(jí)結(jié)結(jié)構(gòu)，其中沿至少一個(gè)方向重復(fù)布置成對(duì)的半導(dǎo)體區(qū)，所述成對(duì)的半導(dǎo)體區(qū)包括p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)，其中，至少沿所述的方向重復(fù)布置Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶體區(qū)，形成所述p型半導(dǎo)體區(qū)或者所述n型半導(dǎo)體區(qū)的一方的Si晶體區(qū)布置在一對(duì)所述Si1-x-yGexCy晶體區(qū)之間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述Si1-x-yGexCy晶體區(qū)布置在形成所述p型半導(dǎo)體區(qū)的所述p型Si晶體區(qū)和形成所述n型半導(dǎo)體區(qū)的所述n型Si晶體區(qū)之間。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述Si1-x-yGexCy晶體區(qū)的′y′的數(shù)值沿著所述的方向變化。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中，所述Si1-x-yGexCy晶體區(qū)的′x′的數(shù)值和′y′的數(shù)值從所述Si1-x-yGexCy晶體區(qū)的一側(cè)朝向其另一側(cè)減小，所述Si1-x-yGexCy晶體區(qū)的所述一側(cè)面向處于一方的Si晶體區(qū)，所述Si1-x-yGexCy晶體區(qū)的所述另一側(cè)面向處于另一方的Si晶體區(qū)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述p型半導(dǎo)體區(qū)和所述n型半導(dǎo)體區(qū)的其中之一由Si晶體制成，其中的另一個(gè)由Si1-x-yGexCy晶體制成。
6.根據(jù)權(quán)利要求1-5中任何一項(xiàng)所述的半導(dǎo)體器件，其中，′y′的數(shù)值大于或者等于0.5×10-2。
7.一種制造半導(dǎo)體器件的方法，其中，所述半導(dǎo)體器件包括超級(jí)結(jié)結(jié)構(gòu)，在所述超級(jí)結(jié)結(jié)構(gòu)中，包括p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)的成對(duì)半導(dǎo)體區(qū)被沿著至少一個(gè)方向重復(fù)布置，所述方法包括形成多個(gè)溝槽的步驟，所述溝槽中的每一個(gè)從由Si晶體制成的半導(dǎo)體襯底的頂表面朝向所述半導(dǎo)體襯底的底表面延伸，并且在相鄰溝槽之間保留預(yù)定距離的情況下被重復(fù)布置；以及在所述溝槽中形成Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)的步驟。
8.根據(jù)權(quán)利要求7所述的制造半導(dǎo)體器件的方法，還包括在覆蓋所述溝槽的內(nèi)表面的所述Si1-x-yGexCy晶體的表面上生長(zhǎng)Si晶體的步驟。
9.根據(jù)權(quán)利要求8所述的制造半導(dǎo)體器件的方法，其中，所述生長(zhǎng)Si1-x-yGexCy晶體的步驟被控制，使得Si1-x-yGexCy晶體中的′y′的數(shù)值至少沿著所述的方向變化。
10.根據(jù)權(quán)利要求9所述的制造半導(dǎo)體器件的方法，其中，所述生長(zhǎng)Si1-x-yGexCy晶體的步驟被控制，使得Si的元素比(1-x-y)隨著所述Si1-x-yGexCy晶體的生長(zhǎng)逐漸增大，以及所述生長(zhǎng)Si晶體的步驟即使在Si的元素比(1-x-y)達(dá)到′1.0′之后仍然被持續(xù)，至少到所述溝槽被填滿為止。
11.根據(jù)權(quán)利要求7所述的制造半導(dǎo)體器件的方法，其中，所述生長(zhǎng)Si1-x-yGexCy晶體的步驟被持續(xù)到所述溝槽被所述Si1-x- yGexCy晶體填滿為止。
全文摘要
在傳統(tǒng)的半導(dǎo)體器件中，絕緣膜被形成在超級(jí)結(jié)結(jié)構(gòu)的p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)之間，由此防止兩個(gè)區(qū)之間的雜質(zhì)的相互擴(kuò)散。用于制造具有這樣的構(gòu)造的半導(dǎo)體器件的制造工藝很復(fù)雜。本發(fā)明的半導(dǎo)體器件包括超級(jí)結(jié)結(jié)構(gòu)，在該超級(jí)結(jié)結(jié)構(gòu)中，沿至少一個(gè)方向重復(fù)布置成對(duì)的半導(dǎo)體區(qū)，所述成對(duì)的半導(dǎo)體區(qū)包括p型半導(dǎo)體區(qū)和n型半導(dǎo)體區(qū)，其中，至少沿所述的方向重復(fù)布置Si
文檔編號(hào)H01L21/04GK101060132SQ20071009695
公開(kāi)日2007年10月24日 申請(qǐng)日期2007年4月19日 優(yōu)先權(quán)日2006年4月19日
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