專利名稱：接合墊結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路的制作，特別涉及一種可限制金屬層間介電 層龜裂的接合墊結(jié)構(gòu)。
背景技術(shù)：
接合墊是介于容納在半導(dǎo)體芯片內(nèi)的集成電路及芯片封裝體之間的接 口。 一般來(lái)說(shuō)，傳送電力、接地及輸入/輸出信號(hào)至芯片元件需要大量的接合 墊。因此，為了確保較高的芯片合格率，制作具有足夠高合格率的接合墊是 十分重要的。
一般傳統(tǒng)的接合墊結(jié)構(gòu)包含由芯片元件末端延伸的金屬層，且該金屬層
由通常是氧化硅的金屬層間介電層(inter-metal dielectric layer; IMD)所分隔。
金屬導(dǎo)通孔穿過(guò)上述金屬層間介電層，以連接上述金屬層。進(jìn)行接合打線于 接合的金屬圖案及上述芯片封裝體，以在該芯片及封裝體之間形成電性連 接。接著，除了上述金屬層的接合位置外，覆蓋保護(hù)層于上述金屬層的表面， 封合該芯片，使得芯片免于污染物的污染及提供避免刮傷的保護(hù)層。
一種接合墊失效的形式是由于在接合工藝中所施加的外力，使得打線從 上述接合的金屬圖案脫落。另一種接合墊失效的形式是由于在接合工藝中引 起一個(gè)或多個(gè)底下層的分層所施予的外力，而引起接合墊的脫離。另外，再 一種接合墊失效的形式是金屬介電層的龜裂現(xiàn)象。
圖1A及圖1B顯示已知用于集成電路(Integrated Circuit; IC)芯片的接合 墊1。如圖1A及圖IB所示，通過(guò)導(dǎo)通孔10陣列連接一對(duì)接合墊金屬層2A、 2B。通過(guò)介電材料層12分隔上述接合墊金屬層2A、 2B，且上述導(dǎo)通孔10 設(shè)置于介電材料層12之中。在例如是集成電路探針測(cè)試(IC probe test)或封裝 時(shí)的打線接合工藝中會(huì)施加外力至接合墊1。上述外力會(huì)在導(dǎo)通孔10間的介 電材料層12引起龜裂14。由于龜裂14的蔓延路徑是不受控制的，因此，龜 裂14通常會(huì)延伸至接合墊外圍的區(qū)域16。上述龜裂現(xiàn)象會(huì)引起漏電流
(current leakage)、層間矢豆足各(interlayer short)、層間衰貝夂(interlayer corrosion) 以及降低集成電路的可靠性。再者，較大的龜裂14很容易在產(chǎn)品壽命周期 的使用期間導(dǎo)致集成電路的失效。
因此，需要一種改良的導(dǎo)通孔排列，以減低在金屬層間介電層發(fā)生龜裂 的機(jī)會(huì)，且若在金屬層間介電層發(fā)生龜裂時(shí)，上述改良的導(dǎo)通孔排列也可以 減低或限制龜裂的蔓延。再者，上述導(dǎo)通孔排列的制作方法最好也不需要太 高的制作成本。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的是提供一種接合墊結(jié)構(gòu)。上述接合墊結(jié)構(gòu)，包 含第一導(dǎo)電材料層；介電材料層，設(shè)置于該第一導(dǎo)電材料層上方；第二導(dǎo)電 材料層；多個(gè)導(dǎo)通孔，設(shè)置于該介電材料層之中，且所述導(dǎo)通孔電性連接該 第一導(dǎo)電材料層與該第二導(dǎo)電材料層；以及導(dǎo)線，設(shè)置于所述導(dǎo)通孔的周邊 附近，且該導(dǎo)線設(shè)置于該介電材料層之中。
根據(jù)本發(fā)明的接合墊結(jié)構(gòu)，其中所述導(dǎo)線包含直線形狀，且所述直線形 狀具有外部周邊及內(nèi)部周邊，所述導(dǎo)通孔設(shè)置于由所述導(dǎo)線的所述內(nèi)部周邊 所定義的所述介電材料層的區(qū)域內(nèi)。
根據(jù)本發(fā)明的接合墊，其中所述導(dǎo)線大體上圍繞所述導(dǎo)通孔。
根據(jù)本發(fā)明的接合墊結(jié)構(gòu)，還包含接合的金屬圖案，設(shè)置于所述第二導(dǎo) 電材料層的頂部表面上方；以及接合打線，連接所述接合的金屬圖案。
根據(jù)本發(fā)明的接合墊結(jié)構(gòu)，其中所述介電材料層包含復(fù)合式介電層。
根據(jù)本發(fā)明的接合墊結(jié)構(gòu)，其中所述導(dǎo)通孔及所述導(dǎo)線，包含導(dǎo)電材料 選自鎢、鋁、銅及硅化物所組成的群組。
根據(jù)本發(fā)明的接合墊結(jié)構(gòu)，其中所述介電材料層的龜裂存在于所述第一 及第二導(dǎo)電材料層，以及所述導(dǎo)線的所述內(nèi)部周邊之間。
本發(fā)明的另一個(gè)目的是提供一種接合墊結(jié)構(gòu)。上述接合墊結(jié)構(gòu)，包含第 一、第二及第三導(dǎo)電材料層。上述接合墊結(jié)構(gòu)也包含第一及第二介電材料層， 該第一介電材料層設(shè)置于該第一及第二導(dǎo)電材料層之間，且該第二介電材料 層設(shè)置于該第二及第三導(dǎo)電材料層之間。上述接合墊結(jié)構(gòu)也包含第一多個(gè)導(dǎo) 通孔，設(shè)置于該第一介電材料層之中，以電性連接該第一及第二導(dǎo)電材料層，
以及第二多個(gè)導(dǎo)通孔，設(shè)置于該第二介電材料層之中，以電性連接該第二及 第三導(dǎo)電材料層。上述接合墊結(jié)構(gòu)還包含第一導(dǎo)線，設(shè)置于該第一介電材料 層之中，該第一導(dǎo)線具有內(nèi)部周邊，且該第一導(dǎo)線大體上圍繞該第一多個(gè)導(dǎo) 通孔，以及第二導(dǎo)線，設(shè)置于該第二介電材料層之中，該第二導(dǎo)線具有內(nèi)部 周邊，且該第二導(dǎo)線大體上圍繞該第二多個(gè)導(dǎo)通孔。因此，以上述的方式排 列，在第一介電材料層的龜裂存在于該第一及第二導(dǎo)電材料層，以及該第一 導(dǎo)線的該內(nèi)部周邊之間，而在第二介電材料層的龜裂存在于該第二及第三導(dǎo) 電材料層，以及該第二導(dǎo)線的該內(nèi)部周邊之間。
本發(fā)明的目的是提供一種接合墊的制作方法。上述接合墊的制作方法，
包括提供半導(dǎo)體芯片；形成第一介電材料層于該半導(dǎo)體芯片上方；形成第一 導(dǎo)電材料層于該第一介電材料層上方；形成第二介電材料層于該第一導(dǎo)電材 料層上；圖案化該第二介電層，以形成多個(gè)開口于其中，該多個(gè)開口包含中 央的開口陣列，以及第一線狀開口，其大體上圍繞該中央的開口陣列；提供 導(dǎo)電材料于所述開口之中；以及提供第二導(dǎo)電材料層于該第二介電材料層及 所述開口之中的該導(dǎo)電材料上方；其中該第二介電材料層的龜裂存在于該第 一及第二導(dǎo)電材料層，以及設(shè)置于該第一線狀開口內(nèi)的該導(dǎo)電材料的內(nèi)部周 邊之間。
根據(jù)本發(fā)明的接合墊的制作方法，其中所述第二介電材料層包含復(fù)合式 介電層。
根據(jù)本發(fā)明的接合墊的制作方法，還包括形成第三介電材料層于所述 第二導(dǎo)電材料層上方；圖案化所述第三介電材料層，以形成第二多個(gè)開口于 其中，所述第二多個(gè)開口包含中央的開口陣列，以及第二線狀開口大體上 圍繞所述中央的開口陣列；以及提供導(dǎo)電材料于所述第二多個(gè)開口之中。
根據(jù)本發(fā)明的接合墊的制作方法，其中形成于所述第二介電材料層內(nèi)的 所述第一線狀開口的內(nèi)部周邊的尺寸與對(duì)應(yīng)于所述第三介電材料層內(nèi)的所 述第二線狀開口的內(nèi)部周邊的尺寸不相同。
根據(jù)本發(fā)明的接合墊的制作方法，其中形成于所述第二介電材料層內(nèi)的 所述第一線狀開口的內(nèi)部周邊的尺寸與對(duì)應(yīng)于所述第三介電材料層內(nèi)的所 述第二線狀開口的內(nèi)部周邊的尺寸大體上相同。
上述導(dǎo)線對(duì)包圍導(dǎo)通孔的介電層中產(chǎn)生的龜裂提供阻障層。雖然龜裂會(huì)
無(wú)法控制地散布于導(dǎo)通孔陣列的導(dǎo)通孔之間，但通過(guò)導(dǎo)線可阻隔上述龜裂， 因此，龜裂不會(huì)散布至芯片或晶片的附近區(qū)域。導(dǎo)線可以具有各種不同形狀 及尺寸，以配合適當(dāng)?shù)膽?yīng)用。另外，由于導(dǎo)線具有大體上連續(xù)的長(zhǎng)度，因此， 導(dǎo)線也會(huì)對(duì)接合墊提供額外的強(qiáng)度。


接下來(lái)，通過(guò)配合附圖詳細(xì)說(shuō)明本發(fā)明的較佳實(shí)施例，以更明顯地公開 及揭示本發(fā)明的優(yōu)點(diǎn)及特征。而且，相同元件標(biāo)號(hào)代表相同的元件，其中
圖1A及圖1B顯示已知接合墊的導(dǎo)通孔圖案的剖面圖，其中該已知接合 墊顯示金屬層間介電層內(nèi)蔓延的龜裂現(xiàn)象；
圖2A及圖2B分別顯示具體實(shí)施例結(jié)合導(dǎo)線排列及接合墊的半導(dǎo)體芯片 的剖面圖及平面圖3顯示設(shè)有導(dǎo)線排列的多層接合墊的剖面圖；以及
圖4顯示設(shè)有另一導(dǎo)線排列于連接金屬層間的多層接合墊的剖面圖。
其中，附圖標(biāo)記說(shuō)明如下
1 接合墊；2A 接合墊金屬層；2B 接合墊金屬層；10 導(dǎo)通孔；12 介 電材料層；14~龜裂。
20 接合墊；22A 接合墊金屬層；22B 接合墊金屬層；24 金屬層間介 電層；26 導(dǎo)通孔；28 導(dǎo)線；30~龜裂；32 多層接合墊結(jié)構(gòu)；34 金屬層； 36 金屬層間介電層；38 導(dǎo)通孔；39 導(dǎo)線；40 保護(hù)層；42~芯片。
具體實(shí)施例方式
根據(jù)本發(fā)明的實(shí)施例，公開了使用導(dǎo)通孔陣列的接合墊的設(shè)計(jì)。而且， 上述實(shí)施例的接合墊的排列方式可減低在處理及制作芯片時(shí)發(fā)生的金屬層 間介電層材料的龜裂現(xiàn)象。
如圖2A及圖2B所示，公開了包含一對(duì)接合墊金屬層22A、 22B的接合 墊20，且金屬層間介電層(inter-metal layer; IMD)24設(shè)置于接合墊金屬層22A 和22B之間。如圖2A及圖2B所示，設(shè)置多個(gè)導(dǎo)通孔(via)26于金屬層間介 電層24之中，且形成各別的電性接觸于接合墊金屬層22A、 22B之間。另外， 設(shè)置導(dǎo)線(line via)28于上述導(dǎo)通孔26的周邊部位附近。上述導(dǎo)線28除了在
接合墊金屬層22A、 22B之間形成電性接觸之外，而且導(dǎo)線28也會(huì)圍繞上述 導(dǎo)通孔26，而形成隔離阻障層，以預(yù)防在進(jìn)行打線接合(wirebonding)工藝時(shí)， 所發(fā)生的金屬層間介電層24內(nèi)龜裂現(xiàn)象的擴(kuò)大。因此，即使一開始金屬層 間介電層24之中發(fā)生龜裂30，也僅會(huì)擴(kuò)及導(dǎo)線28附近，且龜裂30無(wú)法延 伸至接合墊20外部的區(qū)域。
在圖3中，顯示多層接合墊結(jié)構(gòu)32的基本構(gòu)件，且上述多層接合墊結(jié) 構(gòu)32包含由芯片裝置(未顯示)的末端延伸出來(lái)的多個(gè)金屬層34，且上迷金 屬層34以金屬層間介電層36隔開。上述各金屬層34可以是通過(guò)導(dǎo)通孔38 電性連接相鄰的金屬層34，同時(shí)也可以是通過(guò)同一層的環(huán)繞導(dǎo)通孔38的導(dǎo) 線39電性連接相鄰的金屬層34。接著，除了接合墊結(jié)構(gòu)32的接合位置之外， 覆蓋保護(hù)層40于最上面的金屬層34的表面，以封合芯片42，且上述保護(hù)層 40可避免污染物的污染及提供預(yù)防刮傷的保護(hù)層。在上述打線接合的工藝 中，打線可以是直接接合于最上面的金屬層34的接合位置，且接合至芯片 封裝體，或者，上述打線也可以是接合于接合的金屬圖案之間，且接合至芯 片封裝體。因此，于芯片42與封裝體之間形成電性連接。
在圖3中，顯示如圖2A和圖2B所示的導(dǎo)通孔38及導(dǎo)線39的排列方式 可以實(shí)施于多層接合墊32之中任兩相鄰金屬層34之間。在一個(gè)較佳實(shí)施例 中，當(dāng)上述導(dǎo)通孔及導(dǎo)線的排列方式設(shè)置于接合墊頂部的兩相鄰金屬層34 之間時(shí)，導(dǎo)通孔38及導(dǎo)線39的排列方式的抗龜裂性能可以得到最有效的利 用。
上述導(dǎo)線39除了可提供金屬層間介電層36龜裂現(xiàn)象擴(kuò)大的阻障層之 外，導(dǎo)線39對(duì)于在進(jìn)行芯片封裝工藝時(shí)所引起的應(yīng)力上升也可以提供加強(qiáng) 的抑制能力。相較于已知接合墊結(jié)構(gòu)，其僅由導(dǎo)通孔38提供接合墊的壓縮 強(qiáng)度(compressive strength),然而，在本發(fā)明的實(shí)施例中，由于導(dǎo)線39圍繞 上述導(dǎo)通孔38的連續(xù)長(zhǎng)度會(huì)對(duì)接合墊產(chǎn)生大體上的強(qiáng)度。因此，導(dǎo)線39可 以是適當(dāng)?shù)某叽缂靶螤?，以最大化接觸的金屬層間的電性連接，且同時(shí)最大 化接合墊的壓縮強(qiáng)度，使得抑制金屬層間介電層的龜裂現(xiàn)象，以及其它于制 作過(guò)程中引發(fā)的應(yīng)力所產(chǎn)生的損傷。在一個(gè)實(shí)施例中，導(dǎo)線39的寬度"LVW" 可以是約為0.5~2倍的導(dǎo)通孔38的寬度"VW"。也就是說(shuō)，導(dǎo)線39的寬 度"LVW"可以是大于、等于或小于導(dǎo)通孔38的寬度。介于導(dǎo)線39與其相
鄰的導(dǎo)通孔38 (離導(dǎo)線39最近的導(dǎo)通孔38)之間的最小間距"LVO"較佳可 以是約等于相鄰導(dǎo)通孔38之間的距離"VO"?？梢粤私獾降氖牵m然在說(shuō) 明的實(shí)施例的附圖中，顯示導(dǎo)線39為矩形，當(dāng)然也可以使用其它形狀的導(dǎo) 線39。
雖然在圖3中，顯示在各金屬層34之間設(shè)置導(dǎo)線39。但是，在另一個(gè) 實(shí)施例中，本發(fā)明當(dāng)然也可以是，僅使用單一層的導(dǎo)線39于最上面的兩金 屬層34之間，且僅使用矩形導(dǎo)通孔38于其余的金屬層34之間。另外，形 成于多數(shù)層上的導(dǎo)線39 (如圖3所示)，在每一相鄰的層上的導(dǎo)線39也可以 具有間距，以更增強(qiáng)接合墊32的強(qiáng)度，如圖4所示。
如以上所述，設(shè)計(jì)導(dǎo)線39的布局，以從芯片或芯片封裝體的余留部位 分離接合墊32的金屬層間介電層36，使得當(dāng)填充導(dǎo)電材料于開口之中時(shí)， 導(dǎo)通孔38會(huì)被填充有導(dǎo)電材料的導(dǎo)線39所圍繞。因此，本發(fā)明的實(shí)施例可 提供精簡(jiǎn)化的高強(qiáng)度通孔的排列方式(導(dǎo)通孔及導(dǎo)線)，且上述通孔的排列方 式也可以限制金屬層間介電層龜裂的程度，且限制其龜裂于導(dǎo)線39所圍繞 的面積之中。值得注意的是，雖然在圖2B所示的是以直線構(gòu)成的導(dǎo)線39， 當(dāng)然導(dǎo)線39的形狀也可以是其它形式。
可以了解的是，雖然金屬層間介電層36在附圖中顯示單一沉積層，但 金屬層間介電層36當(dāng)然也可以包含一個(gè)或多個(gè)金層層間介電層36所構(gòu)成的 復(fù)合式介電層。如上述的復(fù)合式介電層可減輕金屬層間介電層36的內(nèi)部應(yīng) 力，且由于上述內(nèi)部應(yīng)力會(huì)促成金屬層間介電層36的龜裂現(xiàn)象，因此，復(fù) 合式介電層也有助于減輕金屬層間介電層的龜裂現(xiàn)象。在一個(gè)實(shí)施例中，但 不以此實(shí)施例為限，上述復(fù)合式介電層可以是雙層氧化層結(jié)構(gòu)，且上述復(fù)合 式介電層的其中一層可以使用高密度等離子體(high density plasma; HDP)的 方式制作，而上述復(fù)合式介電層的另一層可以使用四乙氧基硅烷 (Tetraethylorthosilicate; TEOS)氣體的等離子體增強(qiáng)氣相沉積(Plasma Enhanced Chemical Vapor Deposition; PEVCD)f去形成。
在一個(gè)較佳實(shí)施例中，上述導(dǎo)通孔及導(dǎo)線的排列方式的制作方法，可以 先提供預(yù)先制作有電子構(gòu)件的襯底44，且沉積介電材料于上述襯底44上方， 以形成金屬層間介電層36。形成金屬層34于上述金屬層間介電層36內(nèi)之后， 接著沉積另一金屬層間介電層36于該金屬層34上方。之后，形成多個(gè)開口于金屬層間介電層36之中，且接著以導(dǎo)電材料填充上述開口，以形成導(dǎo)通
孔陣列。上述開口可以是矩形或圓形，以形成矩形或圓形的導(dǎo)通孔。再者，
形成環(huán)形開口于上述金屬層間介電層36之中。上述環(huán)形開口圍繞其它的開 口，例如上述矩形或圓形的開口，使得當(dāng)導(dǎo)電材料填充上述環(huán)形開口時(shí)，形 成圍繞導(dǎo)通孔38陣列的導(dǎo)線39(如圖2所示)。
在一個(gè)實(shí)施例中，上述填充導(dǎo)電材料于導(dǎo)通孔38及導(dǎo)線39之中的方式 可以使用鎢插塞工藝完成。在另一實(shí)施例中，也可以是使用鋁插塞工藝、銅 插塞工藝或硅化物插塞工藝完成。在以導(dǎo)電材料填充導(dǎo)通孔38及導(dǎo)線39之 后，可以進(jìn)行化學(xué)機(jī)械研磨(chemical mechanical polishing; CMP)工藝，以平 坦化金屬層間介電層36的表面。
可以了解的是，接著可以適當(dāng)重復(fù)進(jìn)行上述形成金屬層34、金屬層間介 電層36、導(dǎo)通孔38及導(dǎo)線39的工藝，以形成多層接合墊結(jié)構(gòu)，如圖3所示。 接著，沉積接合的金屬圖案于最上面的金屬層34的頂部表面上方。之后， 進(jìn)行接合打線于該接合的金屬圖案。
雖然本發(fā)明己以較佳實(shí)施例公開如上，但其并非用以限定本發(fā)明，任何
本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作一些更動(dòng)與潤(rùn)飾，據(jù) 此，本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視隨附的權(quán)利要求所界定為準(zhǔn)。
權(quán)利要求
1.一種接合墊結(jié)構(gòu)，包含第一導(dǎo)電材料層；介電材料層，設(shè)置于所述第一導(dǎo)電材料層上方；第二導(dǎo)電材料層；多個(gè)導(dǎo)通孔，設(shè)置于所述介電材料層之中，且所述導(dǎo)通孔電性連接所述第一導(dǎo)電材料層與所述第二導(dǎo)電材料層；以及導(dǎo)線，設(shè)置于所述導(dǎo)通孔的周邊附近，且所述導(dǎo)線設(shè)置于所述介電材料層之中。
2. 如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其中所述導(dǎo)線包含直線形狀，且所 述直線形狀具有外部周邊及內(nèi)部周邊，所述導(dǎo)通孔設(shè)置于由所述導(dǎo)線的所述 內(nèi)部周邊所定義的所述介電材料層的區(qū)域內(nèi)。
3. 如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其中所述導(dǎo)線大體上圍繞所述導(dǎo)通孔。
4. 如權(quán)利要求1所述的接合墊結(jié)構(gòu)，還包含接合的金屬圖案，設(shè)置于所 述第二導(dǎo)電材料層的頂部表面上方；以及接合打線，連接所述接合的金屬圖案。
5. 如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其中所述介電材料層包含復(fù)合式介 電層。
6. 如權(quán)利要求1所述的接合墊結(jié)構(gòu)，其中所述導(dǎo)通孔及所述導(dǎo)線包含的 導(dǎo)電材料選自鎢、鋁、銅及硅化物所組成的群組。
7. 如權(quán)利要求2所述的接合墊結(jié)構(gòu)，其中所述介電材料層的龜裂存在于 所述第一及第二導(dǎo)電材料層，以及所述導(dǎo)線的所述內(nèi)部周邊之間。
8. —種接合墊的制作方法，包括 提供半導(dǎo)體芯片；形成第一介電材料層于所述半導(dǎo)體芯片上方；形成第一導(dǎo)電材料層于所述第一介電材料層上方；形成第二介電材料層于所述第一導(dǎo)電材料層上；圖案化所述第二介電材料層，以形成多個(gè)開口于其中，所述多個(gè)開口包 含中央的開口陣列，以及第一線狀開口，其大體上圍繞所述中央的開口陣列；提供導(dǎo)電材料于所述開口之中；以及提供第二導(dǎo)電材料層于所述第二介電材料層及所述開口之中的所述導(dǎo)電材料上方；其中所述第二介電材料層的龜裂存在于所述第一及第二導(dǎo)電材料層，以 及設(shè)置于所述第一線狀開口內(nèi)的所述導(dǎo)電材料的內(nèi)部周邊之間。
9. 如權(quán)利要求8所述的接合墊的制作方法，其中所述第二介電材料層包含復(fù)合式介電層。
10. 如權(quán)利要求8所述的接合墊的制作方法，還包括 形成第三介電材料層于所述第二導(dǎo)電材料層上方；圖案化所述第三介電材料層，以形成第二多個(gè)開口于其中，所述第二多 個(gè)開口包含中央的開口陣列，以及第二線狀開口，其大體上圍繞所述中央的 開口陣列；以及提供導(dǎo)電材料于所述第二多個(gè)開口之中。
11 權(quán)利要求10所述的接合墊的制作方法，其中形成于所述第二介電材料層內(nèi)的所述第一線狀開口的內(nèi)部周邊的尺寸與對(duì)應(yīng)于所述第三介電材 料層內(nèi)的所述第二線狀開口的內(nèi)部周邊的尺寸不相同。
12.如權(quán)利要求10所述的接合墊的制作方法，其中形成于所述第二介電 材料層內(nèi)的所述第一線狀開口的內(nèi)部周邊的尺寸與對(duì)應(yīng)于所述第三介電材 料層內(nèi)的所述第二線狀開口的內(nèi)部周邊的尺寸大體上相同。
全文摘要
本發(fā)明提供一種接合墊結(jié)構(gòu)及其制作方法。上述接合墊結(jié)構(gòu)包含第一導(dǎo)電材料層；介電材料層，設(shè)置于所述第一導(dǎo)電材料層上方；第二導(dǎo)電材料層；多個(gè)導(dǎo)通孔，設(shè)置于所述介電材料層之中，且所述導(dǎo)通孔電性連接所述第一導(dǎo)電材料層與所述第二導(dǎo)電材料層；以及導(dǎo)線，設(shè)置于所述導(dǎo)通孔的周邊附近，且所述導(dǎo)線設(shè)置于所述介電材料層之中。上述導(dǎo)線對(duì)包圍導(dǎo)通孔的介電層中產(chǎn)生的龜裂提供阻障層。雖然龜裂會(huì)無(wú)法控制地散布于導(dǎo)通孔陣列的導(dǎo)通孔之間，但通過(guò)導(dǎo)線可阻隔上述龜裂，因此，龜裂不會(huì)散布至芯片或晶片的附近區(qū)域。導(dǎo)線可以具有各種不同形狀及尺寸，以配合適當(dāng)?shù)膽?yīng)用。另外，由于導(dǎo)線具有大體上連續(xù)的長(zhǎng)度，因此，導(dǎo)線也會(huì)對(duì)接合墊提供額外的強(qiáng)度。
文檔編號(hào)H01L23/485GK101179057SQ20071010085
公開日2008年5月14日 申請(qǐng)日期2007年4月20日 優(yōu)先權(quán)日2006年11月7日
發(fā)明者劉憶臺(tái), 曹佩華, 林亮臣, 江浩然, 牛保剛 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司