專利名稱：半導(dǎo)體裝置及集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，特別涉及一種電容組件對的設(shè)計與制 造方法；更具體地說，本發(fā)明涉及用于設(shè)計與制造電容組件對的半導(dǎo)體 裝置及集成電路。
背景技術(shù)：
在現(xiàn)代集成電路中，例如用于混合模式或射頻產(chǎn)品的電路中，常使 用 一 對具有相同電容值的電容組件。電容組件對的效能不匹配 (mismatch)是影響后來數(shù)字信號準(zhǔn)確性的因素，因此最好能提供具有 高匹配電容值的電容組件對。
圖1示出了傳統(tǒng)的電容組件對，其包括第一電容組件C1及第二電容 組件C2。電容組件Cl及C2具有相同的設(shè)計。每一電容組件Cl及C2 包括交替放置的多個第一插指(finger)及多個第二插指。電容組件Cl 及C2的電容值部分取決于插指的長度與數(shù)量。可通過增加插指的數(shù)量和 /或插指的長度來設(shè)計出較大的電容組件Cl及C2。
然而，圖1所示的電容組件對具有一些缺點。雖然電容組件Cl及 C2具有相同的設(shè)計，但是工藝對于位置環(huán)境而言是相當(dāng)敏感的。舉例而 言，電容組件C1及C2其中一個位于靠近圖案疏離區(qū)(sparse region)之 處，而另一個位于靠近圖案密集區(qū)(dense region)之處。不同的圖案密 度會引起圖案負(fù)載效應(yīng)(loading effect)，因而造成外觀尺寸的改變。如 此一來，電容組件C1及C2彼此便會出現(xiàn)不匹配的情形。 一般而言，工 藝的變異會隨著電容組件Cl及C2的電容值增加而增加。
為了解決工藝敏感性的問題，提供有改良的電容組件對，如圖2所 示。改良的電容組件對包含排列成二對二陣列的四個單元電容組件，而 兩個單元電容組件互相連接構(gòu)成一個電容組件。每一單元電容交叉耦接
(cross-couple)至另一單元電容組件。上述的布局方式有助于工藝敏感
性的降低。
為了順應(yīng)集成電路尺寸縮小化，而使用新的集成電路制造方法。特
別是鑲嵌工藝，其廣泛使用于0.18微米及以下的技術(shù)，并可使用于電容 組件對的制造。鑲嵌工藝通常是指形成介電層之后，在介電層中形成開 口，在開口內(nèi)填入銅金屬或是銅合金，以及通過化學(xué)機(jī)械研磨(CMP) 工藝對介電層及銅金屬的表面進(jìn)行平坦化。當(dāng)電容組件對具有高電容值 時，使用CMP工藝將使電容組件對的效能不匹配更為嚴(yán)重。因此，有必 要尋求一種新的電容結(jié)構(gòu)及其制造方法，用來改善效能不匹配的問題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明目的在于提供用于設(shè)計與制造電容組件對的半導(dǎo) 體裝置及集成電路，以改善電容組件對的效能不匹配問題。
為了達(dá)到上述目的，本發(fā)明提供了一種半導(dǎo)體裝置，其包括第一 電容組件及第二電容組件。第一電容組件包括彼此連接的多個第一單元 電容組件，且每一第一單元電容組件具有第一單元電容值；而第二電容 組件包括彼此連接的多個第二單元電容組件，且每一第二單元電容組件 具有第二單元電容值，其中這些第一單元電容組件與第二單元電容組件 具有相同的數(shù)量。這些第一單元電容組件與第二單元電容組件排列成一 個陣列，并在每一列及每一欄中交替排置且總數(shù)均分別大于2。
為了達(dá)到上述目的，本發(fā)明還提供了一種集成電路，包括電容組 件陣列，其包括多個第一單元電容組件及多個第二單元電容組件，其中 電容組件陣列中第一單位電容組件與第二單元電容組件總數(shù)量不小于6， 且第一單元電容組件與第二單元電容組件在電容組件陣列的每一列及每 一欄中交替排置。每一第一單元電容組件包括第一共節(jié)點，包括第一 導(dǎo)電排線及與其連接的多個第一插指、多個第二插指，每一第二插指分 別位于第一插指中每兩個之間并與其電性絕緣、以及第二導(dǎo)電排線，與 第二插指相互連接。每一第二單元電容組件包括第二共節(jié)點，包括第 三導(dǎo)電排線及與其連接的多個第三插指、多個第四插指，每一第四插指 分別位于第三插指中每兩個之間并與其電性絕緣、以及第四導(dǎo)電排線，
與第四插指相互連接。再者，第一單元電容組件的第一共節(jié)點相互連接、
第二單元電容組件的第二共節(jié)點相互連接、第一單元電容組件的第二導(dǎo)
電排線相互連接、以及第二單元電容組件的第四導(dǎo)電排線相互連接。
為了達(dá)到上述目的，本發(fā)明還提供了另一種半導(dǎo)體裝置，包括第
一電容組件，包括多個第一單元電容組件彼此連接，且每一第一單元電
容組件具有第一單元電容值，其小于200ff，或者具有第一單元面積，其
小于200pm2;第二電容組件，包括多個第二單元電容組件彼此連接，且
每一第二單元電容組件具有第二單元電容值，其小于200fF，或者具有第
二單元面積，其小于200!im2。其中，這些第一單元電容組件與第二單元 電容組件具有相同的單元電容組件數(shù)量且彼此通過共節(jié)點相互連接。再
者，這些第一單元電容組件與第二單元電容組件排列成一個陣列，且在 每一列及每一欄中交替排置。
為了達(dá)到上述目的，本發(fā)明還提供了一種半導(dǎo)體裝置的形成方法，
包括形成具有相同數(shù)量的多個第一單元電容組件與多個第二單元電容
組件，其中所述第一單元電容組件與第二單元電容組件的總數(shù)量不小于
6，而這些第一單元電容組件與第二單元電容組件排列成一個陣列，且在
每一列及每一欄中交替排置。上述方法還包括相互連接這些第一單元
電容組件而形成第一電容組件，以及相互連接這些第二單元電容組件而 形成第二電容組件。
為了達(dá)到上述目的，本發(fā)明還提供了另一種半導(dǎo)體裝置的形成方法，
包括提供電容組件對的目標(biāo)電容值；決定將所述目標(biāo)電容值劃分為單 元電容值的總數(shù)，使每一單元電容值小于200ff;形成多個第一單元電容
組件，而每一第一單元電容組件具有所述單元電容值或者具有單元面積
小于20(^m、其中所述第一單元電容組件的數(shù)量與所述劃分的總數(shù)相同； 形成多個第二單元電容組件，其數(shù)量相同于第一單元電容組件，而這些 第一單元電容組件與第二單元電容組件排列成一個陣列，且在每一列及 每一欄中交替排置；相互連接這些第一單元電容組件而形成第一電容組 件；以及相互連接這些第二單元電容組件而形成第二電容組件。
總之，應(yīng)用上述本發(fā)明技術(shù)方案，能夠有效降低工藝變異的敏感性。 從而使得，可在不增加電容值不匹配的情形下形成較大的電容組件對。


圖1為現(xiàn)有技術(shù)中電容組件對的平面示意圖，其中電容組件對的每 一電容組件包括單一電容組件；
圖2為現(xiàn)有技術(shù)中電容組件對的平面示意圖，其中二個單元電容組 件相互連接而形成電容組件對的電容組件；
圖3為根據(jù)本發(fā)明實施例的電容組件對的平面示意圖，其中電容組 件對的每一電容組件包括四個相互連接的單元電容組件；
圖4為根據(jù)本發(fā)明實施例的可擴(kuò)展的電容組件對的平面示意圖5為電容組件對的電容值不匹配與電容值的函數(shù)關(guān)系圖6為正規(guī)化的電容值不匹配與電容值的函數(shù)關(guān)系圖7為正規(guī)化的電容值不匹配與鬼容組件對中單元電容組件數(shù)量的 函數(shù)關(guān)系圖；以及
圖8為根據(jù)本發(fā)明實施例的電容組件對的平面示意圖，其中電容組 件對中的二個電容沒有共節(jié)點。
并且，附圖中主要標(biāo)記說明如下
10、 12、 14 線；
16、 18 虛線；
Bl、 B2 排線；
Cl、 C2 電容組件； D 共節(jié)點；
Fl、 F2、 F3、 F4 插指。
具體實施例方式
以下介紹本發(fā)明實施例的制作與使用。然而，本領(lǐng)域技術(shù)人員當(dāng)可 輕易了解本發(fā)明所提供許多可應(yīng)用的發(fā)明概念可實施在廣泛多樣化的特 定背景。下述特定實施例僅用于說明以特定方法制作及使用本發(fā)明，并 非用于局限本發(fā)明的范圍。
圖3為根據(jù)本發(fā)明實施例電容組件對的平面示意圖，其中包括排列 成二對四陣列的八個單元電容組件。四個相互連接的單元電容組件標(biāo)示為C1，而另四個相互連接的單元電容組件標(biāo)示為C2。單元電容組件C1
及C2設(shè)計成具有相同的電容值。單元電容組件Cl及C2排置成交替的 圖案，而構(gòu)成棋盤式圖案。每一單元電容組件包括第一組相互連接的金 屬線(以下稱之為插指)以及第二組相互連接的插指。第一及第二組插 指以及連接插指的排線優(yōu)選為由金屬層所構(gòu)成的金屬線。在現(xiàn)有技術(shù)中， 金屬層中的金屬線優(yōu)選為由銅金屬或銅合金所構(gòu)成；然而，其它一般所 使用的金屬材料，例如鋁金屬、鎢金屬及其組合亦可作為上述金屬層的 材料。在較佳實施例中，可通過鑲嵌工藝形成所述插指與排線。另外， 也可通過沉積及圖案化形成所述插指與排線。相鄰的插指是電性絕緣的， 因而形成次電容組件。單元電容組件的電容值為次電容組件電容值的總 和。如圖3所示，所有單元電容組件共享一個共節(jié)點D。各個單元電容 組件C1相互連接形成一個電容組件，而各個單元電容組件C2相互連接 形成另一個電容組件。在本文中，電容組件對的電容值是指由相互連接 的單元電容組件Cl或C2所形成的電容組件的電容值。
圖4為用于形成電容組件對的可擴(kuò)展陣列。在較佳的實施例中，陣 列的每一列及每一欄中，單元電容組件C1及C2交替排列。可輕易了解 到本發(fā)明的電容組件對包括具有四個單元電容組件的陣列，優(yōu)選為具有 六個或以上的單元電容組件的陣列。而陣列的列數(shù)及行數(shù)可不相同。此 陣列可只包括單一列或單一欄。相較于傳統(tǒng)電容組件對的形成方法，當(dāng) 需要較大的電容值時，可通過增加陣列的列數(shù)及/或行數(shù)來增加電容值。 若陣列的列數(shù)及行數(shù)兩者均為偶數(shù)，則可發(fā)現(xiàn)由單元電容組件C1所形成 的質(zhì)心將與單元電容組件C2所形成的質(zhì)心重疊。
單元電容組件C1及C2優(yōu)選為具有相同的單元電容值，然而由于工 藝變異的緣故，單元電容組件Cl的單元電容值會不同于單元電容組件 C2的單元電容值。
本發(fā)明特點之一在于可以降低或排除工藝變異，例如由圖案密度不 同所引發(fā)的工藝變異。舉例而言，若單元電容組件C1由于圖案密度較高 或較低而使其具有大于其它單元電容組件的電容值時，相鄰的單元電容 組件C2同樣具有較大的電容值，從而局部消除因單元電容組件C1的電 容值增加所引起的電容值不匹配。 圖5為電容組件對的電容值不匹配與電容值函數(shù)曲線圖。X軸表示 電容值開根號分之一，其中所述電容值為所有相互連接的單元電容組件 的總電容值。Y軸表示相對電容不匹配的平均值，而平均值來自于芯片
上多個電容組件對的平均。從線IO到線12再到線14，是指在相同總電
容值下，劃分形成電容值越來越小的單元電容組件線10為僅由兩個電
容組件所構(gòu)成的電容組件對；線12為由四個交互耦接的單元電容組件所 構(gòu)成的電容組件對；線14為由更多交互耦接并排列成矩陣的單元電容組 件所構(gòu)成的電容組件對。比較位于虛線16左側(cè)局部的線10、 12及14， 可發(fā)現(xiàn)對于線10及12而言，其包括相對較大的單元電容組件，而電容 值不匹配隨著電容值增加而增加。然而，當(dāng)相同的電容值之下具有較小 的單元電容組件時(如，線14)，電容值不匹配隨著電容值增加(即， 增加單元電容組件數(shù)量)而降低。這是因為增加單元電容組件數(shù)量，消 除了單元電容組件之間的工藝變異。
在虛線18的右側(cè)，對于所有的線IO、 12及14而言，電容值不匹配 都是增加的。對于線10、 12及14中這種趨勢的改變大致發(fā)生在虛線16 與18之間的區(qū)域，而對應(yīng)的電容值約為400ff。
線14說明了本發(fā)明實施例對形成具有較大電容值的電容組件對來說 特別有幫助。在圖5所示的示例中，發(fā)現(xiàn)若總電容值約為400fF時，使 用本發(fā)明實施例可使電容不匹配有顯著的下降。若總電容值小于400fF 時，雖然使用本發(fā)明實施例仍存在一些影響，但對電容不匹配的降低還 是有所幫助?？奢p易了解轉(zhuǎn)向點400fF只是一個示例，實際上的轉(zhuǎn)向點 則與各種因素有關(guān)，例如形成電容組件所使用的技術(shù)、材料等等。本領(lǐng) 域技術(shù)人員當(dāng)可經(jīng)由例行的實驗找出轉(zhuǎn)向點。
在線12中，需注意的是當(dāng)電容值大于400fF時，電容值不匹配依舊 隨著電容值增加而增加。此意味著電容組件對中的電容組件須進(jìn)一步劃 分直至總電容值的增加不再增加電容值不匹配。由于對于線12而言，電 容組件對中的每一電容組件包括兩個單元電容，故每一單元電容組件的 電容值約為200fF。因此，每一單元電容組件的電容值優(yōu)選為小于200ff。 而單元電容組件Cl或C2的數(shù)量最好是三個或以上，因此單元電容值優(yōu) 選為小于130ff。
圖6為正規(guī)化的電容值不匹配與電容值函數(shù)曲線圖。Y軸表示個別
平i勻電容《直不匹酉己(individual average capacitance mismatch, IAC)， 其
由圖5的Y值與對應(yīng)的X值相除而得?？捎^察到其趨勢與圖5相同。
盡管將具有較大電容值的電容組件對劃分成更多的單元電容組件可 大幅改善效能不匹配的問題，然而可發(fā)現(xiàn)大電容組件所劃分的單元電容 組件數(shù)量有一個最佳值。圖7為用于決定最佳單元電容組件數(shù)量的數(shù)據(jù)。 該數(shù)據(jù)所使用的電容組件對樣本為電容值約為4.5pF，具有不同的單元電 容組件數(shù)量，且個別平均電容值不匹配(IAC)的計算通過測量電容組件 對的電容值而得。由圖7可知，當(dāng)單元電容組件數(shù)量相對較少時，IAC 是隨著電容組件對所劃分的單元電容組件數(shù)量增加而降低。然而，當(dāng)單 元電容組件到達(dá)某一數(shù)量，IAC達(dá)到飽和。由圖7所示，當(dāng)單元電容組 件數(shù)量約為24時，IAC到達(dá)飽和。因此較佳的單元電容組件數(shù)量約為24。 再者，可以了解飽和的數(shù)量與各種不同因素有關(guān)，例如用于形成電容組 件的技術(shù)與材料。本領(lǐng)域技術(shù)人員可通過例行的實驗來找出最佳的單元 電容數(shù)量。
請參照圖7， IAC為用于決定最佳單元電容組件數(shù)量的標(biāo)準(zhǔn)。在其它 實施例中，亦可使用其它統(tǒng)計數(shù)據(jù)作為該標(biāo)準(zhǔn)。舉例而言，電容值不匹 配的標(biāo)準(zhǔn)差與單元電容數(shù)量的函數(shù)關(guān)系亦可用于決定飽和點。
上述所探討的電容組件優(yōu)選為金屬一氧化物一金屬(MOM)電容組 件。以下配合圖3說明形成MOM電容組件的實施例。圖3為用于形成 內(nèi)聯(lián)機(jī)結(jié)構(gòu)的金屬層平面示意圖。每一單元電容組件包括多個金屬線(插 指)，其中相鄰的插指彼此位置緊靠且電性絕緣，從而在相鄰的插指之 間形成電容。用于連接插指以及單位組件的排線(connecting buses) Bl 及B2與插指可通過相同的金屬層形成。另外，B1及B2與插指亦可通過 不同的金屬層形成，并通過介層窗(via)連接各自的插指。
在前述實施例中，電容組件對的兩電容組件共享一個共節(jié)點(如圖3 的節(jié)點D)，使所需的芯片面積較小。在其它實施例中，單元電容組件 Cl及C2彼此電性隔離而沒有共節(jié)點，如圖8所示的實施例。每一單元 電容組件C1包括多個插指F1及多個插指F2。每一單元電容組件C2包 括多個插指F3及多個插指F4。陣列中每一插指F1、 F2、 F3及F4分別
連接至其它相同標(biāo)號的插指。
盡管前述實施例中單元電容組件形成于單一金屬層中，然而其亦可 分布于多個金屬層并通過介層窗而相互連接。舉例而言，在金屬層中形 成如圖3所示的第一電容組件對，而在另一金屬層中形成第二電容組件 對，其陣列的列數(shù)和/或欄數(shù)可大于、小于或等于圖3所示的陣列。第一 及第二電容組件對并聯(lián)連接而形成較大的電容組件對。另外，第一及第 二電容組件對亦可形成于相同的金屬層中且并聯(lián)連接。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明。 在不脫離本發(fā)明精神和原理的范圍內(nèi)，任何本領(lǐng)域技術(shù)人員當(dāng)可作多種 改動與潤飾。因此，本發(fā)明保護(hù)范圍以所述權(quán)利要求書的界定為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，包括第一電容組件，包括多個第一單元電容組件彼此連接，且每一第一單元電容組件具有第一單元電容值；以及第二電容組件，包括多個第二單元電容組件彼此連接，且每一第二單元電容組件具有第二單元電容值，其中所述第一單元電容組件與所述第二單元電容組件具有相同的單元電容組件數(shù)量；其中所述第一單元電容組件與所述第二單元電容組件排列成一陣列，且在每一列及每一欄中交替排置，而所述第一單元電容組件與所述第二單元電容組件的總數(shù)均分別大于2。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容組件與所述第二單元電容組件分別小于200fF。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容組件與所述第二單元電容組件的面積分別小于200|im2。
4. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容組件與所述第二單元電容組件通過共節(jié)點而相互連接。
5. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容組件與所述第二單元電容組件沒有共節(jié)點。
6. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容組件與所述第二單元電容組件具有共節(jié)點。
7. 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容值與所述第二單元電容值相等。
8. 如權(quán)利要求l所述的半導(dǎo)體裝置，其特征在于，所述第一單元電 容值與所述第二單元電容值不相等。
9. 一種集成電路，其特征在于，包括第一電容組件陣列，包括多個第一單元電容組件及多個第二單元電 容組件，其特征在于，所述第一電容組件陣列中所述第一單位電容組件與所述第二單元電容組件的總數(shù)量不小于6，且所述第一單元電容組件及 所述第二單元電容組件在所述第一電容組件陣列的每一列及每一欄中交替排置；其中每一所述第一單元電容組件包括第一共節(jié)點，包括第一導(dǎo)電排線及與其連接的多個第一插指； 多個第二插指，每一所述第二插指分別位于所述第一插指中每兩個之間并與其電性絕緣；第二導(dǎo)電排線，與所述第二插指相互連接； 其中每一所述第二單元電容組件包括第二共節(jié)點，包括第三導(dǎo)電排線及與其連接的多個第三插指； 多個第四插指，每一所述第四插指分別位于所述第三插指中每兩個 之間并與其電性絕緣；第四導(dǎo)電排線，與所述第四插指相互連接；其中所述第一單元電容組件的所述第一共節(jié)點相互連接、所述第二 單元電容組件的所述第二共節(jié)點相互連接、所述第一單元電容組件的所 述第二導(dǎo)電排線相互連接以及所述第二單元電容組件的所述第四導(dǎo)電排 線相互連接。
10. 如權(quán)利要求9所述的集成電路，其特征在于，還包括第二電容 陣列，其特征在于，所述第二電容陣列包括多個第三單元電容組件并聯(lián) 連接于所述第一單元電容組件以及多個第四單元電容組件并聯(lián)連接于所 述第二單元電容組件，且所述第三單元電容組件與所述第四單元電容組 件在所述第二電容陣列的每一列及每一欄中交替排置。
11. 如權(quán)利要求IO所述的集成電路，其特征在于，所述第二電容陣 列與所述第一電容陣列位于不同的金屬層中。
12. 如權(quán)利要求9所述的集成電路，其特征在于，所述第一單元電 容組件的所述第一共節(jié)點相互連接并與所述第二單元電容組件的所述第 二共節(jié)點連接。
13. 如權(quán)利要求9所述的集成電路，其特征在于，所述第一單元電 容組件的所述第一共節(jié)點不與所述第二單元電容組件的所述第二共節(jié)點 連接。
全文摘要
本發(fā)明公開了一種半導(dǎo)體裝置，包括第一電容組件及第二電容組件。第一電容組件包括彼此連接的多個第一單元電容組件，且每一第一單元電容組件具有第一單元電容值，而第二電容組件包括彼此連接的多個第二單元電容組件，且每一第二單元電容組件具有第二單元電容值，其中所述第一單元電容組件與第二單元電容組件具有相同的數(shù)量。所述第一單元電容組件與第二單元電容組件排列成一個陣列，并在每一列及每一欄中交替排置且總數(shù)分別大于2。同時，本發(fā)明還公開了一種集成電路，包括有上述電容組件陣列?？傊?，本發(fā)明通過有效降低工藝變異的敏感性，使得在不增加電容值不匹配的情形下可以形成較大的電容組件對。
文檔編號H01L27/00GK101174620SQ20071010184
公開日2008年5月7日 申請日期2007年4月25日 優(yōu)先權(quán)日2006年11月1日
發(fā)明者張家龍, 趙治平, 陳家逸 申請人:臺灣積體電路制造股份有限公司