專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，具體而言，涉及一種在應(yīng)用于對(duì)包括非易失性存儲(chǔ)器和其外圍電路的半導(dǎo)體器件的制造時(shí)有效的技術(shù)。
背景技術(shù)：
作為一種可以電重寫(xiě)數(shù)據(jù)的非易失性存儲(chǔ)器(電可擦除和可編程只讀存儲(chǔ)器)，已知使用包括ONO(氧化物氮化物氧化物)膜的電荷存儲(chǔ)層的分離柵極型存儲(chǔ)單元結(jié)構(gòu)。
作為非易失性存儲(chǔ)器的外圍電路，例如，已知包括如讀出放大器的低耐壓MISFET、列解碼器和行解碼器的電路，以及包括如升壓電路的高耐壓MISFET的電路。
在日本專利申請(qǐng)公開(kāi)No.2006-019373(專利文件1)中，公開(kāi)了一種包括控制柵極和存儲(chǔ)柵極的分離柵極型MONOS非易失性存儲(chǔ)器的技術(shù)，其中存儲(chǔ)柵極包括摻雜多晶硅膜且控制柵極包括通過(guò)向未摻雜的硅膜中離子注入雜質(zhì)而形成的多晶硅膜。在上述專利文件1中，除了MONOS型非易失性存儲(chǔ)器之外，還公開(kāi)了包括在其外圍電路中的低耐壓MISFET和高耐壓MISFET。
另外，在日本專利申請(qǐng)公開(kāi)No.2003-218232(專利文件2)中，在包括低耐壓MOSFET和高耐壓MOSFET的半導(dǎo)體器件中，公開(kāi)了這樣一種結(jié)構(gòu)，其中低耐壓MOSFET的柵電極的膜厚度(高度)不同于高耐壓MOSFET的柵電極的膜厚度(高度)。
本發(fā)明人所研究的半導(dǎo)體器件包括例如，包括控制晶體管和存儲(chǔ)晶體管的分離柵極型存儲(chǔ)單元，如日本專利申請(qǐng)公開(kāi)No.2006-019373(專利文件1)中所描述的那樣；以及包括在其外圍電路中的低耐壓MISFET和高耐壓MISFET。圖21是示意性地示出了由本發(fā)明人研究的半導(dǎo)體器件的相關(guān)部分的橫截面視圖。在圖21中，在存儲(chǔ)陣列區(qū)域示出了存儲(chǔ)單元MC0，在外圍電路區(qū)域中的低耐壓MIS區(qū)域示出了低耐壓MISFET(Q10)，且在外圍電路區(qū)域中的高耐壓MIS區(qū)域示出了高耐壓MISFET(Q20)。
如圖21所示，存儲(chǔ)單元MC0包括控制柵極8、柵極絕緣膜6、電荷存儲(chǔ)層16、存儲(chǔ)柵極9、側(cè)壁間隔層12、n-型半導(dǎo)體區(qū)域11d、11s和n+型半導(dǎo)體區(qū)域10d、10s?？刂茤艠O8和存儲(chǔ)柵極9形成分離柵極。
在存儲(chǔ)單元MC0中，控制柵極8通過(guò)柵極絕緣膜6而形成在由p型單晶硅襯底等制成的半導(dǎo)體襯底1(此后，稱作“襯底”)的主表面中的p型阱2上方。電荷存儲(chǔ)層16的一部分形成在控制柵極8的一個(gè)側(cè)壁處，而其另一部分形成在p型阱2上方。電荷存儲(chǔ)層16是ONO(氧化物氮化物氧化物)膜，其包括兩層氧化硅膜和夾在這兩層氧化硅膜之間的氮化硅膜。
存儲(chǔ)柵極9形成在控制柵極8的一個(gè)側(cè)壁處，且通過(guò)電荷存儲(chǔ)層16的一部分與控制柵極8電分離，并通過(guò)電荷存儲(chǔ)層16的另一部分與p型阱2電分離。側(cè)壁間隔層12形成在控制柵極8的另一側(cè)壁處和存儲(chǔ)柵極9的一個(gè)側(cè)壁處，即，它是分離柵極的側(cè)壁間隔層。
n-型半導(dǎo)體區(qū)域11d形成在p型阱2的表面上方，其一端設(shè)置在控制柵極8的附近。具有比n-型半導(dǎo)體區(qū)域11d高的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域10d形成在p型阱2的表面上方，其一端設(shè)置在控制柵極8側(cè)的側(cè)壁間隔層12的附近。另外，n-型半導(dǎo)體區(qū)域11s形成在p型阱2的表面上方，其一端設(shè)置在存儲(chǔ)柵極9的附近。具有比n-型半導(dǎo)體區(qū)域11s高的雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域10s形成在p型阱2的表面上方，其一端設(shè)置在存儲(chǔ)柵極9側(cè)的側(cè)壁間隔層12的附近。
形成存儲(chǔ)單元MC0的外圍電路的低耐壓MISFET(Q10)包括柵電極14、柵極絕緣膜6、側(cè)壁間隔層12、n-型半導(dǎo)體區(qū)域17和n+型半導(dǎo)體區(qū)域26。n-型半導(dǎo)體區(qū)域17形成在p型阱2的表面上方，其一端設(shè)置在柵電極14的附近。n+型半導(dǎo)體區(qū)域26形成在p型阱2的表面上方，其一端設(shè)置在側(cè)壁間隔層12的附近。
形成存儲(chǔ)單元MC0的外圍電路的高耐壓MISFET(Q20)包括柵電極15、柵極絕緣膜7、側(cè)壁間隔層12、n-型半導(dǎo)體區(qū)域24和n+型半導(dǎo)體區(qū)域27。n-型半導(dǎo)體區(qū)域24形成在p型阱2的表面上方，其一端設(shè)置在柵電極15的附近。n+型半導(dǎo)體區(qū)域27形成在p型阱2的表面上方，其一端設(shè)置在側(cè)壁間隔層12的附近。
參考圖22來(lái)解釋形成存儲(chǔ)單元MC0的控制柵極8、低耐壓MISFET(Q10)的柵電極14、高耐壓MISFET(Q20)的柵電極15的制造技術(shù)。圖22是示意性地示出了在制造工藝中的由本發(fā)明人研究的半導(dǎo)體器件的相關(guān)部分的橫截面視圖。
如圖22所示，通過(guò)熱氧化由硅襯底等制成的襯底1，在p型阱2的表面上方形成由氧化硅膜等制成的柵極絕緣膜6和7。接著，通過(guò)CVD方法，在襯底1上方淀積膜厚度約為250nm的由未摻雜硅膜等制成的電極材料膜8A。此后，向未摻雜硅膜的電極材料膜8A執(zhí)行雜質(zhì)(例如，磷或砷)的離子注入，以將未摻雜硅膜變成n型硅膜。從電極材料8A形成存儲(chǔ)單元MC0的控制柵極8、低耐壓MISFET(Q10)的柵電極14和高耐壓MISFET(Q20)的柵電極15(參考圖21)。
柵極絕緣膜6形成在存儲(chǔ)陣列區(qū)域和低耐壓MIS區(qū)域，且柵極絕緣膜7形成在高耐壓MIS區(qū)域。即，在存儲(chǔ)陣列區(qū)域的柵極絕緣膜6和在低耐壓MIS區(qū)域的柵極絕緣膜6是在同一工藝中形成的相同的膜。柵極絕緣膜7的膜厚度(約7至8nm)形成得比柵極絕緣膜6的膜厚度(約3至4nm)更厚，以確保耐壓。電極材料膜8A形成在存儲(chǔ)陣列區(qū)域、低耐壓MIS區(qū)域和高耐壓MIS區(qū)域。即，在這些區(qū)域中的電極材料膜8A是在同一工藝中形成的相同的膜。
在控制柵極8和柵電極14下方的柵極絕緣膜6比在柵電極15下方的柵極絕緣膜7要薄的原因是為了使晶體管高速工作。在柵極絕緣膜15下方的柵極絕緣膜7比在控制柵極8和柵電極14下方的柵極絕緣膜6要厚的原因是為了即使在施加高耐壓時(shí)也可以防止介質(zhì)擊穿。
隨著柵電極(柵長(zhǎng)度)的小型化，有必要使柵電極的膜厚度更薄，以確保柵電極的高度(厚度)與柵長(zhǎng)度的比率(縱橫比)。在本發(fā)明人研究的半導(dǎo)體器件中，在同一工藝中形成了構(gòu)成存儲(chǔ)單元MC0的控制柵極8的電極材料膜8A、低耐壓MISFET(Q10)的柵電極14和高耐壓MISFET(Q20)的柵電極15，因此，隨著柵電極的小型化(在90nm一代之后)，要使整個(gè)電極材料膜8A的膜厚度變薄。因此，例如，當(dāng)形成高耐壓MISFET(Q20)的n-型半導(dǎo)體區(qū)域24和n+型半導(dǎo)體區(qū)域27時(shí)，注意到，離子穿透制造得較薄的高耐壓MISFET(Q20)的柵電極15(電極材料膜8A)，這引起高耐壓MISFET(Q20)的特性降低和變化，柵極絕緣膜7的可靠性降低，熱載流子電阻降低等。
因而，如專利文件2中所述那樣，考慮在與低耐壓MISFET(Q10)相對(duì)應(yīng)的高耐壓MISFET(Q20)中，形成比柵電極14厚的柵電極15，由此防止當(dāng)形成n-型半導(dǎo)體區(qū)域24和n+型半導(dǎo)體區(qū)域27時(shí)注入離子穿透柵電極15。然而，由于低耐壓MISFET(Q10)和高耐壓MISFET(Q20)是形成存儲(chǔ)單元MC0的外圍電路的半導(dǎo)體元件，所以注意到，僅僅改變柵電極14和柵電極15的相對(duì)膜厚度會(huì)引起存儲(chǔ)單元MC0的特性降低。
例如，當(dāng)隨著柵電極(柵長(zhǎng)度)的小型化而將在存儲(chǔ)單元MC0處的控制柵極8的膜厚度制得較薄時(shí)，出現(xiàn)其中分離柵極的側(cè)壁間隔層12不起間隔層作用的情況。通過(guò)對(duì)為了覆蓋包括控制柵極8和存儲(chǔ)柵極9的分離柵極而通過(guò)CVD方法在襯底1上方淀積的氧化硅膜進(jìn)行回刻蝕(各向異性刻蝕)而形成側(cè)壁間隔層12。因而，沿著襯底1的柵長(zhǎng)度方向的側(cè)壁間隔層12的下側(cè)的大小(寬度)受到了分離柵極的高度即控制柵極8的厚度的限制，因此，當(dāng)控制柵極8的膜厚度制得較薄時(shí)，出現(xiàn)難以充分地確保側(cè)壁間隔層12的寬度的情況。因而，注意到，在通過(guò)使用分離柵極和側(cè)壁間隔層12作為掩膜通過(guò)離子注入雜質(zhì)而形成的n+型半導(dǎo)體區(qū)域10d、10s與形成結(jié)表面的p型阱2之間出現(xiàn)結(jié)泄漏的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種能夠防止在非易失性存儲(chǔ)器中出現(xiàn)問(wèn)題的技術(shù)。
通過(guò)說(shuō)明書(shū)中的描述和附圖，將闡明本發(fā)明的上述和其它目的以及新穎特征。
對(duì)在本申請(qǐng)中公開(kāi)的發(fā)明的典型發(fā)明的概要簡(jiǎn)述如下。
在本發(fā)明的包括控制柵極和存儲(chǔ)柵極的分離柵極型存儲(chǔ)單元中，控制柵極中的柵極絕緣膜比在高耐壓MISFET處的柵極絕緣膜要薄，控制柵極比在低耐壓MISFET處的柵電極要厚，且存儲(chǔ)柵極的厚度與存儲(chǔ)柵極的柵長(zhǎng)度的比大于1。
對(duì)通過(guò)本申請(qǐng)中公開(kāi)的發(fā)明的典型發(fā)明所獲得的優(yōu)點(diǎn)簡(jiǎn)述如下。
根據(jù)本發(fā)明，可以防止在非易失性存儲(chǔ)器中出現(xiàn)問(wèn)題。


圖1是示意性地示出了根據(jù)本發(fā)明實(shí)施例的MONOS型非易失性存儲(chǔ)器的相關(guān)部分的橫截面視圖；圖2是圖1所示的MONOS型非易失性存儲(chǔ)器的等效電路；圖3是示意性地示出了根據(jù)本發(fā)明實(shí)施例的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖4是示意性地示出了在圖3之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖5是示意性地示出了在圖4之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖6是示意性地示出了在圖5之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖7是示意性地示出了在圖6之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖8是示意性地示出了在圖7之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖9是示意性地示出了在圖8之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖10是示意性地示出了在圖9之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖11是示意性地示出了在圖10之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖12是示意性地示出了在圖11之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖13是示意性地示出了在圖12之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖14是示意性地示出了在圖13之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖15是示意性地示出了在圖14之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖16是示意性地示出了在圖15之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖17是示意性地示出了在圖16之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖18是示意性地示出了在圖17之后的制造工藝中的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖19是示意性地示出其中提供了暈環(huán)(halo)區(qū)域的非易失性存儲(chǔ)器的相關(guān)部分的橫截面視圖；
圖20是示出其中提供了暈環(huán)區(qū)域的非易失性存儲(chǔ)器的說(shuō)明性圖表；圖21是示意性地示出了由本發(fā)明人研究的半導(dǎo)體器件的相關(guān)部分的橫截面視圖；圖22是示出由本發(fā)明人研究的制造工藝中的半導(dǎo)體器件的橫截面視圖。
具體實(shí)施例方式
此后，將參考附圖來(lái)解釋本發(fā)明的實(shí)施例。在用于解釋實(shí)施例的所有附圖中，原則上相同的標(biāo)號(hào)和符號(hào)用于相同的元件，并省略對(duì)其的重復(fù)描述。
圖1是示出根據(jù)實(shí)施例的MONOS(金屬氧化物氮化物氧化物半導(dǎo)體)型非易失性存儲(chǔ)器的相關(guān)部分的橫截面視圖，圖2是圖1所示的MONOS型非易失性存儲(chǔ)器的等效電路圖。圖1和圖2示出了彼此相鄰設(shè)置的兩個(gè)存儲(chǔ)單元(MC1、MC2)。
作為MONOS型非易失性存儲(chǔ)器的存儲(chǔ)單元MC1形成在由p型單晶硅襯底等制成的半導(dǎo)體襯底1(此后，簡(jiǎn)稱為“襯底”)中的p型阱2處。p型阱2通過(guò)用于阱隔離的n型嵌入層4而與襯底1電分離，其中對(duì)p型阱2施加期望電壓。
存儲(chǔ)單元MC1包括控制晶體管C1和存儲(chǔ)晶體管M1?？刂凭w管C1的柵電極(控制柵極8)包括n型多晶硅膜，且形成在由氧化硅膜等制成的柵極絕緣膜6上方。存儲(chǔ)晶體管M1的柵電極(存儲(chǔ)柵極9)包括n型多晶硅膜，其設(shè)置在控制柵極8的一個(gè)側(cè)壁處。存儲(chǔ)柵極9通過(guò)具有L型截面的電荷存儲(chǔ)層16而與控制柵極8和p型阱2電分離，該電荷存儲(chǔ)層16的一部分形成在控制柵極8的一個(gè)側(cè)壁處，而另一部分形成在p型阱2的上方。電荷存儲(chǔ)層16包括兩層氧化硅膜和形成在這兩層氧化硅膜之間的氮化硅膜。當(dāng)寫(xiě)入數(shù)據(jù)時(shí)，在溝道區(qū)域處產(chǎn)生的熱電子注入到電荷存儲(chǔ)層16中，并在氮化硅膜中的陷阱處被俘獲。
用作存儲(chǔ)單元MC1的漏極區(qū)域的n+型半導(dǎo)體區(qū)域10d形成在控制柵極8鄰近的p型阱2中。同樣，用作存儲(chǔ)單元MC1的源極區(qū)域的n+型半導(dǎo)體區(qū)域10s形成在存儲(chǔ)柵極9鄰近的p型阱2中。
相對(duì)于n+型半導(dǎo)體區(qū)域10d具有較低雜質(zhì)濃度的n-型半導(dǎo)體區(qū)域11d形成在與n+型半導(dǎo)體區(qū)域(漏極區(qū)域)10d相鄰的區(qū)域處的p型阱2中。即，形成了作為低濃度擴(kuò)散層的n-型半導(dǎo)體區(qū)域11d和作為高濃度擴(kuò)散層的n+型半導(dǎo)體區(qū)域10d。n-型半導(dǎo)體區(qū)域11d是用于減輕在n+型半導(dǎo)體區(qū)域(漏極區(qū)域)10d的端部部分處的高電場(chǎng)并使控制晶體管C1成為L(zhǎng)DD(輕摻雜漏極)結(jié)構(gòu)的擴(kuò)展區(qū)域。
相對(duì)于n+型半導(dǎo)體區(qū)域10s具有較低雜質(zhì)濃度的n-型半導(dǎo)體區(qū)域11s形成在與n+型半導(dǎo)體區(qū)域(源極區(qū)域)10s相鄰的區(qū)域處的p型阱2中。即，形成了作為低濃度擴(kuò)散層的n-型半導(dǎo)體區(qū)域11s和作為高濃度擴(kuò)散層的n+型半導(dǎo)體區(qū)域10s。n-型半導(dǎo)體區(qū)域11s是用于減輕在n+型半導(dǎo)體區(qū)域(源極區(qū)域)10s的端部部分處的高電場(chǎng)并使存儲(chǔ)晶體管M1成為L(zhǎng)DD結(jié)構(gòu)的擴(kuò)展區(qū)域。
包括氧化硅膜的側(cè)壁間隔層12形成在控制柵極8的另一側(cè)壁處以及存儲(chǔ)柵極9的一個(gè)側(cè)壁處。利用側(cè)壁間隔層12來(lái)形成n+型半導(dǎo)體區(qū)域(漏極區(qū)域)10d和n+型半導(dǎo)體區(qū)域(源極區(qū)域)10s。
數(shù)據(jù)線DL通過(guò)氮化硅膜20和氧化硅膜21而形成在如上配置的存儲(chǔ)單元MC1之上。數(shù)據(jù)線DL通過(guò)形成在n+型半導(dǎo)體區(qū)域(漏極區(qū)域)10d之上的接觸孔22中的塞23而電耦合到n+型半導(dǎo)體區(qū)域(漏極區(qū)域)10d。數(shù)據(jù)線DL由包括鋁合金作為主要成分的金屬膜制成，且塞23由包括鎢作為主要成分的金屬膜制成。
如圖2所示，控制晶體管C1的控制柵極8耦合到控制柵極線CGL0，且存儲(chǔ)晶體管M1的存儲(chǔ)柵極9耦合到存儲(chǔ)柵極線MGL0。源極區(qū)域10s耦合到源極線SL，且從未示出的電源線向p型阱2施加期望電壓。
與存儲(chǔ)單元MC1相鄰的存儲(chǔ)單元MC2配置成與存儲(chǔ)單元MC1相同的結(jié)構(gòu)，且其漏極區(qū)域10d與存儲(chǔ)單元MC1的漏極區(qū)域10d是共同的。如上所述，漏極區(qū)域10d耦合到數(shù)據(jù)線DL。兩個(gè)存儲(chǔ)單元MC1和MC2設(shè)置成彼此對(duì)稱，且?jiàn)A著公共的漏極區(qū)域10d?？刂凭w管C2的控制柵極8耦合到控制柵極線CGL1且存儲(chǔ)晶體管M2的存儲(chǔ)柵極9耦合到存儲(chǔ)柵極線MGL1。源極區(qū)域10s耦合到源極線SL。
隨后將解釋當(dāng)存儲(chǔ)單元MC1為所選存儲(chǔ)單元時(shí)的寫(xiě)入、擦除和讀出的相應(yīng)操作。在這種情況下，將注入電子到電荷存儲(chǔ)層16中定義為“寫(xiě)入”，而將注入空穴定義為“擦除”。
作為寫(xiě)入方法，采用所謂源極側(cè)注入方法的熱電子寫(xiě)入方法。在寫(xiě)入時(shí)，分別將0.7V施加到控制柵極8，將10V施加到存儲(chǔ)柵極9，將6V施加到源極區(qū)域10s，將0V施加到漏極區(qū)域10d，并將0V施加到p型阱2。因而，在源極區(qū)域10s和漏極區(qū)域10d之間形成的溝道區(qū)域中的控制柵極8和存儲(chǔ)柵極9之間的中部區(qū)域的附近產(chǎn)生熱電子，其被注入到電荷存儲(chǔ)層16中。所注入的電子被氮化硅膜中的陷阱俘獲，從而增加存儲(chǔ)晶體管M1的閾值電壓。
作為擦除方法，采用利用溝道電流的熱空穴注入擦除方法。在擦除時(shí)，分別將0.7V施加到控制柵極8，將-8 V施加到存儲(chǔ)柵極9，將7V施加到源極區(qū)域10s，將0V施加到漏極區(qū)域10d，并將0V施加到p型阱2。因而，在控制柵極8之下的p型阱2處形成溝道區(qū)域。由于將高電壓(7V)施加到源極區(qū)域10s，所以從源極區(qū)域10s延伸的耗盡層靠近控制柵極C1的溝道區(qū)域。結(jié)果，由于流過(guò)溝道區(qū)域的電子被在溝道區(qū)域的端部部分和源極區(qū)域10s之間的高電場(chǎng)加速而發(fā)生碰撞離化，從而產(chǎn)生電子空穴對(duì)。空穴受到施加于存儲(chǔ)柵極9的負(fù)電壓(-8V)而加速，以成為注入到電荷存儲(chǔ)層16的熱空穴。注入的空穴被氮化硅膜中的陷阱俘獲，從而減小存儲(chǔ)晶體管M1的閾值電壓。
在讀出時(shí)，分別將1.5V施加到控制柵極8，將1.5V施加到存儲(chǔ)柵極9，將0V施加到源極區(qū)域10s，將1.5V施加到漏極區(qū)域10d，并將0V施加到p型阱2。也就是說(shuō)，將施加到存儲(chǔ)柵極9的電壓設(shè)定在寫(xiě)入狀態(tài)時(shí)的存儲(chǔ)晶體管M1的閾值電壓和擦除狀態(tài)時(shí)的存儲(chǔ)晶體管M1的閾值電壓之間，從而與寫(xiě)入狀態(tài)和擦除狀態(tài)區(qū)分開(kāi)。
接著，參考圖3至圖18按工藝順序來(lái)解釋MONOS型非易失性存儲(chǔ)器的制造方法。作為MONOS型非易失性存儲(chǔ)器的外圍電路，例如，有讀出放大器、列解碼器、行解碼器、升壓電路等。因而，形成了其中形成存儲(chǔ)單元的存儲(chǔ)陣列區(qū)域、其中形成低耐壓MISFET的低耐壓MIS區(qū)域、其中形成高耐壓MISFET的高耐壓MIS區(qū)域、其中形成其源極/漏極區(qū)域被指定用于高耐壓的MISFET的MIS區(qū)域、以及其中形成MIS電容的電容區(qū)域。
首先，如圖3所示，通過(guò)使用熟知的制造方法，將n型嵌入層4和p型阱2形成在存儲(chǔ)陣列區(qū)域中的襯底1的主表面上方，并將p型阱2形成在外圍電路中的襯底1的主表面上方。接著，通過(guò)對(duì)襯底1進(jìn)行熱氧化，將包括氧化硅的柵極絕緣膜7形成在p型阱2的表面上方。
隨后，如圖4所示，在通過(guò)使用光刻技術(shù)和刻蝕技術(shù)去除存儲(chǔ)陣列區(qū)域、低耐壓MIS區(qū)域和MIS區(qū)域中的柵極絕緣膜7后，通過(guò)對(duì)襯底1進(jìn)行熱氧化，將包括氧化硅的柵極絕緣膜6形成在p型阱2的上方。即，將柵極絕緣膜6形成在存儲(chǔ)陣列區(qū)域、低耐壓MIS區(qū)域和MIS區(qū)域中的襯底1的主表面的上方，并加厚了電容區(qū)域和高耐壓MIS區(qū)域中的柵極絕緣膜7。
通過(guò)重復(fù)柵極絕緣膜(參考圖3和圖4描述的氧化/去除工藝)的工藝，可以形成具有多個(gè)膜厚度的柵極絕緣膜。在實(shí)施例中，在同一工藝中形成存儲(chǔ)陣列區(qū)域、低耐壓MIS區(qū)域和MIS區(qū)域中的柵極絕緣膜6，其膜厚度約為3至4nm。在同一工藝中形成高耐壓MIS區(qū)域和電容區(qū)域中的柵極絕緣膜7，其膜厚度約為7至8nm。
如上所述，柵極絕緣膜6形成在存儲(chǔ)陣列區(qū)域、低耐壓MIS區(qū)域和MIS區(qū)域中，且柵極絕緣膜7形成在高耐壓MIS區(qū)域和電容區(qū)域中。柵極絕緣膜7形成為具有比柵極絕緣膜6的膜厚度(約3至4nm)更厚的膜厚度(約7至8nm)，以確保耐壓。也就是說(shuō)，在存儲(chǔ)陣列區(qū)域中的柵極絕緣膜6和在低耐壓MIS區(qū)域中的柵極絕緣膜6是在同一工藝中形成的相同的膜。如以下描述，在存儲(chǔ)陣列區(qū)域中的柵極絕緣膜6將成為控制柵極8的柵極絕緣膜。因此，并非是高耐壓MISFET中的柵極絕緣膜7，而是低耐壓MISFET中的柵極絕緣膜6成為控制柵極8的柵極絕緣膜，這使得存儲(chǔ)單元能夠高速工作。
隨后，如圖5所示，在通過(guò)CVD方法在襯底1上方淀積了由具有約150nm的膜厚度的未摻雜(不執(zhí)行雜質(zhì)摻雜)硅膜制成的電極材料膜8A后，通過(guò)CVD方法在其上方淀積薄氧化硅膜(未示出)，用于保護(hù)電極材料膜8A的表面。
隨后，通過(guò)使用光刻技術(shù)，利用光致抗蝕劑膜掩蔽預(yù)定區(qū)域，將雜質(zhì)(磷或砷)離子注入到電極材料膜8A中，由此將由未摻雜硅膜制成的電極材料膜8A中未掩蔽的區(qū)域變成了摻雜的n型硅膜。在這種情況下，雜質(zhì)為磷，其劑量約為6×1016/cm2。
隨后，如圖6所示，通過(guò)CVD方法在電極材料膜8A上方淀積用于柵極處理的由氧化硅膜等制成的帽層絕緣膜41。
隨后，如圖7所示，通過(guò)使用光刻技術(shù)和刻蝕技術(shù)去除存儲(chǔ)陣列區(qū)域、高耐壓MIS區(qū)域和MIS區(qū)域中的帽層絕緣膜41，使得帽層絕緣膜41保留在低耐壓MIS區(qū)域和電容區(qū)域中。
隨后，如圖8中所示，通過(guò)CVD方法在電極材料膜8A上方淀積由膜厚度約100nm的未摻雜硅膜制成的電極材料膜8B，以覆蓋帽層絕緣膜41。此后，將由未摻雜硅膜制成的電極材料膜8B變成n型硅膜。盡管這是以與將包括未摻雜硅膜的電極材料膜8A變成n型硅膜相同的方式執(zhí)行的，但在實(shí)施例中，如下所述，該變化是通過(guò)在形成半導(dǎo)體區(qū)域(擴(kuò)展區(qū)域和源極/漏極區(qū)域)時(shí)向襯底1中離子注入雜質(zhì)來(lái)執(zhí)行的。
隨后，如圖9所示，在利用帽層絕緣膜41保護(hù)低耐壓MIS區(qū)域和電容區(qū)域中的電極材料膜8A的同時(shí)，使用光刻技術(shù)和刻蝕技術(shù)對(duì)電極材料膜8B和電極材料膜8A進(jìn)行構(gòu)圖(干法刻蝕)。因而，在存儲(chǔ)陣列區(qū)域中，形成包括作為未摻雜硅膜的電極材料膜8B和作為n型硅膜的電極材料膜8A的控制柵極8。在高耐壓MIS區(qū)域和MIS區(qū)域中，形成包括作為未摻雜硅膜的電極材料膜8B和作為n型硅膜的電極材料膜8A的柵電極15。在該工藝的柵極處理?xiàng)l件中，帽層絕緣膜41不能被去除，因此，在低耐壓MIS區(qū)域和電容區(qū)域中的電極材料膜8A以自對(duì)準(zhǔn)的方式保留。
在后面的工藝中，將雜質(zhì)離子注入到包括作為未摻雜硅膜的電極材料膜8B的柵電極15和控制柵極8中，以使電極材料膜8B成為n型硅膜。因而，由于可以使用未摻雜硅膜同時(shí)形成外圍電路中的柵電極15和存儲(chǔ)單元中的控制柵極8，所以可以簡(jiǎn)化柵極形成工藝。
在存儲(chǔ)陣列區(qū)域中形成的控制柵極8的柵長(zhǎng)度約為180nm。當(dāng)控制柵極8的柵長(zhǎng)度短到約180nm時(shí)，縱橫比(控制柵極8的高度(厚度)與柵長(zhǎng)度的比)大于1。因而，可以在控制柵極8的側(cè)壁處形成柵長(zhǎng)度比控制柵極8小的存儲(chǔ)柵極9。
隨后，如圖10所示，去除電容區(qū)域和低耐壓MIS區(qū)域中的帽層絕緣膜41。
隨后，如圖11所示，使用光刻技術(shù)和刻蝕技術(shù)對(duì)電極材料膜8B和電極材料膜8A進(jìn)行構(gòu)圖(干法刻蝕)。因而，在低耐壓MIS區(qū)域和電容區(qū)域中形成包括作為n型硅膜的電極材料膜8A的柵電極14。
通過(guò)重復(fù)柵極工藝(參考圖6至圖11所描述的工藝)，可以形成具有多個(gè)高度(膜厚度)的柵電極。在此實(shí)施例中，以電極材料膜8A和電極材料膜8B的堆疊結(jié)構(gòu)，形成存儲(chǔ)陣列區(qū)域中的控制柵極8和在高耐壓MIS區(qū)域和MIS區(qū)域中的柵電極15，其膜厚度(高度)約為250nm。以電極材料膜8A的單層結(jié)構(gòu)形成低耐壓MIS區(qū)域和電容區(qū)域中的柵電極14，其膜厚度約為150nm。
隨后，如圖12所示，通過(guò)構(gòu)圖去除存儲(chǔ)單元區(qū)域、低耐壓MIS區(qū)域和MIS區(qū)域中不需要的柵極絕緣膜6，而允許柵極絕緣膜6保留在存儲(chǔ)單元區(qū)域的控制柵極8下方、低耐壓MIS區(qū)域的柵電極14下方以及MIS區(qū)域的柵電極15下方。
接著，將電荷存儲(chǔ)層16形成在襯底1的上方。即，形成電荷存儲(chǔ)層16以覆蓋襯底1的主表面和控制柵極8的側(cè)壁與頂表面。
通過(guò)ONO(氧化物氮化物氧化物)膜形成該電荷存儲(chǔ)層16，該ONO膜包括氧化硅膜、氮化硅膜和氧化硅膜三層。通過(guò)熱氧化方法或CVD方法形成在這三層的下層的氧化硅膜。同樣優(yōu)選地，該膜還可以使用ISSG(現(xiàn)場(chǎng)蒸汽生成)氧化方法來(lái)形成，其中將氫氣和氧氣引入到熱氧化裝置的室中，以在加熱晶片上方執(zhí)行基本(radical)氧化反應(yīng)。氮化硅膜通過(guò)CVD方法或ALD(原子層淀積)方法形成，且在上層的氧化硅膜通過(guò)CVD方法或ISSS氧化方法形成。在形成下層的氧化硅膜之后，且在形成氮化硅膜之前，在包括諸如N2O的氮氧化物的高溫氣氛中將氧化硅膜氮化，由此在氧化硅膜和襯底1(p型阱2)之間的界面處隔離了氮。通過(guò)執(zhí)行氮化處理，改善了存儲(chǔ)單元中包括的控制晶體管和存儲(chǔ)晶體管的熱載流子電阻，結(jié)果，改善了存儲(chǔ)單元的特性(諸如，重寫(xiě)特性)。
在形成控制柵極8之后形成電荷存儲(chǔ)層16的工藝之前，優(yōu)選地將用于調(diào)整控制晶體管的閾值電壓的雜質(zhì)或用于調(diào)整存儲(chǔ)晶體管閾值電壓的雜質(zhì)離子注入到存儲(chǔ)陣列區(qū)域中的p型阱2中。因而，可以優(yōu)化控制晶體管和存儲(chǔ)晶體管的閾值電壓。
接著，通過(guò)CVD方法在襯底1上方形成由n型多晶硅膜等制成的電極材料膜9A。與在淀積后離子注入雜質(zhì)的情況相比，在淀積時(shí)引入雜質(zhì)的所謂的摻雜多晶硅膜(n型多晶硅膜)可以減小電阻。
隨后，如圖13所示，對(duì)電極材料膜9A進(jìn)行各向異性刻蝕，以允許由n型多晶硅膜等制成的電極材料膜9A處于控制柵極8、外圍電路中的柵電極14和15的相應(yīng)兩個(gè)側(cè)壁處。n型多晶硅膜的雜質(zhì)(磷或砷)濃度約為1×1020/cm3至6×1020/cm3。
隨后，如圖14所示，使用覆蓋存儲(chǔ)柵極形成區(qū)域的光致抗蝕劑膜(未示出)作為掩膜，刻蝕由n型多晶硅膜等制成的電極材料膜9A。因而，將包括電極材料膜9A的存儲(chǔ)柵極9形成在控制柵極8的一個(gè)側(cè)壁處。
形成在控制柵極8的側(cè)壁處的存儲(chǔ)柵極9的柵長(zhǎng)度約為80nm，其縱橫比(高度(厚度)與柵長(zhǎng)度的比)大于1。在此實(shí)施例中，由于在形成控制柵極8后形成存儲(chǔ)柵極9，所以可以容易地形成具有高縱橫比的其中柵長(zhǎng)度進(jìn)一步小于控制柵極8的存儲(chǔ)柵極9。
接著，使用氫氟酸和磷酸來(lái)刻蝕形成電荷存儲(chǔ)層16的三層絕緣膜。因而，去除了形成在不必要的區(qū)域處的電荷存儲(chǔ)層16，使電荷存儲(chǔ)層16只保留在控制柵極8的一個(gè)側(cè)壁處以及存儲(chǔ)柵極9下方。
隨后，如圖15所示，通過(guò)使用柵電極14和光致抗蝕劑膜(未示出)作為掩膜，向低耐壓MIS區(qū)域和電容區(qū)域中離子注入雜質(zhì)(磷或砷)，形成n-型半導(dǎo)體區(qū)域17。n-型半導(dǎo)體區(qū)域17是用于使得n溝道低耐壓MISFET和MIS電容成為L(zhǎng)DD結(jié)構(gòu)的擴(kuò)展區(qū)域。
接著，通過(guò)使用柵電極15和光致抗蝕劑膜(未示出)作為掩膜，向高耐壓MIS區(qū)域和MIS區(qū)域離子注入雜質(zhì)(磷或砷)，形成n-型半導(dǎo)體區(qū)域24。n-型半導(dǎo)體區(qū)域24是用于使得n溝道高耐壓MISFET和其源極/漏極區(qū)域被指定用于高耐壓的MISFET成為L(zhǎng)DD結(jié)構(gòu)的擴(kuò)展區(qū)域。在形成n-型半導(dǎo)體區(qū)域24的工藝的同時(shí)，將雜質(zhì)(磷或砷)離子注入到由未摻雜硅膜制成的電極材料膜8B中，由此形成了由摻雜的n型硅膜制成的電極材料膜8B。
用于形成n-型半導(dǎo)體區(qū)域17和n-型半導(dǎo)體區(qū)域24的離子注入可以在去除電荷存儲(chǔ)層16前執(zhí)行，然而，為了形成淺pn結(jié)，在去除電荷存儲(chǔ)層16后執(zhí)行離子注入是有利的。
隨后，如圖16所示，使用包括控制柵極8和存儲(chǔ)柵極9的分離柵極以及光致抗蝕劑膜(未示出)作為掩膜，通過(guò)向存儲(chǔ)陣列區(qū)域中離子注入雜質(zhì)(磷或砷)，形成n-型半導(dǎo)體區(qū)域11d和11s。n-型半導(dǎo)體區(qū)域11d和11s是用于使得存儲(chǔ)單元成為L(zhǎng)DD結(jié)構(gòu)的擴(kuò)展區(qū)域。
此后，如圖19所示，優(yōu)選地通過(guò)向n-型半導(dǎo)體區(qū)域11s中離子注入(暈環(huán)注入)p型雜質(zhì)(硼或二氟化硼)，形成p型半導(dǎo)體區(qū)域42。在此情況下，在源極側(cè)的n-型半導(dǎo)體區(qū)域11s下方形成p型半導(dǎo)體區(qū)域42，用作用于抑制存儲(chǔ)單元的短溝道效應(yīng)的區(qū)域(暈環(huán)區(qū)域)。如圖20所示，與不具有暈環(huán)區(qū)域的情況即其中沒(méi)有形成p型半導(dǎo)體區(qū)域42的情況相比，諸如圖19所示的存儲(chǔ)單元MC，在具有暈環(huán)區(qū)域的情況即其中形成了p型半導(dǎo)體區(qū)域42的情況下，提高了關(guān)于存儲(chǔ)單元MC的閾值電壓的寫(xiě)入電平(電流水平)。因而，通過(guò)向存儲(chǔ)單元MC的源極增加暈環(huán)區(qū)域，增加了在源極端的電場(chǎng)，并增加了溝道熱電子的注入，以及改善了短溝道效應(yīng)和降低了子閾值系數(shù)，從而提高了寫(xiě)入速度。在圖20中，示出了關(guān)于存儲(chǔ)單元MC的閾值電壓的擦除時(shí)間。即，通過(guò)在源極側(cè)的n-型半導(dǎo)體區(qū)域11s之下形成p型半導(dǎo)體區(qū)域，可以在不降低擦除時(shí)間水平的情況下，改善寫(xiě)入電平。
隨后，如圖17所示，將側(cè)壁間隔層12形成在存儲(chǔ)陣列區(qū)域中形成的控制柵極8和存儲(chǔ)柵極9的每個(gè)側(cè)壁處，且將側(cè)壁間隔層12形成在外圍電路區(qū)域中的柵電極14和柵電極15的相應(yīng)兩側(cè)處。通過(guò)回刻蝕(各向異性刻蝕)由CVD方法淀積在襯底1上方的由氧化硅膜等制成的絕緣膜，形成該側(cè)壁間隔層12。
隨后，如圖18所示，使用光致抗蝕劑膜(沒(méi)有示出)作為掩膜，將雜質(zhì)(磷或砷)離子注入到存儲(chǔ)陣列區(qū)域和外圍電路區(qū)域中。與用于形成擴(kuò)展區(qū)域(n-半導(dǎo)體區(qū)域11s、11d、17和24)的離子注入相比，該離子注入具有較高的雜質(zhì)劑量(約1×1013/cm2)和較高的注入能量(約40KeV)。
根據(jù)以上內(nèi)容，在存儲(chǔ)陣列區(qū)域中，使用分離柵極和側(cè)壁間隔層12作為掩膜，在分離柵極的附近形成n+型半導(dǎo)體區(qū)域(漏極區(qū)域)10d和n+型半導(dǎo)體區(qū)域(源極區(qū)域)10s來(lái)完成存儲(chǔ)單元MC。在低耐壓MIS區(qū)域和電容區(qū)域中，使用柵電極14和側(cè)壁間隔層12作為掩膜，在柵電極14的附近形成n+型半導(dǎo)體區(qū)域26來(lái)完成n溝道型低耐壓MISFET(Q1)和MIS電容(C)。在高耐壓MIS區(qū)域和MIS區(qū)域中，使用柵電極15和側(cè)壁間隔層12作為掩膜，形成n+型半導(dǎo)體區(qū)域27來(lái)完成n溝道型高耐壓MISFET(Q2)和其源極/漏極被指定用于高耐壓的MISFET(Q3)。
在存儲(chǔ)陣列區(qū)域中，使用包括控制柵極8和存儲(chǔ)柵極9的分離柵極作為掩膜，通過(guò)雜質(zhì)(磷或砷)的離子注入將n-半導(dǎo)體區(qū)域11s、11d形成在襯底1的主表面上方。側(cè)壁間隔層12形成在分離柵極的側(cè)壁處，并且使用分離柵極和側(cè)壁間隔層12作為掩膜，通過(guò)雜質(zhì)(磷或砷)的離子注入，在襯底1的主表面上方形成比n-半導(dǎo)體區(qū)域11s、11d具有更高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)域10s和10d。由于存儲(chǔ)柵極9的高度(厚度)與存儲(chǔ)柵極9的柵長(zhǎng)度的比(縱橫比)大于1，所以可以確保在上述工藝中形成的側(cè)壁間隔層12下的寬度(沿著襯底1的尺寸)。因此，可以抑制在上述工藝中形成的n+型半導(dǎo)體區(qū)域10s、10d與p型阱2之間的結(jié)處出現(xiàn)泄漏(結(jié)泄漏)。
由于在用于形成n+型半導(dǎo)體區(qū)域10s、10d和27的離子注入工藝中雜質(zhì)也被注入到控制柵極8和柵電極15中，所以形成控制柵極8和柵電極15的電極材料膜8B從未摻雜硅膜變?yōu)榈碗娮鑞型硅膜。因而，可以省略形成控制柵極8和柵電極15的向電極材料膜8B離子注入雜質(zhì)的工藝以及在該工藝中要使用的光掩膜。然而，例如，雜質(zhì)也被離子注入到n溝道型低耐壓MISFET(Q1)等，因此，需要考慮其特性的變化。
在用于形成n+型半導(dǎo)體區(qū)域10s、10d的離子注入工藝中，雜質(zhì)也被注入到控制柵極8和存儲(chǔ)柵極9中。與用于形成n-型半導(dǎo)體區(qū)域11s、11d的離子注入相比，此離子注入具有較高的雜質(zhì)劑量和較高的注入能量。因而，在控制柵極8或存儲(chǔ)柵極9的高度(厚度)不夠的情況下，當(dāng)注入到控制柵極8或存儲(chǔ)柵極9的雜質(zhì)穿過(guò)這些柵極下方的柵極絕緣膜6或電荷存儲(chǔ)層16而到達(dá)p型阱2的表面時(shí)，控制晶體管或存儲(chǔ)晶體管的閾值電壓發(fā)生變化。
如上所述，隨著柵電極(柵長(zhǎng)度)的小型化，需要使柵電極更薄，以確保柵電極的高度(厚度)與柵長(zhǎng)度的比(縱橫比)。因而，在通過(guò)本實(shí)施例的狀態(tài)示出的包括存儲(chǔ)陣列及其外圍電路的半導(dǎo)體器件中，使低耐壓MISFET(Q1)中的柵電極14的厚度更薄以便小型化。
然而，例如，諸如在由本發(fā)明人參考圖21和圖22而描述的技術(shù)中，同時(shí)形成低耐壓MISFET(Q10)中的柵電極14和存儲(chǔ)單元MC0的控制柵極8的情況下，當(dāng)將柵電極14制得較薄時(shí)，控制柵極8也制得較薄。在這種情況下，當(dāng)在用于形成n+型半導(dǎo)體區(qū)域10s、10d的離子注入工藝中，雜質(zhì)也被注入到控制柵極8或存儲(chǔ)柵極9中且穿過(guò)這些柵極下方的柵極絕緣膜6或電荷存儲(chǔ)層16而到達(dá)p型阱2的表面時(shí)，控制晶體管或存儲(chǔ)晶體管的閾值電壓發(fā)生變化。
在本發(fā)明中，將柵電極14制成包括要被小型化的控制柵極8的電極材料膜8A的單層結(jié)構(gòu)，并且將控制柵極8制成包括電極材料膜8A和電極材料膜8B的多層結(jié)構(gòu)，以使得其高度(厚度)比柵電極14高，由此防止雜質(zhì)在離子注入時(shí)穿過(guò)。因而，可以在非易失性存儲(chǔ)器中抑制閾值電壓的變化，且可以防止諸如非易失性存儲(chǔ)器故障的問(wèn)題出現(xiàn)。
隨后，在通過(guò)CVD方法將氮化硅膜20和氧化硅膜21淀積在襯底1上方之后，在存儲(chǔ)陣列區(qū)域中將數(shù)據(jù)線DL形成在氧化硅膜21的上方，并且將與數(shù)據(jù)線DL在同一層中的布線形成在外圍電路區(qū)域的上方(參考圖1)。此后，將多個(gè)布線形成在數(shù)據(jù)線DL和該布線的上層處，盡管沒(méi)示出，但在它們之間夾著層間絕緣膜。
還可以在將氮化硅膜20形成在襯底1上方的工藝之前，通過(guò)在存儲(chǔ)單元MC中的漏極區(qū)域10d、源極區(qū)域10s、存儲(chǔ)柵極9、控制柵極8的表面上方形成包括硅化鈷等的硅化物層，將控制柵極8和存儲(chǔ)柵極9制成為低電阻。類似地，可以在外圍電路中的n+型半導(dǎo)體區(qū)域26、27和柵電極14、15的表面上方形成包括硅化鈷等的硅化物層。
例如，在存儲(chǔ)單元MC中，通過(guò)在分離柵極側(cè)壁處的側(cè)壁間隔層12而形成另一側(cè)壁間隔層，并且將其一端設(shè)置在該另一側(cè)壁間隔層附近的硅化物層形成在n+型半導(dǎo)體區(qū)域10s、10d的上方，即，硅化物層沒(méi)有形成在n-型半導(dǎo)體區(qū)域11s、11d的上方。由于存儲(chǔ)柵極9的厚度與存儲(chǔ)柵極9的柵長(zhǎng)度的比(縱橫比)大于1，所以可以確保在上述工藝中形成的側(cè)壁間隔層12下的寬度(沿著襯底1的尺寸)，此外，還可以確保在通過(guò)側(cè)壁間隔層12而形成的另一側(cè)壁間隔層下的寬度。因而，可以抑制在n+型半導(dǎo)體區(qū)域10s、10d上方形成的硅化物層與p型阱2之間的結(jié)處出現(xiàn)泄漏(結(jié)泄漏)。
例如，通過(guò)以下工藝形成存儲(chǔ)單元MC的硅化物層。首先，在形成氧化硅膜以覆蓋襯底1的主表面、分離柵極的頂表面和側(cè)壁之后，通過(guò)回刻蝕該氧化硅膜，在分離柵極的側(cè)壁處形成側(cè)壁間隔層。接著，形成金屬膜(例如，鈦膜)以覆蓋襯底1的主表面、分離柵極的頂表面和側(cè)壁，并將n+型半導(dǎo)體區(qū)域10s、10d和金屬膜的接觸部分硅化，由此形成其一端設(shè)置在側(cè)壁間隔層附近的硅化物層(例如，硅化鈦膜)。此后，去除未反應(yīng)的金屬膜。
如上所述，已基于實(shí)施例具體說(shuō)明了由發(fā)明人作出的本發(fā)明，且不言而喻，本發(fā)明并不限于這些實(shí)施例，而是可以在不脫離本發(fā)明精神的范圍內(nèi)進(jìn)行各種修改。
例如，在實(shí)施例中，說(shuō)明了其中將本發(fā)明應(yīng)用到五種半導(dǎo)體元件的情形，即，存儲(chǔ)單元、低耐壓MISFET、高耐壓MISFET、其源極/漏極區(qū)域是高耐壓的MISFET以及MIS電容，然而，本發(fā)明可以應(yīng)用到分別具有多個(gè)厚度的柵極絕緣膜和多個(gè)高度的柵電極的半導(dǎo)體器件。
在上述實(shí)施例中，說(shuō)明了其中采用n溝道型MISFET的情形，然而，例如，其中采用p溝道型MISFET的情形也是優(yōu)選的。這時(shí)，由未摻雜硅膜制成的電極材料膜8A可以是p型硅膜。例如，通過(guò)使用光刻技術(shù)，利用光致抗蝕劑膜掩蔽預(yù)定區(qū)域，將雜質(zhì)(硼或二氟化硼)離子注入到未摻雜硅膜8A中，由此將由未摻雜硅膜制成的電極材料膜8A中的未掩蔽區(qū)域變成p型硅膜。因而，可以執(zhí)行n型或p型預(yù)摻雜，結(jié)果可以有效地改進(jìn)器件特性。
本發(fā)明可以廣泛地用于制造半導(dǎo)體器件的制造工業(yè)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括第一MISFET，其包括通過(guò)第一柵極絕緣膜而形成在半導(dǎo)體襯底的主表面上方的第一柵極；第二MISFET，其包括通過(guò)比所述第一柵極絕緣膜厚的第二柵極絕緣膜而形成在所述半導(dǎo)體襯底的主表面上方的比所述第一柵極厚的第二柵極；以及存儲(chǔ)單元，其包括控制柵極，其通過(guò)第三柵極絕緣膜而形成在所述半導(dǎo)體襯底的主表面上方；電荷存儲(chǔ)層，其一部分形成在所述控制柵極的一個(gè)側(cè)壁處，且其另一部分形成在所述半導(dǎo)體襯底的主表面上方；以及存儲(chǔ)柵極，其通過(guò)所述電荷存儲(chǔ)層的所述一部分而與所述控制柵極電分離，通過(guò)所述電荷存儲(chǔ)層的所述另一部分而與所述半導(dǎo)體襯底電分離，并與所述控制柵極一起形成分離柵極，其中所述第三柵極絕緣膜比所述第二柵極絕緣膜薄，所述控制柵極比所述第一柵極厚，且所述存儲(chǔ)柵極的高度與所述存儲(chǔ)柵極的柵長(zhǎng)度的比大于1。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中通過(guò)氧化所述半導(dǎo)體襯底的主表面，所述第三柵極絕緣膜與所述第一柵極絕緣膜被一起形成。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述控制柵極和所述第二柵極形成在包括第一電極材料膜和在所述第一電極材料膜上方形成的第二電極材料膜的多層結(jié)構(gòu)中，以及其中所述第一柵極為包括所述控制柵極的第一電極材料膜的單層結(jié)構(gòu)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述存儲(chǔ)單元還包括第一半導(dǎo)體區(qū)域，使用所述分離柵極作為掩膜通過(guò)第一雜質(zhì)的離子注入而形成在所述半導(dǎo)體襯底的主表面上方；側(cè)壁，形成在所述控制柵極的另一側(cè)壁處并形成在所述存儲(chǔ)柵極中所述電荷存儲(chǔ)層的所述一側(cè)的相對(duì)側(cè)的側(cè)壁處；以及第二半導(dǎo)體區(qū)域，使用所述分離柵極和所述側(cè)壁作為掩膜通過(guò)第二雜質(zhì)的離子注入而形成在所述半導(dǎo)體襯底的主表面上方，其具有比所述第一半導(dǎo)體區(qū)域高的雜質(zhì)濃度。
5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，其中所述半導(dǎo)體襯底由硅襯底制成，其中所述存儲(chǔ)單元還包括間隔層，通過(guò)所述側(cè)壁形成在所述分離柵極的側(cè)壁處；以及硅化物層，形成在所述第二半導(dǎo)體區(qū)域上方，且其一端設(shè)置在所述間隔層的附近，以及其中所述硅化物層不形成在所述第一半導(dǎo)體區(qū)域中。
6.一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括第一MISFET和第二MISFET，所述第一MISFET包括通過(guò)第一柵極絕緣膜而形成在半導(dǎo)體襯底的第一區(qū)域的主表面上方的第一柵極，所述第二MISFET包括通過(guò)比所述第一柵極絕緣膜厚的第二柵極絕緣膜而形成在所述半導(dǎo)體襯底的第二區(qū)域的主表面上方的比所述第一柵極高的第二柵極，所述方法包括以下步驟(a)在所述半導(dǎo)體襯底的主表面上方形成所述第二柵極絕緣膜并去除所述第一區(qū)域中的所述第二柵極絕緣膜后，在所述第一區(qū)域的所述半導(dǎo)體襯底的主表面上方形成所述第一柵極絕緣膜并將所述第二區(qū)域中的所述第二柵極絕緣膜的膜厚度制成較厚；(b)在所述第一和第二柵極絕緣膜上方形成第一電極材料膜；(c)在所述第一電極材料膜上方形成帽層絕緣膜后，去除所述第二區(qū)域中的所述帽層絕緣膜并在所述第一電極材料膜上方形成第二電極材料膜；(d)在利用所述帽層膜來(lái)保護(hù)所述第一區(qū)域中的所述第一電極材料膜的同時(shí)，通過(guò)對(duì)所述第二區(qū)域中的所述第一電極材料膜和所述第二電極材料膜進(jìn)行構(gòu)圖，形成包括所述第一電極材料膜和所述第二電極材料膜的所述第二柵極；以及(e)通過(guò)在去除所述第一區(qū)域中的所述帽層絕緣膜后對(duì)所述第一區(qū)域中的所述第一電極材料膜進(jìn)行構(gòu)圖，形成包括所述第一電極材料膜的所述第一柵極。
7.根據(jù)權(quán)利要求6的制造半導(dǎo)體器件的方法，其中，在所述步驟(b)中，所述第一電極材料膜是未摻雜質(zhì)的第一硅膜，且在所述步驟(c)中，所述第二電極材料膜是未摻雜質(zhì)的第二硅膜，所述方法還包括以下步驟(f)在所述步驟(b)后，通過(guò)向所述第一硅膜中離子注入第一雜質(zhì)，形成由摻雜質(zhì)的第一硅膜制成的所述第一電極材料膜；以及(g)使用所述第二柵極作為掩膜，通過(guò)向所述半導(dǎo)體襯底的主表面中離子注入第二雜質(zhì)，在所述第二柵極的附近形成半導(dǎo)體區(qū)域，其中，在所述步驟(g)的同時(shí)，通過(guò)向所述第二硅膜中離子注入所述第二雜質(zhì)，形成由摻雜質(zhì)的第二硅膜制成的所述第二電極材料膜。
8.一種制造半導(dǎo)體器件的方法，所述半導(dǎo)體器件包括第一MISFET，其包括通過(guò)第一柵極絕緣膜而形成在半導(dǎo)體襯底的第一區(qū)域的主表面上方的第一柵極；第二MISFET，其包括通過(guò)比所述第一柵極絕緣膜厚的第二柵極絕緣膜而形成在所述半導(dǎo)體襯底的第二區(qū)域的主表面上方的比所述第一柵極高的第二柵極；以及存儲(chǔ)單元，其包括控制柵極，其通過(guò)第三柵極絕緣膜而形成在所述半導(dǎo)體襯底的第三區(qū)域的主表面上方；電荷存儲(chǔ)層，其一部分形成在所述控制柵極的一個(gè)側(cè)壁處，且其另一部分形成在所述半導(dǎo)體襯底的主表面上方；以及存儲(chǔ)柵極，通過(guò)所述電荷存儲(chǔ)層的所述一部分而與所述控制柵極電分離，通過(guò)所述電荷存儲(chǔ)層的所述另一部分而與所述半導(dǎo)體襯底電分離，并與所述控制柵極一起形成分離柵極，所述方法包括以下步驟(a)在所述半導(dǎo)體襯底的主表面上方形成所述第二柵極絕緣膜之后，去除所述第一區(qū)域和第三區(qū)域中的所述第二柵極絕緣膜；(b)同時(shí)在所述第一區(qū)域和第三區(qū)域中的所述半導(dǎo)體襯底的主表面上方形成所述第一和第三柵極絕緣膜并將所述第二區(qū)域中的所述第二柵極絕緣膜的膜厚度制成較厚；(c)在所述第一、第二和第三柵極絕緣膜上方形成第一電極膜并在所述第一電極材料膜上方形成帽層絕緣膜后，去除所述第二區(qū)域和第三區(qū)域中的所述帽層絕緣膜并在所述第一電極材料膜上方形成第二電極材料膜；(d)在利用所述帽層膜來(lái)保護(hù)所述第一區(qū)域中的所述第一電極材料膜的同時(shí)，通過(guò)對(duì)所述第二區(qū)域中的所述第一電極材料膜和所述第二電極材料膜進(jìn)行構(gòu)圖，形成包括所述第一電極材料膜和所述第二電極材料膜的所述第二柵極，并通過(guò)對(duì)所述第三區(qū)域中的所述第二和第一電極材料膜進(jìn)行構(gòu)圖，形成包括所述第一電極材料膜和所述第二電極材料膜的所述控制柵極；以及(e)在去除所述第一區(qū)域中的所述帽層絕緣膜后，通過(guò)對(duì)所述第一區(qū)域中的所述第一電極材料膜進(jìn)行構(gòu)圖，形成包括所述第一電極材料膜的所述第一柵極。
9.根據(jù)權(quán)利要求8的制造半導(dǎo)體器件的方法，還包括以下步驟(f)使用所述控制柵極作為掩膜，通過(guò)對(duì)所述第三區(qū)域中的所述第三柵極絕緣膜進(jìn)行構(gòu)圖，使得所述第三柵極絕緣膜保留在所述控制柵極下方；以及(g)在形成要成為所述電荷存儲(chǔ)層的ONO膜以覆蓋所述控制柵極的頂表面、側(cè)壁和所述半導(dǎo)體襯底的主表面并在所述ONO膜上方形成第三電極材料膜之后，通過(guò)對(duì)所述第三電極材料膜進(jìn)行各向異性刻蝕來(lái)在所述控制柵極的一個(gè)側(cè)壁處形成存儲(chǔ)柵極，所述存儲(chǔ)柵極包括所述第三電極材料膜并與所述控制柵極一起形成所述分離柵極，且進(jìn)一步地去除不與所述存儲(chǔ)柵極接觸的所述ONO膜，其中通過(guò)所述步驟(g)中的各向異性刻蝕使得所述存儲(chǔ)柵極的高度與所述存儲(chǔ)柵極的柵長(zhǎng)度的比大于1。
10.根據(jù)權(quán)利要求9的制造半導(dǎo)體器件的方法，還包括以下步驟(h)使用所述分離柵極作為掩膜，通過(guò)向所述半導(dǎo)體襯底的主表面中離子注入雜質(zhì)，在所述分離柵極的附近形成第一半導(dǎo)體區(qū)域；(i)在形成絕緣膜以覆蓋所述分離柵極的頂表面、側(cè)壁和所述半導(dǎo)體襯底的主表面后，通過(guò)對(duì)所述絕緣膜進(jìn)行回刻蝕，在所述分離柵極的側(cè)壁處形成包括所述絕緣膜的側(cè)壁；以及(j)使用所述分離柵極和所述側(cè)壁作為掩膜，通過(guò)向所述半導(dǎo)體襯底的主表面中離子注入雜質(zhì)，形成比所述分離柵極附近的所述第一半導(dǎo)體區(qū)域雜質(zhì)濃度高的第二半導(dǎo)體區(qū)域。
11.根據(jù)權(quán)利要求10的制造半導(dǎo)體器件的方法，其中所述半導(dǎo)體襯底由硅襯底制成，所述方法還包括以下步驟(k)在形成氧化硅膜以覆蓋所述分離柵極的頂表面、側(cè)壁和所述硅襯底的主表面后，通過(guò)對(duì)所述氧化硅膜進(jìn)行回刻蝕，通過(guò)所述側(cè)壁而在所述分離柵極的側(cè)壁處形成包括所述氧化硅膜的間隔層；(l)形成金屬膜以覆蓋所述分離柵極的頂表面、側(cè)壁和所述硅襯底的主表面，并通過(guò)對(duì)所述金屬膜和所述第二半導(dǎo)體區(qū)域之間的接觸部分進(jìn)行硅化而形成其一端設(shè)置在所述間隔層附近的硅化物層；以及(m)在所述步驟(l)后，去除未反應(yīng)的金屬膜。
全文摘要
一種半導(dǎo)體器件，其包括具有控制柵極和存儲(chǔ)柵極的分離柵極型存儲(chǔ)單元、低耐壓MISFET和高耐壓MISFET，其中可以抑制存儲(chǔ)單元的閾值電壓的變化?？刂茤艠O的柵極絕緣膜比高耐壓MISFET的柵極絕緣膜薄，控制柵極比低耐壓MISFET的柵電極14厚，且存儲(chǔ)柵極的厚度與存儲(chǔ)柵極的柵長(zhǎng)度的比大于1?？刂茤艠O和柵電極15形成為包括電極材料膜8A和電極材料層8B的多層結(jié)構(gòu)，且柵電極14為與控制柵極的電極材料膜8A同時(shí)形成的單層結(jié)構(gòu)。
文檔編號(hào)H01L29/423GK101071815SQ20071010222
公開(kāi)日2007年11月14日 申請(qǐng)日期2007年4月27日 優(yōu)先權(quán)日2006年5月10日
發(fā)明者石井泰之, 橋本孝司, 川島祥之, 鳥(niǎo)羽功一, 町田悟, 片山弘造, 齊藤健太郎, 松井俊一 申請(qǐng)人:株式會(huì)社瑞薩科技