專利名稱：半導(dǎo)體元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及MOS元件的結(jié)構(gòu)與制造，且特別涉及MOS元件的金屬硅化 區(qū)的制造。
背景技術(shù)：
在超大型集成電路(very-large-scale integration, VLSI)中，當(dāng)縮小柵極尺寸 時，源極與漏極接面也要跟著縮小，以避免短通道效應(yīng)(short channel effect, SCE)影響元件的性能。而縮小CMOS尺寸所遇到的主要問題為寄生電阻的增 加。當(dāng)源/漏極接面深度與多晶硅線寬縮小為深次微米范圍時，接觸電阻將變 得更為顯著，因此需要加以減低。降低多晶硅柵極與源/漏極區(qū)間以及內(nèi)連線的接觸電阻的主要方法為形成 金屬硅化物。通常使用自行對準(zhǔn)硅化物(self-aligned silicide， salicide)方法來形 成硅化區(qū)。在自行對準(zhǔn)硅化物方法中，先毯覆式沉積金屬薄層于半導(dǎo)體基底上， 且特別覆蓋于露出的源/漏極與柵極。之后將晶片進(jìn)行一次或多次的退火步驟， 使金屬選擇性地與源/漏極區(qū)及柵極露出的硅產(chǎn)生反應(yīng)，因此形成金屬硅化物。 由于硅化層只形成于金屬材料直接接觸的硅源/漏極區(qū)以及多晶硅柵極電極， 因此被稱為"自行對準(zhǔn)"硅化方法。在形成硅化層之后，移除未反應(yīng)的金屬， 且執(zhí)行內(nèi)連線加工方法以提供導(dǎo)電途徑，例如形成穿過層間介電層的介層孔， 且以導(dǎo)電金屬(例如，鈦)填滿上述的介層孔。然而，當(dāng)集成電路形成技術(shù)逐步發(fā)展至65nm或更低時，傳統(tǒng)的硅化方法 就會產(chǎn)生問題。圖1顯示上述問題的一個實例，在基底10上包括細(xì)間隙壁2， 細(xì)間隙壁2常用來降低輕摻雜源/漏極區(qū)的片電阻(sheetresistance)以及對通道 區(qū)施予較大的應(yīng)力。形成如圖l所示的MOS元件的方法，包括形成輕摻雜源 /漏極區(qū)6、形成厚間隙壁、形成深源/漏極區(qū)8與薄化厚間隙壁以形成細(xì)間隙 壁2。之后形成金屬硅化區(qū)4與細(xì)間隙壁2對齊。而此種方法可能導(dǎo)致硅化區(qū) 4侵入輕摻雜源/漏極區(qū)6。在65nm以下的技術(shù)中，輕摻雜源/漏極區(qū)6的深度
較淺，例如約100-150A。然而， 一般硅化區(qū)的厚度約為170A，大于輕摻雜 源/漏極區(qū)6的深度。硅化區(qū)4因此穿過輕摻雜源/漏極區(qū)與基底的接面，而造 成顯著的漏電流。因此，本技術(shù)領(lǐng)域中亟需新方法與結(jié)構(gòu)，其可結(jié)合硅化物降低電阻的優(yōu)點， 并同時克服先前技術(shù)的缺點。發(fā)明內(nèi)容本發(fā)明提供一種半導(dǎo)體元件，包括半導(dǎo)體基底；柵極堆棧結(jié)構(gòu)位于半導(dǎo) 體基底上；間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上；輕摻雜源/漏極區(qū)與該柵極 堆棧結(jié)構(gòu)鄰接；深源/漏極區(qū)與該輕摻雜源/漏極區(qū)鄰接；以及分段金屬硅化區(qū) 位于該深源/漏極區(qū)與輕摻雜源/漏極區(qū)之上。該分段的金屬硅化區(qū)包括第一部 份，其具有第一厚度、第二部分與該第一部份鄰接且具有第二厚度，而該第二 厚度實質(zhì)上小于該第一厚度。又該第二部分較該第一部份靠近通道區(qū)。本發(fā)明提供另一種半導(dǎo)體元件，包括半導(dǎo)體基底；柵極堆棧結(jié)構(gòu)位于半 導(dǎo)體基底上；間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上，其中該間隙壁的厚度小于 約200A;輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰接；源/漏極區(qū)與該輕摻雜源/ 漏極區(qū)鄰接；第一金屬硅化區(qū)位于深源/漏極區(qū)之上；以及第二金屬硅化區(qū)位 于該第一金屬硅化區(qū)與該間隙壁之間，其中該第一金屬硅化區(qū)具有第一厚度， 其大于該第二金屬硅化區(qū)的第二厚度。本發(fā)明又提供一種形成半導(dǎo)體元件的方法，包括提供半導(dǎo)體基底；形成 柵極堆棧結(jié)構(gòu)位于半導(dǎo)體基底上；形成間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上； 形成輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰接；形成源/漏極區(qū)與該輕摻雜源/ 漏極區(qū)鄰接；形成第一金屬硅化區(qū)位于該源/漏極區(qū)之上；以及形成第二金屬 硅化區(qū)位于第一金屬硅化區(qū)與該間隙壁之間，其中該第一金屬硅化區(qū)具有第一 厚度，其大于該第二金屬硅化區(qū)的第二厚度。本發(fā)明提供另一種形成半導(dǎo)體元件的方法，包括提供半導(dǎo)體基底；形成 柵極堆棧結(jié)構(gòu)位于半導(dǎo)體基底上；形成輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰 接；形成間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上；形成源/漏極區(qū)；薄化該間隙 壁以形成間隙壁其厚度小于約200A;形成拋棄式間隙壁于該經(jīng)薄化間隙壁的 側(cè)壁上；在形成該拋棄式間隙壁之后，形成第一金屬層于該輕摻雜源/漏極區(qū)
與該源/漏極區(qū)的露出部分之上；硅化該第一金屬層，以形成第一金屬硅化區(qū)； 移除該拋棄式間隙壁；形成第二金屬層至少在該輕摻雜源/漏極區(qū)與該源/漏極 區(qū)的露出部分之上；以及硅化該第二金屬層以形成第二金屬硅化區(qū)，其中該第 一金屬硅化區(qū)具有第一厚度，其大于該第二金屬硅化區(qū)的第二厚度。本發(fā)明還提供另一種形成半導(dǎo)體元件的方法，包括提供半導(dǎo)體基底；形 成柵極堆棧結(jié)構(gòu)位于半導(dǎo)體基底上；形成間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁 上，其中該間隙壁的厚度小于約200A;提高鄰接于該間隙壁的半導(dǎo)體基底部 分；形成輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰接；形成拋棄式間隙壁于該間 隙壁的側(cè)壁上；形成源/漏極區(qū)；形成第一金屬層在該輕摻雜源/漏極區(qū)與該源 /漏極區(qū)的露出部分之上；硅化該第一金屬層，以形成第一金屬硅化區(qū)；移除 該拋棄式間隙壁；形成第二金屬層至少于該輕摻雜源/漏極區(qū)與該源/漏極區(qū)的 露出部分之上；以及硅化該第二金屬層以形成第二金屬硅化區(qū)，其中該第一金 屬硅化區(qū)具有第一厚度，其大于該第二金屬硅化區(qū)的第二厚度。本發(fā)明較佳實施例所形成的MOS元件，具有較低的漏電流，且改善了在 輕摻雜源/漏極區(qū)中的片電阻。為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉 較佳實施例，并配合所附圖示，作詳細(xì)說明如下


圖1表示在傳統(tǒng)的金屬硅化物制備方法中，金屬硅化區(qū)延伸進(jìn)入基底且未 將源/漏極區(qū)提高。圖2至圖8表示本發(fā)明第一實施例形成分段金屬硅化區(qū)的方法剖面圖。圖9至圖15表示本發(fā)明第二實施例形成分段金屬硅化區(qū)且將源/漏極區(qū)提 高的方法剖面圖。主要部件符號說明2 細(xì)間隙壁4 金屬硅化區(qū)6 輕摻雜源/漏極區(qū)8 深源/漏極區(qū)10 基底
20 基底22 輕摻雜源/漏極區(qū)24 深源/漏極區(qū)26 柵極介電層28 柵極電極30 柵極間隙壁301 柵極間隙壁30的二氧化硅內(nèi)襯 302 柵極間隙壁30的氮化硅部分 32 拋棄式間隙壁 33 金屬層34 源/漏極(厚)金屬硅化區(qū) 38 金屬層 40 薄金屬硅化區(qū) 42 接觸蝕刻終止層 Dl 輕摻雜源/漏極區(qū)22的深度 Tl 間隙壁30的厚度 T2 薄化后間隙壁30的厚度 T3 拋棄式間隙壁32的厚度 T4 金屬層33的厚度 T5 源/漏極金屬硅化區(qū)34的厚度 T6 金屬層38的厚度 T7 薄金屬硅化區(qū)40的厚度具體實施方式
圖2表示M0S元件的一部份，其包括柵極介電層26、柵極電極28、輕 摻雜源/漏極區(qū)22、深源/漏極區(qū)24以及柵極間隙壁30。在較佳實施例中，基 底20是硅基底。在其他實施例中，可使用硅鍺(SiGe)、塊狀半導(dǎo)體(bluk semiconductor)、應(yīng)變半導(dǎo)體(strained semiconductor)、化合物半導(dǎo)體(compound semiconductor^絕緣層上覆硅(silicon on Insulator, SOI)與一般常用的半導(dǎo)體材 料。 如本技術(shù)領(lǐng)域所周知，柵極介電層26可包括二氧化硅(silicon oxide)或高 介電常數(shù)材料，例如，氮氧化物(oxynitride)、含氧介電層、含氮介電層與上述 的結(jié)合。在較佳實施例中，柵極電極28包括多晶硅。較佳的形成方法包括化 學(xué)氣相沉積(chemical vapor deposition, CVD)方法。較佳為將柵極電極28進(jìn)行 摻雜，以降低片電阻。在其他實施例中，柵極電極28包括非晶硅或金屬。如 本技術(shù)領(lǐng)域所周知，較佳通過在基底20上沉積柵極介電層，且于上述柵極介 電層沉積柵極電極層，之后圖案化上述柵極介電層與柵極電極層，以分別形成 柵極介電層26與柵極電極28。之后形成輕摻雜源/漏極區(qū)22,其較佳通過注 入適當(dāng)?shù)牟患兾锊⑹褂脰艠O堆棧結(jié)構(gòu)當(dāng)作掩模來形成。在65nm技術(shù)中，輕摻 雜源/漏極區(qū)22的深度D1約為100-150 A。在本實施例中，所有的尺寸皆為 65nm技術(shù)所舉例的尺寸。但本領(lǐng)域技術(shù)人員當(dāng)能了解說明書中所提到的尺寸 會隨著集成電路的尺寸而改變。沿著介電層26與柵極電極28的側(cè)壁形成一對間隙壁30。如本發(fā)明領(lǐng)域 所周知，較佳通過毯覆式沉積一個或多個介電層，之后進(jìn)行非等向性蝕刻以從 基底20的水平表面移除介電材料來形成間隙壁30。間隙壁30可由單層介電 層或復(fù)合層(包括多于一層的介電層)來形成。在較佳實施例中，間隙壁包括 氮化硅部分302位于二氧化硅內(nèi)襯30,上。間隙壁30的厚度Tl較佳約為 350-420 A，而更佳約為370-400 A。圖2也表示深源/漏極區(qū)24的形成。在較佳實施例中，通過在半導(dǎo)體基底 20注入不純物來形成深源/漏極區(qū)24。在接下來的源/漏極注入方法中，以間 隙壁30與柵極堆棧結(jié)構(gòu)當(dāng)做掩模。在其他實施例中，可通過使基底20凹陷， 再在凹陷處外延生長半導(dǎo)體材料來形成深源/漏極區(qū)24，而其中的半導(dǎo)體材料， 例如是硅、鍺、碳與上述的結(jié)合?？稍谕庋由L的同時摻雜需要的不純物，或 于外延生長后再注入需要的不純物。圖3表示將間隙壁30薄化。在較佳實施例中，間隙壁包括位于二氧化硅內(nèi)襯301上的氮化硅部分302，通過磷酸進(jìn)行濕蝕刻來薄化氮化硅部分302。之 后使用氫氟酸以移除二氧化硅內(nèi)襯301的露出部分。所產(chǎn)生的間隙壁30的厚 度T2實質(zhì)上小于薄化前的厚度T1 (表示于圖2)。在實施例中，T2小于約 50X的T1。在65nm的技術(shù)中，厚度T2較佳約為150-200 A。在圖4中，形成拋棄式間隙壁32，其材料的蝕刻特性較佳與間隙壁30不
同，且至少要與間隙壁的302部分不同。在實施例中，拋棄式間隙壁32包括 氧化物，例如二氧化硅。拋棄式間隙壁32的厚度T3較佳約為200-250 A。更 佳為拋棄式間隙壁32的外緣超過輕摻雜源/漏極區(qū)22與深源/漏極區(qū)24的交 接處。之后毯覆式沉積金屬層33。金屬層33較佳包括鎳，但可包括其他金屬， 例如鈷、鉑與上述的組合。金屬層33的厚度T4較佳約為90-110A，且更佳 為約100A。在較佳實施例中，以物理氣相沉積(physical vapor deposition, PVD) 來形成金屬層33，但也可使用其他常用方法，例如濺鍍、低壓化學(xué)氣相沉積 (low pressure chemical vapor deposition, LPCVD)與原子層沉禾只(atomic layer deposition, ALD)。在其他實施例中，可使用無電電鍍(dectroless plating)來形 成金屬層33，其可選擇性地在源/漏極區(qū)24之上形成金屬層，但不在介電層 (例如柵極間隙壁30)上形成。之后執(zhí)行退火方法，形成源/漏極金屬硅化區(qū)34，而產(chǎn)生的結(jié)構(gòu)表示于圖 5。退火方法較佳在約35(TC或更低的溫度下進(jìn)行，退火的溫度越低越好，只 要金屬硅化區(qū)的品質(zhì)不會因此下降。如本技術(shù)領(lǐng)域所周知，可使用熱退火 (thermal annealing)、快速退火(flash annealing)、激光退火(laser annealing)或類 似方法來執(zhí)行退火方法。在實施例中，退火方法包括兩個步驟。第一步驟包括 相對較低的第一溫度的第一退火。在第一步驟中，金屬層33的至少一部份會 與硅發(fā)生反應(yīng)以形成金屬硅化物。 一般而言，此金屬硅化物的電阻比較高。之 后移除未反應(yīng)的金屬。第二步驟包括第二退火，以將高電阻的金屬硅化物轉(zhuǎn)變 為低電阻的金屬硅化物。 一般在比第一溫度高的第二溫度下執(zhí)行第二退火。在 實施例中，為了形成金屬硅化區(qū)34，第一溫度為約300。C，而第二溫度為約 400°C。第一退火時間較佳約為50-80秒。在實施例中，第一退火時間為約60 秒。產(chǎn)生的源/漏極金屬硅化區(qū)34的厚度T5較佳為約150-190 A，且更佳為約 170 A。源/漏極金屬硅化區(qū)34的厚度T5可能實質(zhì)上接近或甚至大于輕摻雜源 /漏極區(qū)22的深度D1。圖6表示移除拋棄式間隙壁32，例如使用氫氟酸。之后形成金屬層38。 金屬層38的厚度T6較佳為小于金屬層33的厚度T4 (在圖4中表示)。在較 佳實施例中，厚度T6為約25-50 A,且更佳為約30A。又厚度T6較佳小于約 70X的厚度T4。金屬層38中的較佳金屬包括鎳、鈷、鉑與上述的組合。形成 金屬層38的金屬可與金屬層33相同，但也可包括不同的金屬。之后執(zhí)行退火方法，以及形成薄金屬硅化區(qū)40，如圖7所示。退火方法 較佳也包括于第三溫度下的第一退火與第四溫度下的第二退火。而第三溫度較 佳為小于形成金屬硅化區(qū)34的第一溫度。在實施例中，兩個溫度的差異較佳 為約10-4(TC，更佳為約2(TC。此外，該第一退火的退火時間較佳為小于形成 金屬硅化區(qū)34的第一退火時間。在實施例中，形成薄金屬硅化區(qū)40的第一退 火時間為約30秒。由于薄金屬硅化區(qū)是以較薄的金屬層38、較低的第三溫度 及/或較短的退火時間形成，所以薄金屬硅化區(qū)40的厚度T7小于金屬硅化區(qū) 34的厚度T5。厚度T7較佳為小于約65X的厚度T5。厚度T7較佳為小于約 100 A，且更佳為小于約60A。在較佳實施例中，形成薄金屬硅化區(qū)40中的第二退火所采用的第四溫度 及/或時間實質(zhì)上等于形成厚金屬硅化區(qū)34中的第二退火所采用的第二溫度 與時間。在其他實施例中，可略過金屬硅化區(qū)34的第二退火步驟。在對薄金 屬硅化區(qū)40進(jìn)行第二退火時，高電阻金屬硅化區(qū)34會轉(zhuǎn)變?yōu)榈碗娮杞饘俟杌?區(qū)34。之后，毯覆式形成接觸蝕刻終止層(contact etch st叩layer, CESL)42。除了 蝕刻終止的功能外，接觸蝕刻終止層42也施加應(yīng)力至MOS元件的通道區(qū)。 對PMOS元件而言，接觸蝕刻終止層42具有本征(intriusic)壓縮應(yīng)力，而因此 實施壓縮應(yīng)力至通道區(qū)。對NMOS元件而言，接觸蝕刻終止層42具有本征張 應(yīng)力，而因此施加張應(yīng)力至通道區(qū)。通過細(xì)間隙壁30，接觸蝕刻終止層42可 施加更大的應(yīng)力。在先前的實施例中，并未將源/漏極區(qū)提高。對尺寸小于65nm的集成電 路而言，較佳為將源/漏極區(qū)提高。于圖9至圖15中表示第二實施例制備方法 流程，其表示具有提高的源/漏極區(qū)的較佳實施例，其中以相同的標(biāo)號來表示 曾在第一實施例中出現(xiàn)的相同元件。除非特別說明，否則對應(yīng)的尺寸、較佳材 料、形成步驟與制備條件本質(zhì)上均與第一實施例相同。圖9表示基底20。于基底20上形成柵極堆棧結(jié)構(gòu)，其包括柵極介電層26 與柵極電極28。之后形成細(xì)間隙壁30，其較佳為與第一種實施例中的細(xì)間隙 壁30 (在圖3中表示)具有相同的尺寸與材料。通過在薄氧化襯層上形成薄 氮化硅層，之后堆棧層圖案化，或者通過先形成厚間隙壁(如圖2所示)，再
將厚間隙壁進(jìn)行薄化以形成細(xì)間隙壁30。圖10表示形成半導(dǎo)體層23，其較佳通過外延生長形成。半導(dǎo)體層23的 厚度較佳為約100-250 A，但較佳厚度會隨集成電路的尺寸而改變。之后較佳 通過注入適當(dāng)不純物來形成輕摻雜源/漏極區(qū)22。形成細(xì)間隙壁30之后形成 輕摻雜源/漏極區(qū)22，較佳為將輕摻雜源/漏極區(qū)22傾斜注入，這樣輕摻雜源/ 漏極區(qū)22才能比細(xì)間隙壁外緣更進(jìn)一步延伸進(jìn)入通道區(qū)。另外也可在形成半 導(dǎo)體層23前，先形成輕摻雜源/漏極區(qū)22。圖11表示形成拋棄式間隙壁32，其較佳為與細(xì)間隙壁30的材料不同。 之后注入形成深源/漏極區(qū)24。深源/漏極區(qū)24實質(zhì)上與拋棄式間隙壁32的外 緣對齊。之后毯覆式形成金屬層33。圖12表示厚金屬硅化區(qū)34的形成，其實質(zhì)上與拋棄式間隙壁32的外緣 對齊。與第一實施例相似，厚金屬硅化區(qū)34的形成包括形成金屬層、執(zhí)行第 一退火以形成金屬硅化物、移除未反應(yīng)金屬與執(zhí)行第二退火?；蛘呤鞘÷缘诙?退火的歩驟。圖13表示，移除拋棄式間隙壁32，且毯覆式形成金屬層38，其較佳比金 屬層33 (如圖ll所示)薄。之后執(zhí)行第一退火。比起形成厚金屬硅化區(qū)34 的第一退火的溫度與時間而言，上述第一退火的溫度較低及/或時間較短。圖 14表示形成的薄金屬硅化區(qū)40，其比厚金屬硅化區(qū)34薄。薄金屬硅化區(qū)40 的底部表面實質(zhì)上高于、低于或等于基底20頂部表面的高度。形成薄金屬硅 化區(qū)40的第二退火較佳為與厚金屬硅化區(qū)34的第二退火的制備條件相同。之 后形成接觸蝕刻終止層42，如圖15所示。金屬硅化區(qū)34與40形成分段金屬硅化區(qū)。較薄的金屬硅化區(qū)40可進(jìn)一 步延伸進(jìn)入輕摻雜源/漏極區(qū)22。于是改善了輕摻雜源/漏極區(qū)22的電阻。由 于薄金屬硅化區(qū)40的深度小于輕慘雜源/漏極區(qū)22的深度，因此并無金屬硅 化區(qū)穿過交接處且導(dǎo)致高漏電流的風(fēng)險。雖然本發(fā)明己以較佳實施例公開如上，但其并非用以限定本發(fā)明，本領(lǐng)域 技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與修飾，因此 本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體元件，包括半導(dǎo)體基底；柵極堆棧結(jié)構(gòu)位于半導(dǎo)體基底上；間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上；輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰接；深源/漏極區(qū)與該輕摻雜源/漏極區(qū)鄰接；以及分段金屬硅化區(qū)位于該深源/漏極區(qū)與輕摻雜源/漏極區(qū)之上，其中該分段的金屬硅化區(qū)包括第一部份，其具有第一厚度、第二部分與該第一部份鄰接且具有第二厚度，而該第二厚度實質(zhì)上小于該第一厚度，且其中該第二部分較該第一部份靠近通道區(qū)。
2. 如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該間隙壁為細(xì)間隙壁， 具有小于200A的厚度。
3. 如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該第二厚度小于該第一 厚度的65%。
4. 如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該第二厚度小于IOOA。
5. 如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該深源/漏極區(qū)被提高。
6. 如權(quán)利要求5所述的半導(dǎo)體元件，其特征在于該分段金屬硅化區(qū)的該 第二部分的底部表面高于該半導(dǎo)體基底的頂部表面。
7. 如權(quán)利要求5所述的半導(dǎo)體元件，其特征在于該分級金屬硅化區(qū)的該 第二部分的底部表面低于該半導(dǎo)體基底的頂部表面。
8. 如權(quán)利要求5所述的半導(dǎo)體元件，其特征在于該分段金屬硅化區(qū)的該 第二部分的內(nèi)緣實質(zhì)上與該間隙壁的外緣對齊。
9. 如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該分段金屬硅化區(qū)的該 第一部分與該輕摻雜源/漏極區(qū)之間具有橫向間隔。
10. 如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于該分級金屬硅化區(qū)的該 第一部分的厚度大于該輕摻雜源/漏極區(qū)的厚度。
11. 一種半導(dǎo)體元件，包括 半導(dǎo)體基底；柵極堆棧結(jié)構(gòu)位于半導(dǎo)體基底上； 間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上，其中該間隙壁的厚度小于約200A; 輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰接； 深源/漏極區(qū)與該輕摻雜源/漏極區(qū)鄰接； 第一金屬硅化區(qū)位于該深源/漏極區(qū)之上；以及第二金屬硅化區(qū)位于該第一金屬硅化區(qū)與該間隙壁之間，其中該第一金屬 硅化區(qū)具有第一厚度，其大于該第二金屬硅化區(qū)的第二厚度。
12. 如權(quán)利要求ll所述的半導(dǎo)體元件，其特征在于該第二厚度小于該第 一厚度的65%。
13. 如權(quán)利要求ll所述的半導(dǎo)體元件，其特征在于該第一金屬硅化區(qū)與 第二金屬硅化區(qū)包括不同金屬。
14. 如權(quán)利要求ll所述的半導(dǎo)體元件，其特征在于該第一金屬硅化區(qū)與 該第二金屬硅化區(qū)包括相同金屬。
15. 如權(quán)利要求ll所述的半導(dǎo)體元件，其特征在于該輕摻雜源/漏極區(qū)的 深度大于該第二厚度但小于該第一厚度。
全文摘要
一種半導(dǎo)體元件，包括半導(dǎo)體基底；柵極堆棧結(jié)構(gòu)(gate stack)位于半導(dǎo)體基底上；間隙壁位于該柵極堆棧結(jié)構(gòu)的側(cè)壁上；輕摻雜源/漏極區(qū)與該柵極堆棧結(jié)構(gòu)鄰接；深源/漏極區(qū)與該輕摻雜源/漏極區(qū)鄰接；以及分段金屬硅化區(qū)位于該深源/漏極區(qū)與輕摻雜源/漏極區(qū)之上。其中該分段的金屬硅化區(qū)包括第一部分，其具有第一厚度、第二部分與該第一部分鄰接且具有第二厚度，而該第二厚度實質(zhì)上小于該第一厚度。又其中該第二部分較該第一部分靠近通道區(qū)。
文檔編號H01L29/417GK101118927SQ200710102429
公開日2008年2月6日 申請日期2007年5月8日 優(yōu)先權(quán)日2006年8月1日
發(fā)明者楊富量, 陳宏銘, 黃健朝 申請人:臺灣積體電路制造股份有限公司