專利名稱：絕緣柵極型半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種絕緣柵極型半導體裝置，特別是涉及能充分地確保動作區(qū)域面積、保持高的逆向擊穿電壓的絕緣柵極型半導體裝置。
背景技術(shù)：
在現(xiàn)有的絕緣柵極型半導體裝置中，在柵極焊盤電極的下方?jīng)]有配置晶體管單元(例如參照專利文獻1)。
另外，有下列的情況，在柵極焊盤電極的下方配置有例如將多個PN結(jié)串行連接的保護二極管。另外，為了確保漏極-源極間逆向擊穿電壓，在柵極焊盤電極下方的基板上由高濃度雜質(zhì)形成擴散區(qū)域。
在圖7中，作為現(xiàn)有的絕緣柵極型半導體裝置，表示在柵極焊盤電極的下方設(shè)置P+型雜質(zhì)區(qū)域的n溝道型MOSFET的一例。
圖7(A)是MOSFET的平面圖。另外，在圖7(A)中，省略基板表面的層間絕緣膜，金屬電極層(源極47、柵極焊盤電極48、柵極配線48a)用虛線表示。
柵極43經(jīng)由柵極氧化膜41在半導體基板31表面設(shè)置成條紋狀。柵極43沉積多晶硅后進行構(gòu)圖，導入雜質(zhì)實現(xiàn)低阻抗。源極區(qū)域45沿著柵極43設(shè)置在基板31表面。源極區(qū)域45沿著柵極43而設(shè)置，具有條紋狀。
在配置晶體管單元的動作區(qū)域51上設(shè)置源極47，在芯片端部配置柵極焊盤電極48。在芯片周邊設(shè)置有與柵極焊盤電極48連接的柵極配線48a。
柵極引出電極43a以與柵極焊盤電極48及柵極配線48a大致重疊的圖案而設(shè)置。另外，在柵極引出電極43a下方的n-型外延層31b上，以與此大致重疊的圖案設(shè)置p+型雜質(zhì)區(qū)域49。
圖7(B)是圖7(A)的e-e線的剖面圖。
半導體基板31是在n+型多晶硅半導體基板31a上層積n-型外延層31b等設(shè)置漏極區(qū)域的基板，在其表面將多個P型溝道區(qū)域設(shè)置成條紋狀。經(jīng)由柵極絕緣膜41在溝道區(qū)域34之間的基板31表面將多個柵極43配置成條紋狀。在鄰接柵極43的溝道區(qū)域34的表面形成有n+型源極區(qū)域45。柵極43上用層間絕緣膜46覆蓋，設(shè)置與源極區(qū)域45接觸的源極47。由柵極43包圍的區(qū)域成為一個晶體管單元，多個上述配置構(gòu)成動作區(qū)域51。
柵極焊盤電極48設(shè)置在動作區(qū)域51外的n-型半導體層31b表面，與連接在動作區(qū)域51的柵極43上的柵極引出電極43a接觸。p+型雜質(zhì)區(qū)域49以與柵極引出電極43a相同的圖案而設(shè)置。
專利文獻1(日本)特開2002-368218號公報(圖6～圖8)p+型雜質(zhì)區(qū)域49與溝道區(qū)域34連接，緩和在芯片終端的電場集中，確保源極-漏極間的逆向擊穿電壓。
即，p+型雜質(zhì)區(qū)域49需要設(shè)置成與柵極引出電極48大致重疊的相同的圖案。因此，例如，圖7所示的柵極引出電極43a為配置在柵極焊盤電極48的下方整個面上的圖案的情況下，p+型雜質(zhì)區(qū)域49也與此對應(yīng)需要大的面積。
圖8是說明p+型雜質(zhì)區(qū)域49的圖，圖8(A)是從配置晶體管單元(MOSFET)的動作區(qū)域51側(cè)觀察圖7(A)的圓形標記中p+型雜質(zhì)區(qū)域49的立體圖。圖8(B)是表示其他的p+型雜質(zhì)區(qū)域49的平面圖，表面的層間絕緣膜省略，金屬電極層用虛線表示。
p+型雜質(zhì)區(qū)域49是擴散區(qū)域，在圖7(A)的圓形標記表示的端部(與n-型外延層31b的結(jié)合面)具有球面狀的曲率(圖8(A))。在此，在圖7的圖案中，在需要更高(例如數(shù)百伏)的漏極-源極間逆向擊穿電壓的情況下，在具有球面狀的曲率的部分(圖8(A)的箭頭部分)集中有強電場，就會有得不到所希望的漏極-源極間逆向擊穿電壓的問題。
另外，降低裝置的接通電阻時，例如需要降低n-型外延層31b的電阻率。這種情況下，在圖7所示的p+型雜質(zhì)區(qū)域49的圖案中也有漏極-源極間逆向擊穿電壓劣化的問題。
即，動作區(qū)域51所要求的特性變化的情況下，為了得到所規(guī)定的漏極-源極間逆向擊穿電壓，與動作區(qū)域51不同，需要另外變更p+型雜質(zhì)區(qū)域49的圖案。
具體地，通過使球面狀的曲率變緩，可以確保充足的漏極-源極間逆向擊穿電壓。即，如圖8(B)所示，通過使p+型雜質(zhì)區(qū)域49的拐角部的平面圖案的曲率變大，也可以使圖8(A)所示的球面狀的曲率變緩，能確保所規(guī)定的逆向擊穿電壓。
但是，柵極引出電極43a在柵極焊盤電極48的下方以與其大致重疊的圖案而設(shè)置的情況下，與柵極引出電極43a相同的圖案的p+型雜質(zhì)區(qū)域49的拐角部的彎曲變大。因此，在圖7的圖案中，不能配置柵極焊盤電極48附近的晶體管單元的一部分，就有必須縮小動作區(qū)域(晶體管單元的配置面積)的問題。

發(fā)明內(nèi)容
本發(fā)明是鑒于以上課題而提出的，第1，通過具有以下部件而解決上述問題，即，具有一導電型半導體基板；柵極，其在該一導電型半導體基板的一主面上設(shè)置成條紋狀；逆向?qū)щ娦蜏系绤^(qū)域，其沿著所述柵極在所述一主面上設(shè)置成條紋狀；第一絕緣膜，其設(shè)置在所述柵極與所述溝道區(qū)域之間；一導電型源極區(qū)域，其沿著所述柵極在所述一主面的所述溝道區(qū)域設(shè)置成條紋狀；第二絕緣膜，其設(shè)置在所述柵極上；柵極焊盤電極，其經(jīng)由所述第二絕緣膜設(shè)置在一部分所述溝道區(qū)域上。
第2，通過以下結(jié)構(gòu)而解決上述問題，即，具有一導電型半導體基板；柵極，其在該一導電型半導體基板的一主面上設(shè)置成條紋狀；逆向?qū)щ娦蜏系绤^(qū)域，其沿著所述柵極在所述一主面上設(shè)置成條紋狀；第一絕緣膜，其設(shè)置在所述柵極與所述溝道區(qū)域之間；一導電型源極區(qū)域，其沿著所述柵極在所述一主面的所述溝道區(qū)域設(shè)置成條紋狀；第二絕緣膜，其設(shè)置在所述柵極上；柵極引出電極，其設(shè)置在所述一導電型半導體基板的周圍，連接在所述柵極及所述柵極焊盤電極上；高濃度一導電型區(qū)域，其設(shè)置在所述柵極引出電極下方的所述基板表面上，與所述溝道區(qū)域連接；并經(jīng)由所述第二絕緣膜在所述柵極焊盤電極下方配置有一部分所述溝道區(qū)域、所述柵極及所述柵極引出電極。
根據(jù)本發(fā)明，不減小動作區(qū)域的面積，就能提供可以確保高的漏極-源極間逆向擊穿電壓的MOSFET。即，使晶體管單元為條紋狀，縮小以與現(xiàn)有柵極焊盤電極大致重疊的圖案而設(shè)置的柵極引出電極及p+型雜質(zhì)區(qū)域的圖案，在此配置溝道區(qū)域、柵極、柵極引出電極的一部分，并在柵極焊盤電極下方的溝道區(qū)域施加源極電位。
由于柵極焊盤電極下方的溝道區(qū)域以與MOSFET的動作區(qū)域相同的圖案而形成，因此，即使在柵極焊盤電極下方也可以確保與動作區(qū)域相同的漏極-源極間逆向擊穿電壓。
因此，相對擊穿電壓不變更p+型雜質(zhì)區(qū)域的圖案(拐角部的曲率)，即可確保所規(guī)定的擊穿電壓。例如，在確保比現(xiàn)在更大的擊穿電壓的情況下，需要變更p+型雜質(zhì)區(qū)域的圖案，由此，就有與此相伴產(chǎn)生的動作區(qū)域(晶體管單元的配置面積數(shù))縮小的問題，但根據(jù)本實施方式，可以避免這些問題并確保所規(guī)定的漏極-源極間逆向擊穿電壓。


圖1(A)、(B)是本發(fā)明的半導體裝置的平面圖；圖2是本發(fā)明的半導體裝置的剖面圖；圖3是本發(fā)明的半導體裝置的剖面圖；圖4是本發(fā)明的半導體裝置的平面圖；圖5是本發(fā)明的半導體裝置的剖面圖；圖6是本發(fā)明的半導體裝置的剖面圖；圖7是說明現(xiàn)有的半導體裝置的圖，(A)是平面圖，(B)是剖面圖；圖8是說明現(xiàn)有的半導體裝置的圖，(A)是立體圖，(B)是平面圖。
附圖標記1半導體基板 1an+型硅半導體基板 1bn-型外延層 4溝道區(qū)域 7溝槽 11柵極絕緣膜 13柵極 13a柵極引出電極 14體區(qū)域 15源極區(qū)域 16層間絕緣膜 17源極 18柵極焊盤電極 18a柵極配線 21動作區(qū)域 22護圈 29p+型雜質(zhì)區(qū)域 31半導體基板 31an+型硅半導體基板 31bn-型外延層 34溝道區(qū)域 41柵極絕緣膜 43柵極 45源極區(qū)域 47源極 48柵極焊盤電極 49p+型雜質(zhì)區(qū)域 51動作區(qū)域具體實施方式
作為絕緣柵極型半導體裝置，參照圖1～圖6以n溝道型MOSFET為例來詳細說明本發(fā)明的實施方式。
在圖1到圖3中，表示第一實施方式。
圖1表示本發(fā)明第一實施方式的MOSFET的芯片的平面圖。圖1(A)是省略層間絕緣膜、用虛線表示金屬電極層(源極、柵極焊盤電極、柵極配線)的平面圖，圖1(B)是表示源極及柵極焊盤電極、柵極配線的圖案的平面圖。
本發(fā)明的MOSFET100由n型半導體基板1、溝道區(qū)域4、第一絕緣膜11、柵極13、源極區(qū)域15、體區(qū)域14、第二絕緣膜16、柵極焊盤電極18、源極17構(gòu)成。
如圖1(A)所示，經(jīng)由n型半導體基板1的表面設(shè)置的成為第一絕緣膜的柵極氧化膜(在此未圖示)將柵極13在n型半導體基板1上設(shè)置成條紋狀。柵極13沉積多晶硅之后進行構(gòu)圖而設(shè)置，通過導入雜質(zhì)來實現(xiàn)低阻抗化。
溝道區(qū)域4是沿著柵極13在n型半導體基板1的表面設(shè)置成條紋狀的p型雜質(zhì)區(qū)域。
源極區(qū)域15是沿著柵極13設(shè)置在溝道區(qū)域4表面的n+型雜質(zhì)區(qū)域，體區(qū)域14是為了基板的電位穩(wěn)定化，沿著柵極13設(shè)置在鄰接的源極區(qū)域15之間的溝道區(qū)域4表面的p+型雜質(zhì)區(qū)域。
通過由柵極13包圍的源極區(qū)域15、溝道區(qū)域4(體區(qū)域14)構(gòu)成條紋狀的MOSFET的晶體管單元。該晶體管單元配置為多個，構(gòu)成MOSFET100的動作區(qū)域21。晶體管單元到達芯片端部，整個柵極13與包圍動作區(qū)域21的外周經(jīng)由柵極氧化膜配置在n型半導體基板1上的柵極引出電極13a連接。柵極引出電極13a也與柵極13相同，是通過雜質(zhì)的導入來實現(xiàn)低阻抗化的多晶硅。柵極引出電極13a在柵極焊盤電極18下方并與其連接。
柵極焊盤電極18沿著芯片的一邊而配置。另外，在圖1中表示配置在芯片一邊中央附近的例子，但也可以配置在芯片的拐角部。柵極焊盤電極18是經(jīng)由作為第二絕緣膜的層間絕緣膜(在此未圖示)而設(shè)置在n+型半導體基板1上的金屬電極層。另外，在包圍動作區(qū)域21外周的n型半導體基板上，設(shè)置有與柵極焊盤電極18連接、利用相同的金屬電極層的柵極配線18a。柵極配線18a也與柵極引出電極13a接觸，由此，將柵極電壓施加給各晶體管單元的柵極13上。
柵極引出電極13a以與柵極配線18a大致重疊的相同的環(huán)狀圖案而設(shè)置。另外，柵極引出電極13a也配置在柵極焊盤電極18下方，但沒有設(shè)置在柵極焊盤電極18下方的整個面上。在柵極引出電極13a下方的n型半導體基板1的表面，p+型雜質(zhì)區(qū)域29以與柵極引出電極13a大致重疊的環(huán)狀的圖案而形成。即，p+型雜質(zhì)區(qū)域29也配置在柵極焊盤電極18下方，但沒有設(shè)置在柵極焊盤電極18下方的整個面上。
在本實施方式中，如圖1(A)所示，在柵極焊盤電極18的下方分別配置有條紋狀的溝道區(qū)域4的一部分及柵極13的一部分、環(huán)狀的柵極引出電極13a的一部分及p+型雜質(zhì)區(qū)域29的一部分。柵極焊盤電極18與在其下方配置的柵極13、溝道區(qū)域4、體區(qū)域14不接觸，而與柵極引出電極13a接觸。另外，包圍芯片外周的p+型雜質(zhì)區(qū)域29與條紋狀的溝道區(qū)域4連接，與溝道區(qū)域4相同被施加源極電位。
如后所述，源極區(qū)域15不配置在柵極焊盤電極18下方的溝道區(qū)域4。
在柵極引出電極13a周圍的n型半導體基板1表面，根據(jù)需要配置擴散p+型雜質(zhì)的護圈22。護圈22為不施加任何的電位的例如p型雜質(zhì)區(qū)域。
如圖1(B)所示，源極17包圍柵極焊盤電極18，并與其鄰接而設(shè)置。源極17由與柵極焊盤電極18相同的金屬電極層構(gòu)成，覆蓋動作區(qū)域21的大部分區(qū)域，與各個晶體管單元電連接。
本實施方式的晶體管單元為條紋狀。因此，溝道區(qū)域4的一部分和與柵極焊盤電極18重疊的晶體管單元(圖1(A)的x區(qū)域的晶體管單元)通過源極17被施加所規(guī)定的電位(參照圖1(B))，電位被固定，并進行晶體管動作。
另外，在本實施方式中，在柵極焊盤電極18的下方不配置源極區(qū)域15，x區(qū)域的晶體管單元在柵極焊盤電極18的兩側(cè)源極區(qū)域15被分割。即，在圖1(A)的平面圖中，由于在源極17的下方的動作區(qū)域21在溝道區(qū)域4的表面配置有體區(qū)域14，因此，溝道區(qū)域4不露出。另一方面，在柵極焊盤電極18的下方與柵極13鄰接使溝道區(qū)域4露出。
因此，雖然對條紋狀的柵極13及溝道區(qū)域4施加所規(guī)定的電位(柵極電位、源極電位)，但進行晶體管動作的只有源極17的下方。
在圖2及圖3中，表示本實施方式的MOSFET的剖面圖。圖2是圖1(A)的a-a線的剖面圖，圖3是圖1(A)的b-b線的剖面圖。
n型半導體基板1是在n+型硅半導體基板1a上層積n-型半導體層1b等、構(gòu)成漏極區(qū)域的基板。n-型半導體基板1b例如是外延層。在n-型半導體層的表面上將多個溝道區(qū)域4設(shè)置成條紋狀。
在源極17下方的溝道區(qū)域4的表面設(shè)置有n+型雜質(zhì)區(qū)域的源極區(qū)域15和p+型雜質(zhì)區(qū)域的體區(qū)域14。在相鄰的溝道區(qū)域4間的基板表面上經(jīng)由柵極氧化膜11將由多晶硅形成的柵極13配置成條紋狀。源極區(qū)域15與柵極13一部分重疊而設(shè)置在柵極13的兩側(cè)，在相鄰的源極區(qū)域15間的溝道區(qū)域4的表面配置體區(qū)域14。
即，沿著條紋狀的柵極13，在其兩側(cè)分別條紋狀地配置溝道區(qū)域4、源極區(qū)域15、體區(qū)域16。
柵極13的上面及側(cè)面設(shè)置由BPSG(Boron Phosphorus Silicate Glass)膜等構(gòu)成的層間絕緣膜16，柵極13的周圍由柵極絕緣膜11及層間絕緣膜16覆蓋。
在層間絕緣膜16上，將金屬電極層構(gòu)圖成所希望的形狀，設(shè)置柵極焊盤電極18、柵極配線18a及源極17(參照圖1(B))。
如圖2所示，在源極17的下方，在層間絕緣膜16上設(shè)置接觸孔CH，經(jīng)由接觸孔CH，源極區(qū)域15及體區(qū)域14(溝道區(qū)域4)與源極17接觸。
在柵極焊盤電極18的下方，與源極17的下方相同，也配置有柵極13、體區(qū)域14、溝道區(qū)域4、柵極氧化膜11、層間絕緣膜16。但是，在其之間配置的層間絕緣膜16上不設(shè)置接觸孔。柵極焊盤電極18經(jīng)由設(shè)置在層間絕緣膜16上的接觸孔CH與柵極引出電極13a接觸。但與體區(qū)域14、溝道區(qū)域4不接觸。
另外，如上所述，在柵極焊盤電極18下方的溝道區(qū)域4不配置源極區(qū)域15。
即，如圖2所示，X區(qū)域在柵極焊盤電極18的下方不形成晶體管單元。
另一方面，如圖3所示，X區(qū)域的條紋狀的柵極13及溝道區(qū)域14延伸到源極17的下方。由于在源極17的下方設(shè)置有源極區(qū)域15，因此，在源極17的下方構(gòu)成晶體管單元(圖3)。在本實施方式中，在圖2及圖3中，配置有溝道區(qū)域4的區(qū)域為動作區(qū)域21。
另外，柵極焊盤電極18及柵極配線18a下方的p+型雜質(zhì)區(qū)域29包圍芯片的外周而設(shè)置，與條紋狀的溝道區(qū)域4連接(圖1(A))，這些成為等電位(源極電位)。由此，可以緩和在源極-漏極間施加逆向電壓時的柵極焊盤電極18下方的電場集中。
根據(jù)需要，在p+型雜質(zhì)區(qū)域29的外周設(shè)置作為p+型雜質(zhì)的擴散區(qū)域的護圈22。護圈22不施加任何電位，緩和p+型雜質(zhì)區(qū)域29附近的源極-漏極間產(chǎn)生的電場集中。
另外，在n型半導體層1的背面設(shè)置有與n+型半導體基板1a接觸的漏極20。
在本實施方式中，柵極焊盤電極18下方的柵極引出電極13a的寬度及p+型雜質(zhì)區(qū)域的寬度比原來相比大幅縮窄，在柵極焊盤電極18下方的n型半導體基板1的表面也配置溝道區(qū)域4、柵極13、體區(qū)域14等。
對柵極焊盤電極18下方的溝道區(qū)域4施加與晶體管單元的溝道區(qū)域4相同的源極電位。另外，柵極焊盤電極18下方的溝道區(qū)域4(及體區(qū)域14)與動作區(qū)域21形成相同的圖案。動作區(qū)域21的溝道區(qū)域4(及體區(qū)域14)以能確保MOSFET要求的擊穿電壓的條件而形成。即，即使在柵極焊盤電極18下方的溝道區(qū)域也可以確保與動作區(qū)域21相同的漏極-源極間逆向擊穿電壓。
另外，p+型雜質(zhì)區(qū)域29的寬度Wa(圖2)比溝道區(qū)域4的寬度Wb大，例如在擊穿電壓600V左右時為50μm?，F(xiàn)有(圖7)的在柵極焊盤電極48的下方整個面設(shè)置的情況下，p+型雜質(zhì)區(qū)域49的寬度例如為400μm左右。在本實施方式中，縮小p+型雜質(zhì)區(qū)域29(柵極引出電極13a)，在確保的區(qū)域配置溝道區(qū)域4、柵極13等。
這樣，在本實施方式中，在柵極焊盤電極18的下方，以與動作區(qū)域12小相同的規(guī)則(尺寸、雜質(zhì))設(shè)置溝道區(qū)域4(體區(qū)域14)。由此，在柵極焊盤電極18的下方可以確保與動作區(qū)域21要求的擊穿電壓相同的漏極-源極間逆向擊穿電壓。
另外，在變更動作區(qū)域21的擊穿電壓的情況下，通過變更動作區(qū)域21的溝道區(qū)域4的設(shè)計值，即使在柵極焊盤電極18下方也可以確保所規(guī)定的擊穿電壓。
現(xiàn)在，在柵極焊盤電極48下方配置大面積的柵極引出電極43a和與其重疊的p+型雜質(zhì)區(qū)域49，當變化動作區(qū)域51要求的擊穿電壓時，需要適當變更p+型雜質(zhì)區(qū)域49的圖案(拐角部的曲率)。
但是，根據(jù)本實施方式，與動作區(qū)域21的溝道區(qū)域4及體區(qū)域14的設(shè)計值的變更連動，在柵極焊盤電極18的下方可以確保所規(guī)定的漏極-源極間逆向擊穿電壓。
如上所述，表示了在柵極焊盤電極18的下方不配置源極區(qū)域15的例子，但設(shè)置源極區(qū)域15，也可以采用在柵極焊盤電極18下方與晶體管單元相同的結(jié)構(gòu)。但是，由于在源極區(qū)域15上不配置源極17，就有由于配置不均勻而動作不均勻的可能性。因此，特別是在用于開關(guān)元件等、不希望動作不均勻的情況下，優(yōu)選在柵極焊盤電極18的下方不設(shè)置源極區(qū)域15。
在圖4～圖6中，表示本發(fā)明的第二實施方式，圖4是用于說明晶體管單元的局部放大圖。第二實施方式的晶體管單元是溝槽結(jié)構(gòu)，其他與圖1相同。因此，MOSFET100的芯片平面圖參照圖1，對于相同的結(jié)構(gòu)要素省略其說明。
圖4省略層間絕緣膜、用虛線表示金屬電極層的平面圖，圖5是圖4的c-c線剖面圖，圖6是圖4的d-d線剖面圖。
第一實施方式為所謂的柵極是平面結(jié)構(gòu)、電流路徑為縱型的MOSFET。另一方面，第二實施方式為溝槽結(jié)構(gòu)的MOSFET。
參照圖4，在n型半導體基板1的平面圖案中，將溝槽7設(shè)置成條紋狀。在平面圖案中，柵極13、溝道區(qū)域4、源極區(qū)域15、體區(qū)域14全部形成為沿著溝槽7的條紋狀。
在該情況下，晶體管也為條紋狀，柵極焊盤電極18與溝道區(qū)域4及柵極13的一部分重疊而設(shè)置。源極、柵極配線18a的圖案與第一實施方式相同。
參照圖5，溝槽7貫通溝道區(qū)域4，具有達到n-型半導體層1b的深度。這時，溝道區(qū)域4也可以是例如在溝槽形成之前在n型半導體基板1的表面連續(xù)設(shè)置、通過溝槽7分離的區(qū)域，也可以是與溝槽7鄰接有選擇地形成的雜質(zhì)區(qū)域。
通過柵極氧化膜11覆蓋溝槽7的內(nèi)壁，設(shè)置由填充到溝槽7中的多晶硅構(gòu)成的柵極13。
在源極17的下方，與溝槽7鄰接的溝道區(qū)域4的表面形成n+型源極區(qū)域15，在相鄰的源極區(qū)域15之間的溝道區(qū)域4的表面設(shè)置p+型雜質(zhì)區(qū)域14。
覆蓋柵極13設(shè)置層間絕緣膜16，源極17經(jīng)由設(shè)置在層間絕緣膜16上設(shè)置的接觸孔CH與源極區(qū)域15及體區(qū)域14(溝道區(qū)域4)接觸。
雖然在柵極焊盤電極18的下方的n型半導體基板1上也配置溝槽7、柵極13、體區(qū)域14、溝道區(qū)域4，但柵極焊盤電極18與溝道區(qū)域4不接觸。柵極焊盤電極18經(jīng)由層間絕緣膜16上設(shè)置的接觸孔CH，與p+型雜質(zhì)區(qū)域29上的柵極引出電極13a接觸。
如圖6所示，在第二實施方式中，X區(qū)域的晶體管單元也包圍柵極焊盤電極18、并與此鄰接的源極17接觸。因此，這些電位固定，進行晶體管動作。
另外，柵極焊盤電極18下方的溝道區(qū)域4被固定為源極電位，可以確保與動作區(qū)域21相同的漏極-源極間逆向擊穿電壓。
另外，通過將柵極13設(shè)為溝槽結(jié)構(gòu)，與第一實施方式比較，可以增加配置在動作區(qū)域21的晶體管單元，提高單元密度。
另外，本發(fā)明的實施方式對n溝道型MOSFET進行了說明，對于將導電型逆向的p溝道型MOSFET、或在MOSFET的n+(p+)型半導體基板的下方配置p型(n型)基板的IGBT(集成門雙極型晶體管)也能得到同樣的效果。
權(quán)利要求
1.一種絕緣柵極型半導體裝置，其特征在于，具有一導電型半導體基板；柵極，其在該一導電型半導體基板的一主面上設(shè)置成條紋狀；逆向?qū)щ娦蜏系绤^(qū)域，其沿著所述柵極在所述一主面上設(shè)置成條紋狀；第一絕緣膜，其設(shè)置在所述柵極與所述溝道區(qū)域之間；一導電型源極區(qū)域，其沿著所述柵極在所述一主面的所述溝道區(qū)域設(shè)置成條紋狀；第二絕緣膜，其設(shè)置在所述柵極上；柵極焊盤電極，其經(jīng)由所述第二絕緣膜設(shè)置在一部分所述溝道區(qū)域上。
2.如權(quán)利要求1所述的絕緣柵極型半導體裝置，其特征在于，具有接觸孔，其設(shè)置在所述第二絕緣膜上；源極，其設(shè)置在所述第二絕緣膜上，經(jīng)由所述接觸孔與所述源極區(qū)域及所述溝道區(qū)域接觸。
3.如權(quán)利要求1所述的絕緣柵極型半導體裝置，其特征在于，具有柵極引出電極，其設(shè)置在所述一導電型半導體基板的周圍，連接在所述柵極及所述柵極焊盤電極上；高濃度逆向?qū)щ娦蛥^(qū)域，其設(shè)置在所述柵極引出電極下方的所述基板表面上，與所述溝道區(qū)域連接。
4.如權(quán)利要求2所述的絕緣柵極型半導體裝置，其特征在于，配置在所述柵極焊盤電極下方的所述溝道區(qū)域與鄰接所述柵極焊盤電極而設(shè)置的所述源極電連接。
5.如權(quán)利要求1所述的絕緣柵極型半導體裝置，其特征在于，在所述一導電型半導體基板的表面具有設(shè)置成條紋狀的溝槽，所述柵極埋設(shè)在所述溝槽中。
6.如權(quán)利要求3所述的絕緣柵極型半導體裝置，其特征在于，在所述柵極焊盤電極的下方配置有所述柵極引出電極及所述柵極的一部分。
7.一種絕緣柵極型半導體裝置，其特征在于，具有一導電型半導體基板；柵極，其在該一導電型半導體基板的一主面上設(shè)置成條紋狀；逆向?qū)щ娦蜏系绤^(qū)域，其沿著所述柵極在所述一主面上設(shè)置成條紋狀；第一絕緣膜，其設(shè)置在所述柵極與所述溝道區(qū)域之間；一導電型源極區(qū)域，其沿著所述柵極在所述一主面的所述溝道區(qū)域設(shè)置成條紋狀；第二絕緣膜，其設(shè)置在所述柵極上；柵極引出電極，其設(shè)置在所述一導電型半導體基板的周圍，連接在所述柵極及所述柵極焊盤電極上；高濃度一導電型區(qū)域，其設(shè)置在所述柵極引出電極下方的所述基板表面，與所述溝道區(qū)域連接，經(jīng)由所述第二絕緣膜在所述柵極焊盤電極下方配置有一部分所述溝道區(qū)域、所述柵極及所述柵極引出電極。
8.一種絕緣柵極型半導體裝置，其特征在于，具有半導體基板；多個細長的晶體管結(jié)構(gòu)，其形成于所述半導體基板上并且沿第一方向取向，每個細長的晶體管結(jié)構(gòu)含有溝道區(qū)域和柵極；柵極焊盤電極，其與所述柵極連接并且覆蓋所述細長晶體管結(jié)構(gòu)的第一部分；源極，其覆蓋所述晶體管結(jié)構(gòu)的第二部分；其中，源極區(qū)域形成在源極下方的溝道區(qū)域，并且在柵極焊盤電極下方的溝道區(qū)域不形成源極區(qū)域。
全文摘要
本發(fā)明涉及一種絕緣柵極型半導體裝置?，F(xiàn)有的絕緣柵極型半導體裝置中，在柵極焊盤電極的下方設(shè)置p+型雜質(zhì)區(qū)域的情況下，p+型雜質(zhì)區(qū)域的端部具有球面狀的曲率。當漏極－源極間逆向擊穿電壓為數(shù)百伏時，電場集中在球面的端部，不能得到充足的漏極－源極間逆向擊穿電壓。在平面圖案中，當p+型雜質(zhì)區(qū)域的拐角部的曲率變大時，就會犧牲能配置在動作區(qū)域的晶體管單元數(shù)。本發(fā)明提供一種絕緣柵極型半導體裝置，在柵極焊盤電極的下方也配置與晶體管單元連接的溝道區(qū)域及柵極。通過使晶體管單元為條紋狀與源極接觸，以所規(guī)定的電位固定位于柵極焊盤電極的下方的溝道區(qū)域。由此，即使不在柵極焊盤下方的整個面上設(shè)置p+型雜質(zhì)區(qū)域，也能確保所規(guī)定的漏極－源極間逆向擊穿電壓。
文檔編號H01L27/085GK101071825SQ20071010281
公開日2007年11月14日 申請日期2007年5月9日 優(yōu)先權(quán)日2006年5月10日
發(fā)明者石田裕康, 野口康成 申請人:三洋電機株式會社