專(zhuān)利名稱(chēng)：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造，更具體來(lái)說(shuō)，涉及其中施加有應(yīng)力的半導(dǎo)體器件。
背景技術(shù)：
在常規(guī)的體半導(dǎo)體晶片中制造集成電路時(shí)，將p型導(dǎo)電性的阱或n型導(dǎo)電性的阱注入于相反導(dǎo)電性的襯底中。然而，在互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)技術(shù)中，采用p型阱和n型阱二者。通過(guò)將相反的n型或p型導(dǎo)電性的擴(kuò)散區(qū)域作為阱注入來(lái)形成源極/漏極區(qū)域，從而形成金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)。當(dāng)足夠大小的應(yīng)力施加于晶體管的導(dǎo)電溝道從而在其中產(chǎn)生應(yīng)變時(shí)，晶體管的載流子遷移率會(huì)提高。通過(guò)向n型場(chǎng)效應(yīng)晶體管(NFET)的導(dǎo)電溝道施加縱向拉應(yīng)力可以實(shí)現(xiàn)該NFET的性能的提高。通過(guò)向p型場(chǎng)效應(yīng)晶體管(PFET)的導(dǎo)電溝道施加縱向壓應(yīng)力可以實(shí)現(xiàn)該P(yáng)FET的性能的提高。
可以淀積應(yīng)力施加薄膜(這里也稱(chēng)為“應(yīng)力”薄膜)以覆蓋半導(dǎo)體器件區(qū)域從而對(duì)其施加應(yīng)力，以增強(qiáng)晶體管(例如NFET或PFET器件)的導(dǎo)電性。氮化硅是可以以下列方式進(jìn)行淀積的材料中的一種材料所得到的材料層對(duì)與該層相接觸的第二材料層施加拉應(yīng)力或壓應(yīng)力。為了改進(jìn)NFET和PFET二者的導(dǎo)電性，可以形成拉應(yīng)力施加氮化物以覆蓋NFET器件區(qū)域，并且可以形成壓應(yīng)力施加氮化物以覆蓋PFET器件區(qū)域。
從制造的角度來(lái)看，可以通過(guò)應(yīng)用兩個(gè)薄膜來(lái)實(shí)現(xiàn)該目標(biāo)，每個(gè)薄膜具有不同的內(nèi)部應(yīng)力。在此情況中，可以利用上覆氧化層103來(lái)對(duì)一個(gè)應(yīng)力薄膜102進(jìn)行構(gòu)圖，在此之后，淀積第二薄膜104并隨后對(duì)其進(jìn)行構(gòu)圖以在邊界220處產(chǎn)生重疊薄膜100，如圖1的橫截面視圖所示。然而，該重疊薄膜100會(huì)產(chǎn)生某些問(wèn)題。
一個(gè)問(wèn)題在于穿過(guò)電介質(zhì)層212的接觸過(guò)孔210的制造，該過(guò)孔210用于在兩個(gè)不同應(yīng)力薄膜102、104之間的邊界220處導(dǎo)電性地接觸覆于淺槽隔離(STI)區(qū)域110上方的硅化多晶硅導(dǎo)體225。在對(duì)其它接觸孔進(jìn)行蝕刻的同時(shí)難以對(duì)該邊界220處的接觸孔進(jìn)行蝕刻，該其它接觸孔例如用于到硅化區(qū)域203的接觸過(guò)孔230的接觸孔，其中該硅化區(qū)域203覆于有源器件區(qū)域202的上方(圖2)。之所以出現(xiàn)困難是因?yàn)?，與覆于有源器件區(qū)域202之上的硅化層203上方的較小厚度的應(yīng)力薄膜102相比，覆于硅化多晶硅導(dǎo)體225上方的相對(duì)較大厚度的疊加薄膜102、103和104之間的差異。
由于薄膜總體厚度的該差異，所以不大可能將用于接觸過(guò)孔210的接觸孔蝕刻至足夠深度以適當(dāng)?shù)亟佑|硅化多晶硅導(dǎo)體225。可能引起接觸開(kāi)口失敗，如圖1的220處所見(jiàn)。接觸開(kāi)口失敗是在接觸過(guò)孔210和多晶硅導(dǎo)體之間的界面處發(fā)生比正常接觸電阻高得多的電阻的情況。當(dāng)接觸孔不能被足夠蝕刻以接觸到硅化層222時(shí)會(huì)發(fā)生接觸開(kāi)口失敗。另一方面，關(guān)于接觸過(guò)孔210延伸蝕刻深度以防止接觸開(kāi)口失敗，還會(huì)使得硅化區(qū)域203和/或有源器件區(qū)域202被過(guò)度地過(guò)蝕刻。期望的是用于形成接觸過(guò)孔230的接觸孔被蝕刻到正好落在硅化區(qū)域203的主表面205之下的深度。當(dāng)接觸孔被過(guò)度地過(guò)蝕刻時(shí)，即到達(dá)的深度處于硅化層203之下時(shí)，半導(dǎo)體器件區(qū)域202會(huì)表現(xiàn)出過(guò)度的結(jié)泄漏。
因此，需要一種結(jié)構(gòu)和相關(guān)的方法來(lái)制造可以提供多于一個(gè)的應(yīng)力薄膜的半導(dǎo)體器件，同時(shí)允許以較小的難度對(duì)到硅化多晶硅導(dǎo)體的接觸孔和到有源器件區(qū)域的接觸孔進(jìn)行蝕刻。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供一種半導(dǎo)體器件結(jié)構(gòu)，其包括第一場(chǎng)效應(yīng)晶體管(“FET”)，該第一場(chǎng)效應(yīng)晶體管具有第一溝道區(qū)域、第一源極區(qū)域、第一漏極區(qū)域以及覆于第一溝道區(qū)域上方的第一柵極導(dǎo)體。其中包含的第二FET具有第二溝道區(qū)域、第二源極區(qū)域、第二漏極區(qū)域以及覆于第二溝道區(qū)域上方的第二柵極導(dǎo)體。第一柵極導(dǎo)體和第二柵極導(dǎo)體是在第一溝道區(qū)域和第二溝道區(qū)域上方延伸的單一細(xì)長(zhǎng)導(dǎo)電部件的一部分。第一應(yīng)力薄膜覆于第一FET上方，第一應(yīng)力薄膜向第一溝道區(qū)域施加具有第一數(shù)值的應(yīng)力。第二應(yīng)力薄膜覆于第二FET上方，該第二應(yīng)力薄膜向第二溝道區(qū)域施加具有第二數(shù)值的應(yīng)力。第二數(shù)值基本上不同于第一數(shù)值。此外，第一應(yīng)力薄膜和第二應(yīng)力薄膜在公共邊界處相互鄰接并在該公共邊界處呈現(xiàn)出基本共面的主表面。


圖1是示出了半導(dǎo)體器件結(jié)構(gòu)的截面圖，在該結(jié)構(gòu)上應(yīng)用有每個(gè)均具有不同內(nèi)部應(yīng)力的兩個(gè)薄膜，并且這兩個(gè)薄膜被構(gòu)圖以形成重疊邊界，在該邊界處將形成第一導(dǎo)電接觸過(guò)孔；圖2是示出了圖1所示的半導(dǎo)體器件結(jié)構(gòu)中將形成第二導(dǎo)電接觸過(guò)孔的不同位置的截面圖；圖3是示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式的包括具有鄰接應(yīng)力薄膜的第一晶體管和第二晶體管的結(jié)構(gòu)的頂視平面圖；圖4是示出了圖3所示結(jié)構(gòu)的通過(guò)A-A’線(xiàn)的局部截面圖；圖5A是通過(guò)圖3中的X-X’線(xiàn)的局部截面圖，示出了制造圖3所示結(jié)構(gòu)的特定階段；圖5B是通過(guò)圖3中的Y-Y’線(xiàn)的相應(yīng)局部截面圖，進(jìn)一步示出了制造圖3所示結(jié)構(gòu)的特定階段；圖5C是通過(guò)圖3中的A-A’線(xiàn)的相應(yīng)局部截面圖，進(jìn)一步示出了制造圖3所示結(jié)構(gòu)的特定階段；圖6A、圖6B和圖6C分別是示出了在圖5A、圖5B和圖5C所示的制造階段之后的制造圖3所示結(jié)構(gòu)的階段的相應(yīng)視圖；圖7A、圖7B和圖7C分別是示出了在圖6A、圖6B和圖6C所示的制造階段之后的制造圖3所示結(jié)構(gòu)的階段的相應(yīng)視圖；圖8A、圖8B和圖8C分別是示出了在圖7A、圖7B和圖7C所示的制造階段之后的制造圖3所示結(jié)構(gòu)的階段的相應(yīng)視圖；以及圖9A、圖9B和圖9C分別是示出了在圖8A、圖8B和圖8C所示的制造階段之后的制造圖3所示結(jié)構(gòu)的階段的相應(yīng)視圖。
具體實(shí)施例方式
圖3是示出了本發(fā)明實(shí)施方式的頂視圖。如圖3所示，在半導(dǎo)體襯底中提供半導(dǎo)體器件區(qū)域302、304。在圖3的實(shí)施方式中，半導(dǎo)體器件區(qū)域302、304優(yōu)選地被隔離結(jié)構(gòu)相互隔離開(kāi)，該隔離結(jié)構(gòu)例如是淺槽隔離(STI)350，其從襯底的主表面向下延伸并包繞每個(gè)單獨(dú)區(qū)域302、304。p型場(chǎng)效應(yīng)晶體管(PFET)具有源極區(qū)域303、漏極區(qū)域305以及處于區(qū)域302中的在源極區(qū)域和漏極區(qū)域之間延伸的源極-漏極導(dǎo)電路徑，該導(dǎo)電路徑延伸通過(guò)PFET的溝道區(qū)域310。n型場(chǎng)效應(yīng)晶體管(NFET)具有源極區(qū)域307、漏極區(qū)域309以及處于區(qū)域304中的在源極區(qū)域和漏極區(qū)域之間延伸的源極-漏極導(dǎo)電路徑，該導(dǎo)電路徑延伸通過(guò)NFET的溝道區(qū)域311。
半導(dǎo)體器件區(qū)域302、304優(yōu)選地是襯底的單晶半導(dǎo)體區(qū)域，該襯底是體襯底或絕緣體上半導(dǎo)體(SOI))襯底。在SOI襯底中，在絕緣層上方提供相對(duì)較薄的單晶半導(dǎo)體區(qū)域作為器件區(qū)域。與FET的源極-漏極導(dǎo)電溝道被提供在體半導(dǎo)體區(qū)域中的情況相比，當(dāng)FET的源極-漏極導(dǎo)電溝道被提供在SOI層中時(shí)，通?？梢詫?shí)現(xiàn)更快的切換操作，因?yàn)榫w管的有源器件區(qū)域和體半導(dǎo)體區(qū)域之間的結(jié)電容被降低或消除。
導(dǎo)電部件330包括分別用作PFET和NFET的柵極導(dǎo)體322和324的部分。因此，導(dǎo)電部件在PFET的溝道區(qū)域310上方以及NFET的溝道區(qū)域上方延伸。該導(dǎo)電部件還在兩個(gè)半導(dǎo)體區(qū)域之間提供的STI區(qū)域350上方延伸。因此，導(dǎo)電部件在這兩個(gè)半導(dǎo)體區(qū)域302、304上方延伸，以從PFET器件區(qū)域302的外端306貫穿至NFET器件區(qū)域304的外端308。導(dǎo)電部件330還將NFET和PFET的柵極導(dǎo)體322、324保持在公共電位處。導(dǎo)電部件可以包括單層或多層。在本發(fā)明的一個(gè)實(shí)施方式中，導(dǎo)電部件包括多晶半導(dǎo)體層。在此情況下，該導(dǎo)電部件被稱(chēng)為“多晶硅導(dǎo)體(polyconductor)(PC)”。在另一實(shí)施方式中，導(dǎo)電部件包括此種多晶硅導(dǎo)體和覆于該多晶硅導(dǎo)體上方的硅化物層。優(yōu)選地，導(dǎo)電部件330是一種“多晶硅導(dǎo)體”，其包括多晶硅以提供功能匹配，該多晶硅導(dǎo)體用作用于PFET和NFET二者的晶體管柵極。此種多層導(dǎo)電部件的進(jìn)一步細(xì)節(jié)將在下面進(jìn)行描述。
電介質(zhì)間隔層380布置在導(dǎo)電部件的側(cè)壁上，該電介質(zhì)間隔層380優(yōu)選地包括硅氧化物至少作為最外層。應(yīng)力薄膜402、404覆于器件區(qū)域302、304和導(dǎo)電部件330上方。應(yīng)力薄膜的大小不必如圖3所示，其中應(yīng)力薄膜可以占據(jù)更小或更大的面積。應(yīng)力薄膜的邊緣403、405的位置不必如圖所示，也不必相互對(duì)準(zhǔn)。然而，在任何情況下，應(yīng)力薄膜402、404在覆于兩個(gè)半導(dǎo)體區(qū)域302、304之間的STI區(qū)域上方的公共邊界407處彼此鄰接。
仍然如圖3所示，提供接觸過(guò)孔342以與導(dǎo)電部件330進(jìn)行導(dǎo)電通信。在344處示出了到PFET源極區(qū)域的單獨(dú)接觸過(guò)孔。為簡(jiǎn)單起見(jiàn)，在圖3中僅示出了一個(gè)這樣的到PFET源極的接觸過(guò)孔344。通常，向PFET和NFET的源極區(qū)域和漏極區(qū)域提供類(lèi)似于344處所示的接觸。這樣的接觸過(guò)孔342、344是通過(guò)在相應(yīng)位置處形成接觸孔且然后利用導(dǎo)電材料來(lái)填充這些接觸孔而形成的。優(yōu)選地，導(dǎo)電材料包括一種或多種金屬或金屬的導(dǎo)電化合物，并且可以包括一種或多種就它們的特性而選擇的材料，該特性在于增強(qiáng)導(dǎo)電過(guò)孔342和導(dǎo)電部件330之間的粘合性和/或在于形成阻止導(dǎo)電過(guò)孔342和導(dǎo)電部件330之間導(dǎo)電材料的電子遷移或其它分子運(yùn)動(dòng)的阻擋層。
圖4是圖3所示實(shí)施方式的通過(guò)A-A’線(xiàn)的截面圖。如圖4所示，導(dǎo)電部件330優(yōu)選地具有多層，其中第一層334包括諸如摻雜多晶硅之類(lèi)的材料，以及低電阻的第二層332包括諸如一種或多種材料或者金屬導(dǎo)電化合物之類(lèi)的低電阻導(dǎo)電材料。優(yōu)選地，低電阻的第二層332包括導(dǎo)電性金屬硅化物。導(dǎo)電性硅化物可以包括硅化鎢、硅化鎳、硅化鈷或硅化鈦等的一種或多種。
第一應(yīng)力薄膜402優(yōu)選地具有內(nèi)部壓應(yīng)力，從而其將壓應(yīng)力施加到與其接觸的PFET的半導(dǎo)體區(qū)域302。優(yōu)選地，這種應(yīng)力薄膜402增強(qiáng)PFET的性能。第二應(yīng)力薄膜404優(yōu)選地具有內(nèi)部拉應(yīng)力，從而其將拉應(yīng)力施加到與其接觸的NFET的半導(dǎo)體區(qū)域304。類(lèi)似地，這種應(yīng)力薄膜404增強(qiáng)NFET的性能。優(yōu)選地，該應(yīng)力薄膜包括諸如氮化硅(Si3N4)之類(lèi)的材料。通過(guò)改變氮化硅淀積的條件(例如蒸汽壓力和溫度)，可以形成具有特定類(lèi)型的內(nèi)部應(yīng)力(即，壓應(yīng)力或拉應(yīng)力)和特定大小的此應(yīng)力的應(yīng)力薄膜。這些參數(shù)，即應(yīng)力類(lèi)型和大小，可以統(tǒng)稱(chēng)為應(yīng)力的“數(shù)值”。
現(xiàn)在描述制造圖3和圖4所示結(jié)構(gòu)的優(yōu)選方法。參考圖5A、5B和5C，在特定的制造階段中，已形成了PFET 300和NFET 301。淀積具有第一數(shù)值內(nèi)部應(yīng)力的第一應(yīng)力薄膜402以覆蓋PFET 300和NFET 301。優(yōu)選地，該應(yīng)力薄膜包括氮化硅，其優(yōu)選地為化學(xué)計(jì)量的氮化硅(Si3N4)。
如圖5A所具體示出的，導(dǎo)電部件330用作PFET 300的柵極導(dǎo)體，該導(dǎo)電部件包括多晶硅導(dǎo)體部分334和覆于該多晶硅導(dǎo)體部分上方的低電阻層322。該導(dǎo)電部件330通過(guò)柵極電介質(zhì)321與溝道區(qū)域310間隔開(kāi)，并且側(cè)面與電介質(zhì)間隔層380相連。同樣如圖5A所示，每個(gè)電介質(zhì)間隔層380具有雙重結(jié)構(gòu)，其包括L形的第一間隔層382和覆于該L形間隔層382上方的第二間隔層384。該第一L型間隔層優(yōu)選地包括或主要包括諸如硅氧化物之類(lèi)的氧化物，如二氧化硅。該第二間隔層優(yōu)選地包括氮化硅，然而，可選擇地，第二間隔層可以包括硅氧化物，例如二氧化硅。在圖5B中示出了類(lèi)似的結(jié)構(gòu)，其中導(dǎo)電部件330覆于NFET的溝道區(qū)域321上方。
優(yōu)選地，形成應(yīng)力薄膜402使得其覆蓋源極區(qū)域303、漏極區(qū)域305以及導(dǎo)電部件330中的每一個(gè)，其在溝道區(qū)域310之上的高度超過(guò)導(dǎo)電部件的高度。為了實(shí)現(xiàn)該結(jié)果，需要采用這樣一種工藝，其中通過(guò)淀積和蝕刻的組合工藝來(lái)淀積應(yīng)力薄膜材料。在一個(gè)示例性工藝中，可以首先在淀積優(yōu)于蝕刻的第一組淀積條件下淀積該應(yīng)力薄膜材料。隨后，改變淀積條件使得蝕刻占優(yōu)。通常，附加的淀積步驟將應(yīng)力薄膜的高度提升至期望水平?？蛇x擇地，在一個(gè)淀積步驟后接一個(gè)蝕刻步驟的初始循環(huán)之后可以進(jìn)行淀積和蝕刻的一個(gè)或多個(gè)附加循環(huán)以形成應(yīng)力薄膜402。
在將應(yīng)力薄膜402形成為處于溝道區(qū)域310之上的期望高度(圖5A)之后，接下來(lái)淀積停止層406以覆在第一應(yīng)力薄膜402上方。該停止層406優(yōu)選地形成為共形層(conformal layer)，即一個(gè)符合其覆蓋的應(yīng)力薄膜402的形貌的層。可選擇地，停止層可以是平坦化類(lèi)型，其旨在填充間隙并平緩形貌。該停止層優(yōu)選地通過(guò)低溫氧化物(LTO)淀積來(lái)形成，其可以包括使用TEOS(正硅酸乙酯)前體的淀積，或可選地使用硅烷前體。在特定實(shí)施方式中，停止層可以通過(guò)摻雜或未摻雜的硅酸鹽玻璃的淀積來(lái)形成。在另一實(shí)施方式中，停止層可以通過(guò)旋涂玻璃材料的淀積和隨后的烘焙來(lái)形成。
圖5C示出了第一應(yīng)力薄膜402和覆于該應(yīng)力薄膜上方的停止層406，結(jié)果，在稍后將形成導(dǎo)電過(guò)孔從而接觸導(dǎo)電部件330的低電阻層332或多晶硅導(dǎo)體部分334中至少一個(gè)的結(jié)構(gòu)的位置處，該第一應(yīng)力薄膜402和停止層406覆在第一和第二半導(dǎo)體區(qū)域302、304之間的STI區(qū)域350上方。
如圖6A、6B和6C進(jìn)一步所示，在形成第一應(yīng)力薄膜402之后，從其中停止層406和第一應(yīng)力薄膜覆在第二半導(dǎo)體區(qū)域304上方的結(jié)構(gòu)中選擇性地去除該停止層406和第一應(yīng)力薄膜。還從其中停止層406和薄膜402覆在STI區(qū)域350的部分412上方(圖6C)的結(jié)構(gòu)中去除該停止層406和薄膜402，其中該STI區(qū)域350將第一半導(dǎo)體區(qū)域302與第二半導(dǎo)體區(qū)域304分隔開(kāi)。例如通過(guò)淀積光致抗蝕劑并對(duì)其進(jìn)行光刻構(gòu)圖以提供開(kāi)口而執(zhí)行該步驟，其中該開(kāi)口暴露停止層和第一應(yīng)力薄膜的一部分。此后，例如通過(guò)選擇性蝕刻而將停止層406和第一應(yīng)力薄膜402去除。可以使用濕法蝕刻或干法蝕刻(例如反應(yīng)離子蝕刻)來(lái)去除這些層。在該步驟結(jié)束時(shí)，停止層406和第一應(yīng)力薄膜402按原樣保持為覆于PFET 300上方(圖6A)但被從NFET 301去除(圖6B)。
之后形成第二應(yīng)力薄膜。第二應(yīng)力薄膜優(yōu)選地具有內(nèi)部拉應(yīng)力而不是第一應(yīng)力薄膜特有的內(nèi)部壓應(yīng)力。參考圖7A、7B和7C，形成第二應(yīng)力薄膜404以覆于NFET 301、PFET 300以及覆蓋PFET 300的第一應(yīng)力薄膜402和停止層406上方。在初始形成的時(shí)候，第二應(yīng)力薄膜404通常符合包括覆于其下方的導(dǎo)電部件330的形貌。然而，就像第一應(yīng)力薄膜的情況一樣，第二應(yīng)力薄膜可以具有平坦化特性，從而平緩與位于其下方的形貌相關(guān)的應(yīng)力薄膜的形貌。就像在淀積第一應(yīng)力薄膜402的情況中一樣，可以通過(guò)依次淀積和蝕刻步驟來(lái)形成第二應(yīng)力薄膜，例如按照如下順序，即淀積步驟，之后是蝕刻步驟，然后是另一淀積步驟。如圖7C所示，在該處理步驟的結(jié)束時(shí)，第二應(yīng)力薄膜404的部分408與STI區(qū)域350之上的停止層406和第一應(yīng)力薄膜402重疊。
接下來(lái)，如圖8A、8B和8C所示，執(zhí)行進(jìn)一步的處理以使該結(jié)構(gòu)平坦化，其方式是在停止層406上停止。優(yōu)選地，對(duì)襯底的暴露表面應(yīng)用化學(xué)機(jī)械拋光(CMP)工藝。以此方式，CMP工藝去除了第一應(yīng)力薄膜402和第二應(yīng)力薄膜404的形貌。此外，CMP工藝有效地去除了位于停止層406上方的第二應(yīng)力薄膜的部分，從而結(jié)構(gòu)成為如圖8A所示那樣。以此方式，CMP工藝將第一和第二應(yīng)力薄膜402、404平坦化。在該制造階段結(jié)束時(shí)，該結(jié)構(gòu)成為如圖8A、8B和8C所示那樣。
之后，如圖9A、9B和9C進(jìn)一步所示，優(yōu)選地，例如通過(guò)濕法化學(xué)蝕刻而從該結(jié)構(gòu)中去除停止層。隨后，淀積層間電介質(zhì)層(ILD)410以覆在該結(jié)構(gòu)上方。然而，當(dāng)停止層主要包括氧化物特別是硅氧化物并且隨后淀積的ILD主要包括硅氧化物時(shí)，優(yōu)選地在淀積ILD之前不去除該停止層。優(yōu)選地，淀積ILD以接觸覆于PFET 300上方的第一應(yīng)力薄膜402(圖9A)，并且使得ILD接觸覆于NFET 301上方的第二應(yīng)力薄膜404(圖9B)。如圖9C具體所示的，ILD覆于第一應(yīng)力薄膜402和第二應(yīng)力薄膜404鄰接的邊界407處并且沒(méi)有一個(gè)應(yīng)力薄膜與另一個(gè)應(yīng)力薄膜重疊。ILD優(yōu)選地包括氧化物。然而，可選擇地，可以通過(guò)任何適當(dāng)?shù)墓に噥?lái)形成ILD，這些工藝可以包括淀積有機(jī)材料，例如硅低K(“SILK”)電介質(zhì)材料。
在形成ILD 410之后，蝕刻接觸孔以與第一和第二應(yīng)力薄膜之間的邊界407一致，在此之后利用一種或多種金屬或金屬的導(dǎo)電化合物來(lái)填充接觸孔以形成如圖3和圖4所示的接觸342。與此同時(shí)，對(duì)一個(gè)或多個(gè)接觸孔進(jìn)行蝕刻以接觸NFET和PFET晶體管中每一個(gè)的源極區(qū)域和漏極區(qū)域中的至少一個(gè)，并且通過(guò)一種或多種金屬或金屬的導(dǎo)電化合物來(lái)填充這些一個(gè)或多個(gè)接觸孔以形成一個(gè)或多個(gè)接觸過(guò)孔，例如圖3中344所示的接觸孔。
在上述方法的變體中，交換NFET和PFET的位置。此外，第一應(yīng)力薄膜優(yōu)選地具有拉應(yīng)力而第二應(yīng)力薄膜優(yōu)選地具有壓應(yīng)力。在此情況下，第一應(yīng)力薄膜保持作為覆于NFET上方的應(yīng)力薄膜，而稍后形成的第二應(yīng)力薄膜形成為覆于PFET上方。
從前面描述的結(jié)構(gòu)和方法中，下列優(yōu)點(diǎn)是顯而易見(jiàn)的。因?yàn)榈谝缓偷诙?yīng)力薄膜不重疊并且具有均勻的厚度，其中它們覆于多晶硅導(dǎo)體上方并且它們覆于每個(gè)FET的源極區(qū)域和漏極區(qū)域上方，所以改進(jìn)了刻蝕接觸孔的工藝。另一個(gè)優(yōu)點(diǎn)是第一和第二應(yīng)力薄膜可以制得比以前的可能厚度更厚。更厚的應(yīng)力薄膜可以施加比以前更大的應(yīng)力，因?yàn)槠湟愿蟮暮穸雀采w了每個(gè)FET的源極和漏極區(qū)域。第三個(gè)優(yōu)點(diǎn)是僅使用一個(gè)光掩膜來(lái)定義第一和第二應(yīng)力薄膜的位置，并且僅需要一個(gè)掩蔽步驟來(lái)定義第一和第二應(yīng)力薄膜之間的公共邊界。
盡管已根據(jù)本發(fā)明特定的優(yōu)選實(shí)施方式對(duì)本發(fā)明進(jìn)行了描述，但在不偏離本發(fā)明的真正范圍和實(shí)質(zhì)的情況下，可以對(duì)其做出很多修改和改進(jìn)，本發(fā)明的真正范圍和實(shí)質(zhì)僅受所附權(quán)利要求的限制。
權(quán)利要求
1.一種半導(dǎo)體器件結(jié)構(gòu)，包括第一場(chǎng)效應(yīng)晶體管(“FET”)，其具有第一溝道區(qū)域、第一源極區(qū)域、第一漏極區(qū)域以及覆于所述第一溝道區(qū)域上方的第一柵極導(dǎo)體；第二FET，其具有第二溝道區(qū)域、第二源極區(qū)域、第二漏極區(qū)域以及覆于所述第二溝道區(qū)域上方的第二柵極導(dǎo)體，所述第一柵極導(dǎo)體和所述第二柵極導(dǎo)體是在所述第一溝道區(qū)域和所述第二溝道區(qū)域上方延伸的單一細(xì)長(zhǎng)導(dǎo)電部件的一部分；第一應(yīng)力薄膜，其覆于所述第一FET上方，所述第一應(yīng)力薄膜向所述第一溝道區(qū)域施加具有第一數(shù)值的應(yīng)力；以及第二應(yīng)力薄膜，其覆于所述第二FET上方，所述第二應(yīng)力薄膜向所述第二溝道區(qū)域施加具有第二數(shù)值的應(yīng)力，所述第二數(shù)值基本上不同于所述第一數(shù)值，其中，所述第一應(yīng)力薄膜和第二應(yīng)力薄膜在公共邊界處相互鄰接并在所述公共邊界處存在基本共面的主表面。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一應(yīng)力薄膜和所述第二應(yīng)力薄膜中沒(méi)有一個(gè)薄膜在所述公共邊界處與所述第一應(yīng)力薄膜和所述第二應(yīng)力薄膜中的另一個(gè)薄膜重疊。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件結(jié)構(gòu)，進(jìn)一步包括層間電介質(zhì)層(ILD)，其覆于所述第一應(yīng)力薄膜和所述第二應(yīng)力薄膜上方，導(dǎo)電過(guò)孔在所述公共邊界處延伸通過(guò)所述ILD和所述第一應(yīng)力薄膜和第二應(yīng)力薄膜以接觸所述導(dǎo)電部件。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一數(shù)值是壓性的，以及所述第二數(shù)值是拉性的。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一FET包括PFET，以及所述第二FET包括NFET。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一FET的所述第一源極區(qū)域、第一溝道區(qū)域以及第一漏極區(qū)域提供在第一半導(dǎo)體區(qū)域中，所述第二源極區(qū)域、第二溝道區(qū)域以及第二漏極區(qū)域提供在第二半導(dǎo)體區(qū)域中，所述半導(dǎo)體器件結(jié)構(gòu)進(jìn)一步包括至少一個(gè)隔離區(qū)域，用于分離并電隔離所述第一半導(dǎo)體區(qū)域和所述第二半導(dǎo)體區(qū)域。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一應(yīng)力薄膜和第二應(yīng)力薄膜的主表面至少基本上是平面的。
8.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一柵極導(dǎo)體和第二柵極導(dǎo)體分別包括遠(yuǎn)離所述第一溝道區(qū)域和第二溝道區(qū)域的頂部表面，并且所述第一應(yīng)力薄膜和第二應(yīng)力薄膜覆于所述第一柵極導(dǎo)體和第二柵極導(dǎo)體的所述頂部表面上方。
9.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件結(jié)構(gòu)，其中，所述第一應(yīng)力薄膜和所述第二應(yīng)力薄膜中的每一個(gè)均主要包括氮化硅。
10.一種制造半導(dǎo)體器件結(jié)構(gòu)的方法，包括形成第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管(FET)，所述第一場(chǎng)效應(yīng)晶體管(FET)具有第一溝道區(qū)域、第一源極區(qū)域、第一漏極區(qū)域以及覆于所述第一溝道區(qū)域上方的第一柵極導(dǎo)體；所述第二FET具有第二溝道區(qū)域、第二源極區(qū)域、第二漏極區(qū)域以及覆于所述第二溝道區(qū)域上方的第二柵極導(dǎo)體；所述第一柵極導(dǎo)體和第二柵極導(dǎo)體是在所述第一溝道區(qū)域和第二溝道區(qū)域上方延伸的單一細(xì)長(zhǎng)導(dǎo)電部件的一部分；形成第一應(yīng)力薄膜以覆于所述第一FET和第二FET上方，所述第一應(yīng)力薄膜用于施加具有第一數(shù)值的應(yīng)力；形成停止層，以覆于所述第一應(yīng)力薄膜上方；去除覆于所述第二FET上方的所述第一應(yīng)力薄膜的部分；形成第二應(yīng)力薄膜以覆于所述第二FET上方，所述第二應(yīng)力薄膜用于施加具有第二數(shù)值的應(yīng)力；對(duì)所述第一應(yīng)力薄膜和第二應(yīng)力薄膜進(jìn)行平坦化，至少直到暴露所述停止層；以及形成層間電介質(zhì)層(ILD)，其覆于所述第一應(yīng)力薄膜和第二應(yīng)力薄膜上方，使得所述第一應(yīng)力薄膜和第二應(yīng)力薄膜在公共邊界處相互鄰接并在所述公共邊界處存在基本共面的主表面。
11.根據(jù)權(quán)利要求10所述的方法，其中，所述第一應(yīng)力薄膜和所述第二應(yīng)力薄膜中沒(méi)有一個(gè)薄膜在所述公共邊界處與所述第一應(yīng)力薄膜和所述第二應(yīng)力薄膜中的另一個(gè)薄膜重疊。
12.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括形成導(dǎo)電過(guò)孔，該導(dǎo)電過(guò)孔在所述公共邊界處延伸通過(guò)所述ILD和所述第一應(yīng)力薄膜及第二應(yīng)力薄膜，以接觸所述導(dǎo)電部件。
13.根據(jù)權(quán)利要求11所述的方法，其中，所述第一數(shù)值是壓性的，以及所述第二數(shù)值是拉性的。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述第一FET包括PFET，以及所述第二FET包括NFET。
15.根據(jù)權(quán)利要求11所述的方法，進(jìn)一步包括形成至少一個(gè)隔離區(qū)域，所述隔離區(qū)域限定襯底的第一半導(dǎo)體區(qū)域和第二半導(dǎo)體區(qū)域，所述第一半導(dǎo)體區(qū)域和第二半導(dǎo)體區(qū)域相互之間電隔離，其中，形成所述第一FET的所述步驟包括在所述第一半導(dǎo)體區(qū)域中形成第一源極區(qū)域、第一溝道區(qū)域以及第一漏極區(qū)域，形成所述第二FET的所述步驟包括在所述第二半導(dǎo)體區(qū)域中提供所述第二源極區(qū)域、第二溝道區(qū)域以及第二漏極區(qū)域。
16.根據(jù)權(quán)利要求11所述的方法，其中，當(dāng)形成所述ILD時(shí)，所述第一柵極導(dǎo)體和第二柵極導(dǎo)體分別包括遠(yuǎn)離所述第一溝道區(qū)域和第二溝道區(qū)域的頂部表面，并且所述第一應(yīng)力薄膜和第二應(yīng)力薄膜覆于所述第一柵極導(dǎo)體和第二柵極導(dǎo)體的所述頂部表面上方。
17.根據(jù)權(quán)利要求11所述的方法，其中，通過(guò)一系列步驟來(lái)形成所述第一應(yīng)力薄膜和第二應(yīng)力薄膜中的每一個(gè)，這些步驟包括淀積包括應(yīng)力材料的第一層，回刻蝕所述第一層，以及隨后淀積包括所述應(yīng)力材料的第二層以覆于所述第一層上方。
18.根據(jù)權(quán)利要求15所述的方法，其中，所述第一應(yīng)力薄膜和第二應(yīng)力薄膜中的每一個(gè)均包括氮化物。
19.根據(jù)權(quán)利要求18所述的方法，其中，所述第一半導(dǎo)體區(qū)域和第二半導(dǎo)體區(qū)域主要包括硅，以及所述氮化物包括氮化硅。
20.根據(jù)權(quán)利要求19所述的方法，其中所述停止層包括硅氧化物。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件結(jié)構(gòu)，其包括第一場(chǎng)效應(yīng)晶體管(“FET”)，第一FET具有第一溝道區(qū)域、第一源極區(qū)域、第一漏極區(qū)域以及覆于第一溝道區(qū)域上方的第一柵極導(dǎo)體。其中包含的第二FET具有第二溝道區(qū)域、第二源極區(qū)域、第二漏極區(qū)域以及覆于第二溝道區(qū)域上方的第二柵極導(dǎo)體。第一和第二柵極導(dǎo)體是在第一和第二溝道區(qū)域上方延伸的單一細(xì)長(zhǎng)導(dǎo)電部件的一部分。第一應(yīng)力薄膜覆于第一FET上方，第一應(yīng)力薄膜向第一溝道區(qū)域施加具有第一數(shù)值的應(yīng)力。第二應(yīng)力薄膜覆于第二FET上方，第二應(yīng)力薄膜向第二溝道區(qū)域施加具有第二數(shù)值的應(yīng)力。第二數(shù)值基本上不同于第一數(shù)值。此外，第一和第二應(yīng)力薄膜在公共邊界處相互鄰接并在該公共邊界處存在基本共面的主表面。
文檔編號(hào)H01L21/8238GK101075617SQ20071010445
公開(kāi)日2007年11月21日 申請(qǐng)日期2007年4月23日 優(yōu)先權(quán)日2006年5月16日
發(fā)明者陳向東, 楊海寧 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司