專利名稱：非易失性存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，更具體地講，涉及非易失性 存儲器件及其制造方法。
背景技術(shù)：
浮動?xùn)艠O場效應(yīng)晶體管廣泛應(yīng)用于集成電路存儲器件。通常的浮動?xùn)艠O 集成電路場效應(yīng)晶體管包括分隔開的源區(qū)和漏區(qū)；有源(溝道-支持)區(qū)， 形成在源區(qū)和漏區(qū)之間；柵結(jié)構(gòu)，包括溝道上的隧道氧化層、在隧道氧化層 上的浮動?xùn)?電荷捕獲(charge trap))層、在浮動?xùn)艑由系碾娊橘|(zhì)層和在電 介質(zhì)層上的控制柵極。
始終存在著增大可以在給定量的空間中提供的存儲容量的驅(qū)使。因此， 已經(jīng)減小了存儲單元的尺寸。此外，也已經(jīng)采用了可以提高對晶片面積進(jìn)行 有效利用的單元架構(gòu)(cell architecture )，例如可堆疊的單元架構(gòu)。

發(fā)明內(nèi)容
在本發(fā)明的一些實施例中，存儲器件包括第一有源區(qū)，在基底上；第 一源/漏區(qū)和第二源/漏區(qū)，在所述基底上，所述第一源/漏區(qū)毗鄰所述第一有 源區(qū)中對應(yīng)的第 一側(cè)壁，所述第二源/漏區(qū)毗鄰所述第 一有源區(qū)中對應(yīng)的第二 側(cè)壁。第一柵結(jié)構(gòu)，在所述第一源/漏區(qū)和所述第二源/漏區(qū)之間的第一有源區(qū) 上。第二有源區(qū)，在位于所述第一源/漏區(qū)和所述第二源/漏區(qū)之間并毗鄰所述 第一源/漏區(qū)和所述第二源/漏區(qū)的第一柵結(jié)構(gòu)上。第二柵結(jié)構(gòu)，在所述第二有 源區(qū)上，位于所述第一柵結(jié)構(gòu)的上面。所述第一柵結(jié)構(gòu)可包括第一伸長的 導(dǎo)電柵極；電介質(zhì)層，環(huán)繞所述第一伸長的導(dǎo)電柵極區(qū)域；電荷捕獲層，環(huán) 繞所述電介質(zhì)層和所述第一伸長的導(dǎo)電柵極；隧道氧化層，環(huán)繞所述電荷捕
獲層、所述電介質(zhì)層和所述第一伸長的導(dǎo)電柵極。所述第二柵結(jié)構(gòu)可包括隧道氧化圖案，在所述第二有源區(qū)上；電荷捕獲圖案，在所述隧道氧化圖案 上；電介質(zhì)圖案，在所述電荷捕獲圖案上；第二伸長的導(dǎo)電柵極，在所述電 介質(zhì)圖案上，并基本上平行于所述第一伸長的導(dǎo)電柵極。在另外的實施例中，所述第一源/漏區(qū)和所述第二源/漏區(qū)中的每個可包 括第一子區(qū)，設(shè)置成與所述第二柵結(jié)構(gòu)相鄰，并具有第一雜質(zhì)濃度；第二 子區(qū)，設(shè)置成與所述第一柵結(jié)構(gòu)相鄰，并具有第二雜質(zhì)濃度。所述第一源/漏 區(qū)和所述第二源/漏區(qū)可包括單晶半導(dǎo)體區(qū)。所述第一源/漏區(qū)和所述第二源/ 漏區(qū)可被分隔開的溝槽隔離區(qū)限制邊界。根據(jù)另外的實施例，所述第 一柵結(jié)構(gòu)和所述第二柵結(jié)構(gòu)是基本平行的伸 長的柵結(jié)構(gòu)，其中，所述第一柵結(jié)構(gòu)的一部分延伸超過所述第二柵結(jié)構(gòu)的端 部。所述存儲器件還可包括層間電介質(zhì)(ILD)層，覆蓋所述第二柵結(jié)構(gòu)； 導(dǎo)電布線結(jié)構(gòu)，設(shè)置在所述層間電介質(zhì)層上，并具有接觸塞，所述接觸塞穿 過層間電介質(zhì)層延伸，以接觸所述第一柵結(jié)構(gòu)中延伸超過所述第二柵結(jié)構(gòu)的 那部分。在本發(fā)明的另外的實施例中，所述存儲器件還可包括位于所述第一有源 區(qū)下面的第三柵結(jié)構(gòu)。所述第三柵結(jié)構(gòu)可包括電荷捕獲結(jié)構(gòu)，位于所述第 一有源區(qū)的下面；摻雜的控制柵區(qū)，在所述基底中，位于所述電荷捕獲結(jié)構(gòu) 的下面。所述電荷捕獲結(jié)構(gòu)可包括被隧道氧化層環(huán)繞的電荷捕獲層。所述電 荷捕獲結(jié)構(gòu)可位于在所述第一源/漏區(qū)和所述第二源/漏區(qū)之間的第一有源區(qū) 的下面。在一些實施例中，所述電荷捕獲結(jié)構(gòu)延伸成位于所述第一源/漏區(qū)、 所述第二源/漏區(qū)和所述第一有源區(qū)的下面。在另外的實施例中，所述第一源 /漏區(qū)和所述第二源/漏區(qū)中的每個可包括第一子區(qū)，與所述第二柵結(jié)構(gòu)相鄰， 并具有第一雜質(zhì)濃度；第二子區(qū)，與所述第一柵結(jié)構(gòu)相鄰，并具有第二雜質(zhì)濃度；第三子區(qū)，與所述第三柵結(jié)構(gòu)相鄰，并具有第三雜質(zhì)濃度。在本發(fā)明的一些實施例中， 一種存儲器件包括摻雜的控制柵區(qū)，在基 底中；電荷捕獲結(jié)構(gòu)，在所述摻雜的控制柵區(qū)上。所述器件還包括第一有 源區(qū)，在所述電荷捕獲結(jié)構(gòu)上；第一源/漏區(qū)和第二源/漏區(qū)，在所述基底上， 所迷第一源/漏區(qū)毗鄰所述第一有源區(qū)的第一側(cè)壁，所述第二源/漏區(qū)毗鄰所述 第一有源區(qū)的第二側(cè)壁；第一柵結(jié)構(gòu)，在所述第一源/漏區(qū)和所述第二源/漏區(qū) 之間的第一有源區(qū)上。所述器件還包括第二有源區(qū)，在位于所述第一源/漏 區(qū)和所述第二源/漏區(qū)之間并毗鄰所述第一源/漏區(qū)和所述第二源/漏區(qū)的第一 柵結(jié)構(gòu)上；第二柵結(jié)構(gòu)，位于所述第二有源區(qū)上，位于所述第一柵結(jié)構(gòu)的上 面。本發(fā)明的 一些實施例提供了 一種構(gòu)造存儲單元的方法。形成層的堆疊，所述層的堆疊包括其間具有至少 一個犧牲層的至少兩個半導(dǎo)體層。形成分隔開的溝槽隔離區(qū)，各穿過所述層的堆疊延伸。將所述層的堆疊圖案化，以形成圖案的堆疊，所述圖案的堆疊包括至少兩個半導(dǎo)體圖案、位于所述半導(dǎo)體圖案之間的至少一個犧牲層、分隔開的第一凹陷和第二凹陷，其中，所述第 一凹陷和所述第二凹陷設(shè)置在所述圖案的堆疊的對應(yīng)的面上，并被所述溝槽隔離區(qū)限制邊界。在對應(yīng)的所述第一凹陷中形成第一源/漏區(qū)，在對應(yīng)的所述 第二凹陷中形成第二源/漏區(qū)。去除所述圖案的堆疊的對應(yīng)的第三面和第四面上的溝槽隔離區(qū)的部分，以在其第一端和第二端暴露所述圖案的堆疊中的犧 牲圖案。去除被暴露的犧牲圖案，以形成所述圖案的堆疊中的第一半導(dǎo)體圖 案和第二半導(dǎo)體圖案之間的通道。在所述通道中形成第一柵結(jié)構(gòu)。在所述第 一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的位于上面的那個半導(dǎo)體圖案上，形 成位于所述第一^#結(jié)構(gòu)上面的第二^f冊結(jié)構(gòu)。在一些實施例中，形成層的堆疊包括通過外延生長，交替地形成第一 類型和第二類型的單晶半導(dǎo)體層。通過外延生長來交替地形成第一類型和第 二類型的單晶半導(dǎo)體層的步驟包括交替地形成單Si-Ge層和單Si層。將所述層的堆疊圖案化的步驟可包括在所述層的堆疊上形成伸長的柵 掩模區(qū)，所述柵掩模區(qū)橫向于所述溝槽隔離區(qū)延伸；利用所述柵掩模區(qū)作為 蝕刻掩模來蝕刻所述層的堆疊。所述柵掩模區(qū)可包括啞柵結(jié)構(gòu)。在另夕|、一些實施例中，形成所述第一源/漏區(qū)和所述第二源/漏區(qū)的步驟可 包括通過外延生長，在對應(yīng)的第一凹陷和第二凹陷中，形成對應(yīng)的第一單 晶半導(dǎo)體區(qū)和第二單晶半導(dǎo)體區(qū)。形成所述第一源/漏區(qū)和所述第二源/漏區(qū)的步驟包括在所述第一源/漏區(qū)和所述第二源/漏區(qū)的每個中形成第一子區(qū)和第 二子區(qū)，所述第一子區(qū)和所述第二子區(qū)與所述第一柵結(jié)構(gòu)和所述第二柵結(jié)構(gòu) 中對應(yīng)的那個柵結(jié)構(gòu)相鄰，所述第一子區(qū)具有第一雜質(zhì)濃度，所述第二子區(qū) 具有第二雜質(zhì)濃度?？赏ㄟ^離子注入和/或原位摻雜來形成所述第一子區(qū)和所述第二子區(qū)。去除溝槽隔離區(qū)在所述圖案的堆疊的對應(yīng)的第三面和第四面上的部分的
步驟可包括在所述柵掩模區(qū)的對應(yīng)的面上形成對應(yīng)的第 一掩模區(qū)和第二掩 模區(qū)，所述第一掩模區(qū)和所述第二掩模區(qū)覆蓋第一源/漏區(qū)和第二源/漏區(qū)中的對應(yīng)的源/漏區(qū)并與所述溝槽隔離區(qū)相鄰；去除所述4冊4備;漠區(qū)；利用所述第一 掩模區(qū)和所述第二掩模區(qū)作為掩模進(jìn)行蝕刻，以去除所述溝槽隔離區(qū)在所述 圖案的堆疊的對應(yīng)的第三面和第四面上的部分。在另外的實施例中，可以在所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案 中的下面的那個半導(dǎo)體圖案的下面形成第三柵結(jié)構(gòu)。在所述基底中形成摻雜 的控制柵區(qū)之后，形成層的堆疊，其中，形成的層的堆疊包括至少兩個半導(dǎo) 體層和至少兩個犧牲層，所述至少兩個犧牲層包括與所述摻雜的控制柵區(qū)最 相鄰的下犧牲層。將所述層的堆疊圖案化以形成圖案的堆疊的步驟可包括 將層的堆疊中的一些層圖案化，以在所述下犧牲層上形成圖案的堆疊，并位 于所述摻雜的控制柵區(qū)的下面，所述圖案的堆疊包括至少兩個半導(dǎo)體圖案和 位于其間的至少一個犧牲圖案，并在圖案的堆疊的對應(yīng)的面上形成分隔開的第 一凹陷和第二凹陷，所述第 一凹陷和所述第二凹陷被所述溝槽隔離區(qū)和下 犧牲層限制邊界。在所述第 一凹陷和所述凹陷中的對應(yīng)的那個凹陷中形成第 一源/漏和第 二源/漏區(qū)的步驟可包括形成在所述第 一凹陷和所述第二凹陷中的對應(yīng)的那 個凹陷中并位于所述下犧牲層上的第一源/漏區(qū)和第二源/漏區(qū)。去除所述溝槽 隔離區(qū)在所述圖案的堆疊的對應(yīng)的第三面和第四面上的部分，以在其第一端 和第二端暴露圖案的堆疊中的犧牲圖案并暴露所述下犧牲層。去除所述暴露的犧牲圖案，以形成在圖案的堆疊中的第一半導(dǎo)體圖案和第二半導(dǎo)體圖案之 間的通道的步驟可包括去除所述暴露的犧牲圖案和所述下犧牲層的部分， 以形成第一通道和第二通道，其中，所述第一通道在所述圖案的堆疊的第一 半導(dǎo)體圖案和第二半導(dǎo)體圖案之間，所述第二通道在所述第一半導(dǎo)體圖案和 所述第二半導(dǎo)體圖案中的下面的那個半導(dǎo)體圖案和所述摻雜的控制柵區(qū)之 間。形成第 一柵結(jié)構(gòu)的步驟可包括在所述第 一通道中形成所述第 一柵結(jié)構(gòu)。 所述方法還可包括在所述第二通道中形成電荷捕獲結(jié)構(gòu)。


通過參照附圖來詳細(xì)描述本發(fā)明的示例性實施例，本發(fā)明的以上和其它 特征和優(yōu)點將變得更清楚，在附圖中
圖1示出了根據(jù)本發(fā)明一些實施例的非易失性存儲器件；圖2至圖14示出了示出根據(jù)本發(fā)明一些實施例的形成圖1中的存儲器件的操作的構(gòu)造產(chǎn)品；圖15和圖16示出了根據(jù)本發(fā)明另外的實施例的非易失性存儲器件； 圖17至圖22示出了示出根據(jù)本發(fā)明一些實施例的形成圖15和圖16中的存儲器件的操作的構(gòu)造產(chǎn)品；圖23示出了根據(jù)本發(fā)明一些實施例的非易失性存儲器件；圖24至圖27示出了示出根據(jù)本發(fā)明一些實施例的形成圖23中的存儲器件的操作的構(gòu)造產(chǎn)品；圖28示出了根據(jù)本發(fā)明一些實施例的非易失性存儲器件；圖29和圖30示出了示出根據(jù)本發(fā)明一些實施例的形成圖28中的存儲器件的操作的構(gòu)造產(chǎn)品。
具體實施方式
下文中，參照附圖來更充分地描述本發(fā)明，在附圖中示出了本發(fā)明的實 施例。然而，本發(fā)明不應(yīng)該被理解為限于這里闡述的實施例。相反，提供這 些實施例，使得該公開將是徹底和完全的，并向本領(lǐng)域的技術(shù)人員充分地傳 達(dá)本發(fā)明的范圍。在附圖中，為了清晰起見，可夸大層和區(qū)域的厚度。相同 的標(biāo)號始終表示相同的元件。如這里所使用的，術(shù)語"和/或"包括一個或多 個相關(guān)所列項的任一和全部組合。這里使用的術(shù)語僅為了描述特定實施例的目的，而不意圖限制本發(fā)明。 如這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù) 形式。還應(yīng)理解的是，當(dāng)在本說明書中使用術(shù)語"包含"和/或"包括"時， 說明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附 加一個或多個其它特征、整體、步驟、操作、元件、組件和/或其組。應(yīng)該理解的是，當(dāng)元件或?qū)颖环Q作連接、結(jié)合到另一元件或?qū)訒r，它可 以直接連接、結(jié)合到另一元件或?qū)?，或者可以存在中間元件或?qū)印Ｏ喾?，?dāng) 元件被稱作直接在另一元件或?qū)由?，或者直接連接、結(jié)合到另一元件或?qū)訒r， 不存在中間元件或?qū)?。?yīng)該理解的是，雖然術(shù)語"第一"、"第二"等可在這里用來描述不同的 元件、組件、區(qū)域、層和/或部分，但是這些元件、組件、區(qū)域、層和/或部分 不應(yīng)該受這些術(shù)語限制。這些術(shù)語只是用來將一個元件、組件、區(qū)域、層或 部分與另一區(qū)域、層或部分區(qū)分開。因此，在不脫離本發(fā)明的教導(dǎo)的情況下，下面討論的第一元件、組件、區(qū)域、層或部分可以^皮命名為第二元件、組件、 區(qū)域、層或部分。在這里參照是本發(fā)明的理想實施例的示意圖的透視圖來描述本發(fā)明的實 施例。同樣地，將預(yù)料到的是由例如制造技術(shù)和/或公差造成的示圖的形狀的 變化。因此，本發(fā)明的實施例不應(yīng)該被理解為限于這里描述的區(qū)域的特定形 狀，而是將包括例如由制造造成的形狀的偏差。例如，示出或描述為矩形的 蝕刻區(qū)將通常在其邊緣處具有倒圓的或彎曲的特征。因此，附圖中示出的區(qū) 域本質(zhì)上是示意性的，它們的形狀不意在示出裝置的區(qū)域的精確形狀，并不 意在限制本發(fā)明的范圍。除非另外限定，否則這里使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語) 的含義與本發(fā)明所屬領(lǐng)域的普通技術(shù)人員通常理解的含義相同。還應(yīng)該理解 的是，在通用字典里限定的術(shù)語應(yīng)該被理解為其含義與相關(guān)領(lǐng)域的內(nèi)容中它 們的含義一致，除非在這里被特定地限定，否則不應(yīng)該被理想化的或過度正 式地理解。本領(lǐng)域的技術(shù)人員應(yīng)該理解的是，提及的與另一特征相鄰設(shè)置的 特征或結(jié)構(gòu)可具有與相鄰特征疊置或在相鄰特征下面的部分。圖1示出了才艮據(jù)本發(fā)明一些實施例的非易失性存儲器件101。存儲器件101包括基底100上的第一柵結(jié)構(gòu)132和第二柵結(jié)構(gòu)148。第一柵結(jié)構(gòu)132是 包括第一柵結(jié)構(gòu)132的對應(yīng)面上的源/漏子區(qū)150的垂直晶體管(vertical transistor)的一部分。第二柵結(jié)構(gòu)148是包括第二柵結(jié)構(gòu)148的對應(yīng)面上的 源/漏子區(qū)150的平面晶體管(planar transistor)的一部分。在示出的實施例 中，源/漏子區(qū)150、 152是源/漏區(qū)154的部分，源/漏區(qū)154可以是被劃分為 源/漏子區(qū)150、 152的連續(xù)的半導(dǎo)體區(qū)域。例如，源/漏區(qū)150、 152可具有各 自不同的雜質(zhì)濃度，它們的雜質(zhì)濃度取決于對應(yīng)的垂直晶體管和平面晶體管 所期望的特性。源/漏子區(qū)150、 152被器件隔離區(qū)108限制邊界。第一有源(溝道-支持)區(qū)105在第一柵結(jié)構(gòu)132的下面，而第二有源 區(qū)104a位于第一柵結(jié)構(gòu)132和第二柵結(jié)構(gòu)148之間。如所示出的，第一有源 區(qū)105可包括基底100的在源/漏區(qū)154之間突出的部分。應(yīng)該理解的是，第 一有源區(qū)105和第二有源區(qū)104a的一部分可以支持用于包括第一柵結(jié)構(gòu)132 和源/漏子區(qū)150的垂直晶體管的溝道，而第二有源區(qū)104a的一部分可以支
持用于包括第二柵結(jié)構(gòu)148和源/漏子區(qū)152的平面晶體管的溝道。在所示出的實施例中，第一柵結(jié)構(gòu)132具有多層結(jié)構(gòu)，該多層結(jié)構(gòu)包括 環(huán)繞柵電極130的隧道氧化圖案124、電子捕獲圖案126和電介質(zhì)圖案128。 第二柵結(jié)構(gòu)148包括位于電介質(zhì)圖案144、電荷捕獲圖案142和隧道氧化圖 案140上的4冊極146。圖2示出了圖1中示出的結(jié)構(gòu)，其中，去除了第一柵結(jié)構(gòu)132和第二柵 結(jié)構(gòu)148以及器件隔離區(qū)108。參照圖1和圖2，第一柵結(jié)構(gòu)132形成在位于 第 一有源區(qū)105和第二有源區(qū)104a之間的通道(passage ) 120中，并延伸到 器件隔離區(qū)108形成在其內(nèi)的溝槽(trench) 106。圖3至圖14示出了用于形成圖1中的存儲器件101的操作。參照圖3和 圖4，利用例如外延工藝(epitaxial process),犧牲(sacrificial)層102形成 在基底100上。犧牲層102可包含例如鍺硅(SiGe)層。利用例如外延工藝， 半導(dǎo)體層例如單晶^法層104形成在犧牲層102上。穿過犧牲層102和半導(dǎo)體 層104形成溝槽106，在溝槽106內(nèi)形成淺溝槽隔離(STI)區(qū)108a。參照圖 5和圖6,利用例如化學(xué)氣相沉積(CVD)、光刻蝕工藝，啞(dummy)柵結(jié) 構(gòu)110形成在石圭層104和STI區(qū)108a上。通過利用啞;斷結(jié)構(gòu)IIO作為纟奄才莫進(jìn) 行蝕刻，形成第一有源區(qū)105、犧牲區(qū)102a和第二有源區(qū)104a。參照圖7和圖8,利用例如外延工藝，半導(dǎo)體(例如硅)區(qū)114形成在第 二有源區(qū)104a、犧牲層102a和第一有源區(qū)105的側(cè)壁上。對應(yīng)的掩模區(qū)116 形成在半導(dǎo)體區(qū)114中的對應(yīng)的半導(dǎo)體區(qū)上并延伸到STI區(qū)108a上?？梢岳?用例如CVD和CMP工藝來形成掩模區(qū)。掩模區(qū)116可包含例如氮化硅。其 中將要形成器件的源/漏區(qū)的半導(dǎo)體區(qū)114可以被原位(in situ)摻雜和/或被 離子注入，以形成源/漏子區(qū)。參照圖9和圖10，可以利用例如濕蝕刻工藝來去除啞4冊結(jié)構(gòu)110。 STI 區(qū)108a在掩模區(qū)116之間的部分也可以被去除，以形成STI區(qū)108a中的溝 槽117?？梢岳美绺晌g刻工藝來去除犧牲區(qū)102a。結(jié)果，在第一有源區(qū) 105和第二有源區(qū)104a之間形成通道120,通道120與STI區(qū)108內(nèi)的溝槽 117連通。如圖11中所示，通過熱氧化作用(thermal oxidation),隧道氧化層124 形成在通道120中。熱氧化作用會同時地形成在掩模區(qū)116、第二有源區(qū)104a 上和在STI區(qū)108a內(nèi)的溝槽117中的氧化層124a。隧道氧化層124可具有大 約50A的厚度。利用例如CVD工藝，電荷捕獲層126可形成在通道120中 的隧道氧化層124上。與形成通道120中的電荷捕獲層126同時地，電荷捕 獲層126a會形成在掩模區(qū)116和第二有源區(qū)104a上的和在STI區(qū)108a內(nèi)的 溝槽117中的氧化層124a上。電荷捕獲層126、 126a可包含例如厚度為大約 200A的氮化硅層。利用熱氧化作用，電介質(zhì)層128可形成在通道120中的電 荷捕獲層126上，并具有大約200A的厚度，所述熱氧化作用也形成在電荷 捕獲層126a和第二有源區(qū)104a上的和在STI區(qū)108a內(nèi)的溝槽117中的電介 質(zhì)層128a。參照圖12，；敗極130可形成在通道120中的第一電介質(zhì)層128上。用于 形成4冊極130的工藝也形成電介質(zhì)層128a和第二有源區(qū)104a上和在STI區(qū) 108a內(nèi)的溝槽117中的導(dǎo)電層130a。 4冊極130和導(dǎo)電層130a可包含例如多 晶硅或金屬。可以通過CVD工藝來形成柵極130和導(dǎo)電層130a。參照圖13,利用CMP工藝和/或回蝕刻(etch back)工藝，去除導(dǎo)電層 BOa、電介質(zhì)層128a、電荷捕獲層126a和隧道氧化層124a中位于掩模區(qū)116 上和在STI區(qū)108a內(nèi)的溝槽117中的部分。可以利用例如蝕刻工藝來去除掩 模區(qū)116,以暴露半導(dǎo)體區(qū)114和第二有源區(qū)104a。利用例如CVD和CMP 可在STI區(qū)108a內(nèi)的溝槽117中填充絕緣材料，以形成溝槽117內(nèi)的STI區(qū) 108b,且第一 STI區(qū)108a和第二 STI區(qū)108b構(gòu)成STI區(qū)108。如圖14中所示，第二柵結(jié)構(gòu)148形成在第二有源區(qū)104a上?？赏ㄟ^順 序地形成隧道氧化層、電荷捕獲層、電介質(zhì)層和導(dǎo)電層，并將這些層圖案化 以形成隧道氧化圖案140、電荷捕獲圖案142、電介質(zhì)圖案144和柵極圖案 146,來形成第二柵結(jié)構(gòu)148。第二柵結(jié)構(gòu)148可包含與第一柵結(jié)構(gòu)132的材 料成分類似的材料成分，或者可利用不同的材料和/或結(jié)構(gòu)。例如，第二柵結(jié) 構(gòu)148可以是例如非浮動?xùn)臚ET柵結(jié)構(gòu)，而不是圖14中示出的浮動?xùn)沤Y(jié)構(gòu)。 類似地，在另外的實施例中，第一柵結(jié)構(gòu)132可以是非浮動?xùn)臚ET結(jié)構(gòu)。根 據(jù)對圖1的上述描述，省略對圖14中示出的結(jié)構(gòu)的進(jìn)一步描述。圖15和圖16分別是根據(jù)本發(fā)明另外實施例的非易失性存儲器件201的 平面圖和透視圖。平行的第一柵結(jié)構(gòu)232設(shè)置在基底200上的第一有源區(qū)205 和第二有源區(qū)204a之間的通道220中。每個第一4冊結(jié)構(gòu)232包括被電介質(zhì)層 228、電荷捕獲層226和隧道氧化層224環(huán)繞的柵極230。各個接觸塞(contact plug) 256穿過層間電介質(zhì)層254延伸，以將對應(yīng)的柵極230連接到上面的布
線圖案258 (wiring pattern )。接觸塞256和布線圖案258可以由例如導(dǎo)電金屬形成。各個第二柵結(jié)構(gòu)248設(shè)置在對應(yīng)的第二有源區(qū)204a上。每個第二柵結(jié)構(gòu) 248包括位于電介質(zhì)圖案244、電荷捕獲圖案242和隧道氧化圖案240上的導(dǎo) 電柵極246。如圖15中所示，第二柵結(jié)構(gòu)248基本平行于第一柵結(jié)構(gòu)232延 伸，并以交錯的方式布置，使得第一柵極230比第二柵結(jié)構(gòu)248長出至少接 觸塞256的長度。各個接觸塞262穿過第一層間電介質(zhì)層254和第二層間電 介質(zhì)層260延伸，以接觸對應(yīng)的柵極246。各個半導(dǎo)體區(qū)214設(shè)置在對應(yīng)的相鄰的成對的第一柵結(jié)構(gòu)之間，并被在 第一槺結(jié)構(gòu)232和第二柵結(jié)構(gòu)248的橫向方向上延伸的STI區(qū)208限制邊界。 STI區(qū)208包括第一部分208a和第二部分208b，第一部分208a和第二部分 208b類似于以上參照圖1-圖14描述的STI區(qū)108的構(gòu)造。按照上面參照圖 1-圖14說明的類似的方式，將半導(dǎo)體區(qū)214構(gòu)造為支持第一和第二源/漏子區(qū) 250、 252，其中，第一和第二源/漏子區(qū)250、 252用于受對應(yīng)的第一柵結(jié)構(gòu) 232和第二柵結(jié)構(gòu)248控制的對應(yīng)的垂直晶體管和平面晶體管。應(yīng)該理解的 是，源/漏子區(qū)250、 252可具有對應(yīng)的不同的雜質(zhì)濃度，并可利用原位摻雜 和/或離子注入形成。圖17至圖22示出了形成才艮據(jù)本發(fā)明另外實施例的圖15和圖16中的非 易失性存儲器件的操作。參照圖17,利用例如外延工藝，犧牲層202形成在 基底200上。犧牲層202可包括例如SiGe層。利用例如外延工藝，單晶硅層 204形成在犧牲層202上。分隔開的溝槽206形成在包4舌基底200、犧牲層 202和單晶硅層204的結(jié)構(gòu)中。各個STI區(qū)208a形成在溝槽206中。如圖18中所示，利用例如CVD工藝、光蝕刻工藝，啞柵結(jié)構(gòu)210形成 在硅層204和STI區(qū)208a上。通過利用啞柵結(jié)構(gòu)作為蝕刻掩模來蝕刻，形成 居間犧牲圖案202a和第一有源區(qū)205、第二有源區(qū)204a。參照圖19，利用例如外延工藝，半導(dǎo)體(例如硅)區(qū)214與第一有源區(qū) 205、犧牲區(qū)202a和第二有源區(qū)204a相鄰地形成?？梢栽谛纬砂雽?dǎo)體區(qū)214 的同時執(zhí)行原位摻雜和/或可在隨后的工藝中利用離子注入，以限定半導(dǎo)體區(qū) 214中的源/漏子區(qū)。利用例如CVD和CMP工藝，硬(hard)掩模圖案216 形成在半導(dǎo)體區(qū)214和STI區(qū)208a上。硬掩模圖案216可包含例如氮化硅。 參照圖20，可通過蝕刻工藝來去除STI區(qū)208a暴露在掩模圖案216之間的部 分，以在其中形成溝槽，沿用與以上參照圖9和圖IO描述的方法(line)相 似的方法，可去除犧牲圖案202a以形成通道220，通道220與溝槽連通。如圖21中所示，利用以上參照圖IO至圖13說明的方法的操作，可以形 成第一柵結(jié)構(gòu)232。通過熱氧化作用，隧道氧化層224形成在通道220中， 所述熱氧化作用也導(dǎo)致在第二有源區(qū)204a上形成氧化層。隧道氧化層224可 具有大約50A的厚度。利用例如CVD工藝，電荷捕獲層226形成在隧道氧 化層224上。電荷捕獲層226可以是例如厚度為大約200 A的氮化硅層。利 用例如熱氧化作用，電介質(zhì)層228形成在電荷捕獲層226上。電介質(zhì)層228 可具有大約200 A的厚度。柵極230形成在電介質(zhì)層228上。形成第二柵結(jié)構(gòu)248的方式可以與以上參照圖13說明的方式相似?？梢?去除在形成第一柵結(jié)構(gòu)232的過程中形成在硬掩模區(qū)216和第二有源區(qū)204a 上的那些層，STI區(qū)208b形成在STI區(qū)208a內(nèi)的溝槽中。包括堆疊的隧道氧 化圖案240、電荷捕獲圖案242、電介質(zhì)圖案244和柵極246的第二柵結(jié)構(gòu) 248形成在有源區(qū)204a上。參照圖22，可以利用例如CVD和CMP來形成第一ILD層254。接觸塞 256形成在第一 ILD層254內(nèi)的開口中，且穿過開口延伸，以接觸柵極230。 布線圖案258形成在第一 ILD層254上。第二 ILD層260形成在第一 ILD層 254上，覆蓋布線圖案258?？纱┻^第二ILD層260形成用于柵極248的另外 的接觸塞。圖23示出了根據(jù)本發(fā)明另外實施例的非易失性存儲器件301。器件301 與圖1中的器件101類似，除了形成受另外的通道318中形成的控制柵結(jié)構(gòu) 331控制的第二平面晶體管之外。具體地講，參照圖23，器件301包括形成在基底300中的摻雜的控制柵 區(qū)302。電荷捕獲結(jié)構(gòu)331設(shè)置在摻雜的控制柵區(qū)302和第一有源區(qū)306a之 間的通道318中，并包括被電荷捕獲層328和隧道氧化層326環(huán)繞的電介質(zhì) 層330。第一柵結(jié)構(gòu)339設(shè)置在第一有源區(qū)306a和第二有源區(qū)310a之間，其 中，第一柵結(jié)構(gòu)339包括被電介質(zhì)層336、電荷捕獲層334和隧道氧化層332 環(huán)繞的柵極338。第二柵結(jié)構(gòu)358位于第二有源區(qū)310a上，第二柵結(jié)構(gòu)358 包括設(shè)置在電介質(zhì)圖案354、電荷捕獲圖案352和隧道氧化圖案350上的柵 極356。源/漏區(qū)316設(shè)置在第一有源區(qū)306a、第一柵結(jié)構(gòu)339和第二有源區(qū)310a
的對應(yīng)的面上。這種布置提供了第一平面晶體管、垂直晶體管和第二平面晶體管，其中，第一平面晶體管包括源/漏子區(qū)324a和柵結(jié)構(gòu)，其中，柵結(jié)構(gòu) 包括摻雜的控制柵區(qū)302和電荷捕獲結(jié)構(gòu)331，垂直晶體管包括源/漏子區(qū) 324b和第一柵結(jié)構(gòu)339，第二平面晶體管包括源/漏子區(qū)324c和第二柵結(jié)構(gòu) 358。源/漏區(qū)316被STI區(qū)312限制邊界。圖24至圖27示出了根據(jù)本發(fā)明一些實施例的形成器件301的操作。參 照圖24，利用例如離子注入，在基底300中形成4參雜的控制柵區(qū)302。利用 例如外延工藝，在基底300上形成第一犧牲層304。第一犧牲層304可包含 例如SiGe層。利用例如外延工藝，在犧牲層304上形成第一單晶硅層306。利用例如 外延工藝，在第一單晶硅層306上形成第二犧牲層308 (例如SiGe層)。第 二單晶硅層310形成在第二犧牲層308上。穿過堆疊的層形成溝槽，STI區(qū) 312a形成在溝槽中。利用例如CVD、光蝕刻工藝，在第二硅層310和STI 區(qū)312a上形成啞柵結(jié)構(gòu)315。參照圖25，利用啞柵結(jié)構(gòu)315作為蝕刻掩模，形成包括第一有源區(qū)306a、 犧牲區(qū)和第二有源區(qū)310a的堆疊。利用例如外延工藝，半導(dǎo)體區(qū)316與有源 區(qū)306a、 310a相鄰地形成。半導(dǎo)體區(qū)316可以-故原位4參雜以在其中限定源/ 漏子區(qū)，和/或可以隨后注入離子以在其中限定源/漏子區(qū)。利用例如CVD和 CMP工藝，硬掩模圖案314形成在半導(dǎo)體區(qū)316和STI區(qū)312a上。掩模區(qū) 314可包含氮化硅。去除有源區(qū)306a和310a之間的犧牲區(qū)以及犧牲層304在半導(dǎo)體區(qū)316 之間的部分，以形成第一通道318和第二通道320。沿用如上說明的方法， 蝕刻STI區(qū)312a在掩模圖案314之間的部分，以形成STI區(qū)312a內(nèi)的溝槽， 該溝槽與通道318和320連通。參照圖26，通過熱氧化作用，隧道氧化層326和332分別形成在通道318 和320中。隧道氧化層326和332可具有大約50 A的厚度。熱氧化工藝也會 在第二有源區(qū)310a和掩模圖案316上形成氧化層340。利用例如CVD工藝， 在通道318中在隧道氧化層326上形成電荷捕獲層328，在通道320中在隧 道氧化層332上形成電荷捕獲層334，其中，CVD工藝也會在氧化層340上 形成電荷捕獲材料層342。電荷捕獲層328、 334可以包含厚度為大約200 A 的氮化硅層。利用熱氧化工藝，電介質(zhì)層330可形成在電荷捕獲層328上，
電介質(zhì)層336可形成在電荷捕獲層334上，其中，熱氧化工藝也會在電荷捕 獲材料層342上形成電介質(zhì)層344。電介質(zhì)層330、 336可具有大約200A的 厚度。參照圖27，在第二通道320中，柵極338形成在電介質(zhì)層336上。用于 柵極338的沉積工藝也會在電介質(zhì)344層上形成導(dǎo)電層。沿用參照圖13說明 的方法，可去除這一導(dǎo)電層以及下面的層340、 342、 344和掩模圖案314, 填充在STI區(qū)312a內(nèi)的最終的溝槽中形成的STI區(qū)，從而形成完整的STI區(qū) 312。利用例如以上討i侖的技術(shù)，第二柵結(jié)構(gòu)358可以形成在第二有源區(qū)310a 上，其中，第二柵結(jié)構(gòu)358包括隧道氧化圖案350、電荷捕獲圖案352、電介 質(zhì)圖案354和柵極356。圖28示出了根據(jù)本發(fā)明另外實施例的非易失性存儲器件401。器件401 與圖23中的器件301類似，除了器件401包括延伸到第一有源區(qū)404a和相 鄰的源/漏區(qū)414下面的電荷捕獲結(jié)構(gòu)436之外。器件401包括基底400,基 底中包括摻雜的控制柵區(qū)402。電荷捕獲結(jié)構(gòu)436設(shè)置在基底400上并在通 道420中，其中，通道420的中心基本上在控制柵區(qū)402的上方，電荷捕獲 結(jié)構(gòu)436包括電介質(zhì)層430、電荷捕獲層432和隧道氧化層434。第一有源區(qū) 404a設(shè)置在電荷捕獲結(jié)構(gòu)436上，位于控制柵區(qū)402的上面。第一柵結(jié)構(gòu)448 設(shè)置在第一有源區(qū)404a上并在通道422中，其中，第一^^結(jié)構(gòu)448包括被電 介質(zhì)層444、電荷捕獲層442和隧道氧化層440環(huán)繞的柵極446。第二有源區(qū) 408a設(shè)置在第一柵結(jié)構(gòu)448上。第二柵結(jié)構(gòu)458設(shè)置在第二有源區(qū)408a上， 其中，第二柵結(jié)構(gòu)458包括設(shè)置在電介質(zhì)圖案454、電荷捕獲圖案452和隧 道氧化圖案450上的柵極456。源/漏區(qū)414設(shè)置在包括第一有源區(qū)404a、第 一柵結(jié)構(gòu)448和第二有源區(qū)408a的堆疊的對應(yīng)的面上，并包括分別用于第一 平面晶體管、垂直晶體管和第二平面晶體管的源/漏子區(qū)416a、 416b和416c， 其中，第一平面晶體管包括控制柵區(qū)402和電荷捕獲結(jié)構(gòu)436,垂直晶體管 包括第一柵結(jié)構(gòu)448，第二平面晶體管包括第二柵結(jié)構(gòu)458。這些子區(qū)可以以 與上述的方式相似的方式來形成。源/漏區(qū)414^皮STI區(qū)410限制邊界。參照圖29，利用以上參照圖23至圖27說明的技術(shù)，形成摻雜的控制柵 區(qū)402、有源區(qū)404a和408a、犧牲區(qū)402a和406a、半導(dǎo)體區(qū)414、 STI區(qū) 410a和啞柵結(jié)構(gòu)412。去除犧牲區(qū)402a和406a來形成通道420和422。沿用 以上說明的技術(shù)，電荷捕獲區(qū)436和第一柵結(jié)構(gòu)448可以形成在通道420和422中。STI區(qū)410和第二^f冊結(jié)構(gòu)458可以如上所:說明地構(gòu)造。本領(lǐng)域的技術(shù)人員應(yīng)該清楚，在本發(fā)明中可以進(jìn)行各種不同的更改和變 化。因此，本發(fā)明意在覆蓋落入權(quán)利要求及其等同物的范圍內(nèi)的本發(fā)明的更 改和變4t。
權(quán)利要求
1、一種存儲器件，包括第一有源區(qū)，在基底上；第一源/漏區(qū)和第二源/漏區(qū)，在所述基底上，所述第一源/漏區(qū)毗鄰所述第一有源區(qū)中對應(yīng)的第一側(cè)壁，所述第二源/漏區(qū)毗鄰所述第一有源區(qū)中對應(yīng)的第二側(cè)壁；第一柵結(jié)構(gòu)，在所述第一源/漏區(qū)和所述第二源/漏區(qū)之間的第一有源區(qū)上；第二有源區(qū)，在位于所述第一源/漏區(qū)和所述第二源/漏區(qū)之間并毗鄰所述第一源/漏區(qū)和所述第二源/漏區(qū)的第一柵結(jié)構(gòu)上；第二柵結(jié)構(gòu)，在所述第二有源區(qū)上，位于所述第一柵結(jié)構(gòu)的上面。
2、 如權(quán)利要求1所述的存儲器件，其中，所述第一柵結(jié)構(gòu)包括 第一伸長的導(dǎo)電柵極；電介質(zhì)層，環(huán)繞所述第一伸長的導(dǎo)電柵極的區(qū)域； 電荷捕獲層，環(huán)繞所述電介質(zhì)層和所述第一伸長的導(dǎo)電柵極； 隧道氧化層，環(huán)繞所述電荷捕獲層、所述電介質(zhì)層和所述第一伸長的導(dǎo) 電柵極。
3、 如權(quán)利要求2所述的存儲器件，其中，所述第二柵結(jié)構(gòu)包括 隧道氧化圖案，在所述第二有源區(qū)上；電荷捕獲圖案，在所述隧道氧化圖案上； 電介質(zhì)圖案，在所述電荷捕獲圖案上；第二伸長的導(dǎo)電柵極，在所述電介質(zhì)圖案上，并基本上平行于所述第一 伸長的導(dǎo)電柵極。
4、 如權(quán)利要求1所述的存儲器件，其中，所述第一源/漏區(qū)和所述第二 源/漏區(qū)中的每個包括第一子區(qū)，設(shè)置成與所述第二柵結(jié)構(gòu)相鄰，并具有第一雜質(zhì)濃度； 第二子區(qū)，設(shè)置成與所述第一柵結(jié)構(gòu)相鄰，并具有第二雜質(zhì)濃度。
5、 如權(quán)利要求1所述的存儲器件，其中，所述第一源/漏區(qū)和所述第二 源/漏區(qū)包括單晶半導(dǎo)體區(qū)。
6、 如權(quán)利要求1所述的存儲器件，其中，所述第一源/漏區(qū)和所述第二 源/漏區(qū)被分隔開的溝槽隔離區(qū)限制邊界。
7、 如權(quán)利要求1所述的存儲器件，其中，所述第一柵結(jié)構(gòu)和所述第二柵 結(jié)構(gòu)是基本平行的伸長的柵結(jié)構(gòu)，其中，所述第一柵結(jié)構(gòu)的一部分延伸超過所述第二柵結(jié)構(gòu)的端部，其中，所述存儲器件還包括 層間電介質(zhì)層，覆蓋所述第二柵結(jié)構(gòu)；導(dǎo)電布線結(jié)構(gòu)，設(shè)置在所述層間電介質(zhì)層上，并具有接觸塞，所述接觸 塞穿過層間電介質(zhì)層延伸，以接觸所述第一柵結(jié)構(gòu)中延伸超過所述第二柵結(jié) 構(gòu)的端部的那部分。
8、 如權(quán)利要求1所述的存儲器件，其中，所述第一有源區(qū)包括基底在所 述第一源/漏區(qū)和所述第二源/漏區(qū)之間突出的部分。
9、 如權(quán)利要求1所述的存儲器件，還包括位于所述第一有源區(qū)下面的第 三柵結(jié)構(gòu)。
10、 如權(quán)利要求9所述的存儲器件，其中，所述第三柵結(jié)構(gòu)包括 電荷捕獲結(jié)構(gòu)，位于所述第一有源區(qū)的下面； 摻雜的控制柵區(qū)，在所述基底中，位于所述電荷捕獲結(jié)構(gòu)的下面。
11、 如權(quán)利要求IO所述的存儲器件，其中，所述電荷捕獲結(jié)構(gòu)包括被隧 道氧化層環(huán)繞的電荷捕獲層。
12、 如權(quán)利要求IO所述的存儲器件，其中，所述電荷捕獲結(jié)構(gòu)位于在所 述第 一源/漏區(qū)和所述第二源/漏區(qū)之間的第 一有源區(qū)的下面。
13、 如權(quán)利要求IO所述的存儲器件，其中，所述電荷捕獲結(jié)構(gòu)延伸成位 于所述第一源/漏區(qū)、所述第二源/漏區(qū)和所述第一有源區(qū)的下面。
14、 如權(quán)利要求10所述的存儲器件，其中，所述第一源/漏區(qū)和所述第 二源/漏區(qū)中的每個包括第一子區(qū)，與所述第二柵結(jié)構(gòu)相鄰，并具有第一雜質(zhì)濃度； 第二子區(qū)，與所述第一柵結(jié)構(gòu)相鄰，并具有第二雜質(zhì)濃度； 第三子區(qū)，與所述第三^^結(jié)構(gòu)相鄰，并具有第三雜質(zhì)濃度。
15、 一種存儲器件，包括 摻雜的控制柵區(qū)，在基底中； 電荷捕獲結(jié)構(gòu)，在所述摻雜的控制柵區(qū)上； 第一有源區(qū)，在所述電荷捕獲結(jié)構(gòu)上；第一源/漏區(qū)和第二源/漏區(qū)，在所述基底上，所述第一源/漏區(qū)毗鄰所述 第 一有源區(qū)的第 一側(cè)壁，所述第二源/漏區(qū)毗鄰所述第 一有源區(qū)的第二側(cè)壁； 第 一柵結(jié)構(gòu)，在所述第 一源/漏區(qū)和所述第二源/漏區(qū)之間的第 一有源區(qū)上；第二有源區(qū)，在位于所述第一源/漏區(qū)和所述第二源/漏區(qū)之間并毗鄰所述第 一源/漏區(qū)和所迷第二源/漏區(qū)的第 一柵結(jié)構(gòu)上；第二柵結(jié)構(gòu)，位于所述第二有源區(qū)上，位于所述第一柵結(jié)構(gòu)的上面。
16、 如權(quán)利要求15所述的存儲器件，其中，所述電荷捕獲結(jié)構(gòu)在所述第一源/漏區(qū)和所述第二源/漏區(qū)之間的所述第一有源區(qū)的下面延伸。
17、 如權(quán)利要求15所述的存儲器件，其中，所述電荷捕獲結(jié)構(gòu)延伸成位 于所述第 一源/漏區(qū)、所述第二源/漏區(qū)和所述第 一有源區(qū)的下面。
18、 一種構(gòu)造存儲單元的方法，所述方法包括形成層的堆疊，所述層的堆疊包括其間具有至少 一個犧牲層的至少兩個 半導(dǎo)體層；形成分隔開的溝槽隔離區(qū)，各穿過所述層的堆疊延伸； 將所述層的堆疊圖案化，以形成圖案的堆疊，所述圖案的堆疊包括至少兩個半導(dǎo)體圖案、位于所述半導(dǎo)體圖案之間的至少一個犧牲層、分隔開的第一凹陷和第二凹陷，其中，所述第一凹陷和所述第二凹陷設(shè)置在所述圖案的堆疊的對應(yīng)的面上，并被所述溝槽隔離區(qū)限制邊界；在對應(yīng)的所述第一凹陷中形成第一源/漏區(qū)，在對應(yīng)的所述第二凹陷中形成第二源/漏區(qū)；去除溝槽隔離區(qū)的在所述圖案的堆疊的對應(yīng)的第三面和第四面上的部 分，以在其第一端和第二端暴露所述圖案的堆疊中的犧牲圖案；去除被暴露的犧牲圖案，以形成所述圖案的堆疊中的第一半導(dǎo)體圖案和 第二半導(dǎo)體圖案之間的通道；在所述通道中形成第 一柵結(jié)構(gòu)；在所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的位于上面的那個半導(dǎo) 體圖案上，形成位于所述第一柵結(jié)構(gòu)上面的第二柵結(jié)構(gòu)。
19、 如權(quán)利要求18所述的方法，其中，形成層的堆疊包括通過外延生 長，交替地形成第一類型和第二類型的單晶半導(dǎo)體層。
20、 如權(quán)利要求19所述的方法，其中，通過外延生長來交替地形成第一 類型和第二類型的單晶半導(dǎo)體層的步驟包括交替地形成單Si-Ge層和Si層。
21、 如權(quán)利要求18所述的方法，其中，將所述層的堆疊圖案化的步驟包括在所述層的堆疊上形成伸長的柵掩模區(qū)，所述柵掩模區(qū)橫向于所述溝槽 隔離區(qū)延伸；利用所述柵掩模區(qū)作為蝕刻掩模來蝕刻所述層的堆疊。
22、 如權(quán)利要求21所述的方法，其中，所述柵掩模區(qū)包括啞柵結(jié)構(gòu)。
23、 如權(quán)利要求18所述的方法，其中，形成所述第一源/漏區(qū)和所述第 二源/漏區(qū)的步驟包括通過外延生長，在對應(yīng)的第一凹陷和第二凹陷中，形 成對應(yīng)的第 一單晶半導(dǎo)體區(qū)和第二單晶半導(dǎo)體區(qū)。
24、 如權(quán)利要求18所述的方法，其中，形成所述第一源/漏區(qū)和所述第 二源/漏區(qū)的步驟包括在所述第一源/漏區(qū)和所述第二源/漏區(qū)的每個中形成 第一子區(qū)和第二子區(qū)，所述第一子區(qū)和所述第二子區(qū)與所述第一柵結(jié)構(gòu)和所 述第二柵結(jié)構(gòu)中對應(yīng)的那個柵結(jié)構(gòu)相鄰，所述第一子區(qū)具有第 一雜質(zhì)濃度， 所述第二子區(qū)具有第二雜質(zhì)濃度。
25、 如權(quán)利要求24所述的方法，其中，通過離子注入和/或原位摻雜來 形成所述第 一子區(qū)和所述第二子區(qū)。
26、 如權(quán)利要求18所述的方法，其中，去除溝槽隔離區(qū)在所述圖案的堆 疊的對應(yīng)的第三面和第四面上的部分的步驟包括在所述柵掩模區(qū)的對應(yīng)的面上形成對應(yīng)的第 一掩模區(qū)和第二掩模區(qū)，所 述第 一掩模區(qū)和所述第二掩模區(qū)覆蓋第 一源/漏區(qū)和第二源/漏區(qū)中的對應(yīng)的 那個源/漏區(qū)并與所述溝槽隔離區(qū)的部分相鄰；去除所述柵掩模區(qū)；利用所述第 一掩模區(qū)和所述第二掩模區(qū)作為掩模進(jìn)行蝕刻，以去除所述 溝槽隔離區(qū)在所述圖案的堆疊的對應(yīng)的第三面和第四面上的部分，從而暴露 所述圖案的堆疊中的犧牲圖案的對應(yīng)的第一端和第二端。
27、 如權(quán)利要求18所述的方法，其中，去除暴露的犧牲圖案以形成所述 圖案的堆疊中的第一半導(dǎo)體圖案和第二半導(dǎo)體圖案之間的通道的步驟包括 將所暴露的犧牲圖案濕蝕刻。
28、 如權(quán)利要求18所述的方法，其中，在所述通道中形成第一柵結(jié)構(gòu)的 步驟包括-.在所述通道的壁上形成隧道氧化層； 在所述隧道氧化層上形成電荷捕獲層；在所述電荷捕獲層上形成電介質(zhì)層；在所述電介質(zhì)層上形成導(dǎo)電柵極層，且所述導(dǎo)電柵極層的厚度足以填充 所述通道。
29、 如權(quán)利要求18所述的方法，其中，在所述第一半導(dǎo)體圖案和所述第 二半導(dǎo)體圖案中的在上面的那個半導(dǎo)體圖案上，形成位于第一柵結(jié)構(gòu)上面的 第二柵結(jié)構(gòu)的步驟包括去除所述導(dǎo)電柵極層、所述電介質(zhì)層、所述電荷捕獲層和所述隧道氧化 層的部分，以通過所述溝槽隔離區(qū)中分隔開的凹陷，暴露所述第一掩模區(qū)和 所述第二掩模區(qū)、所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的上面的那 個半導(dǎo)體層以及第一柵結(jié)構(gòu)；在所述溝槽隔離區(qū)中的凹陷中形成回填的絕緣區(qū)；在所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的上面的那個半導(dǎo)體圖 案和回填的絕緣區(qū)上，形成第二柵結(jié)構(gòu)。
30、 如權(quán)利要求29所述的方法，其中，在所述第一半導(dǎo)體圖案和所述第 二半導(dǎo)體圖案中的上面的那個半導(dǎo)體圖案和回填的絕緣區(qū)上，形成第二柵結(jié) 構(gòu)的步驟包括順序地形成隧道氧化層、電荷捕獲層、電介質(zhì)層和導(dǎo)電柵極層； 將所述隧道氧化層、所述電荷捕獲層、所述電介質(zhì)層和所述導(dǎo)電柵極層 圖案化，以形成所述第二柵結(jié)構(gòu)。
31、 如權(quán)利要求18所述的方法，其中，在所述第一半導(dǎo)體圖案和所述第 二半導(dǎo)體圖案中的上面的那個半導(dǎo)體圖案上形成位于所述第一柵結(jié)構(gòu)上面的 第二柵結(jié)構(gòu)的步驟包括形成所述第二柵結(jié)構(gòu)的方式為，所述第一柵結(jié)構(gòu)的 一部分延伸超過所述第二柵結(jié)構(gòu)的端部，其中，所述方法還包括形成覆蓋所述第二柵結(jié)構(gòu)的層間電介質(zhì)層；形成導(dǎo)電布線結(jié)構(gòu)，所述導(dǎo)電布線結(jié)構(gòu)設(shè)置在層間電介質(zhì)層上并具有接 觸塞，所述接觸塞穿過所述層間電介質(zhì)層延伸，以接觸所述第一柵結(jié)構(gòu)的延 伸超過所述第二柵結(jié)構(gòu)的端部的那部分。
32、 如權(quán)利要求18所述的方法，還包括形成第三柵結(jié)構(gòu)，所述第三柵結(jié) 構(gòu)位于所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的下面的那個半導(dǎo)體圖 案的下面。
33、 如權(quán)利要求32所述的方法，其中，在所述基底中形成摻雜的控制柵區(qū)之后，形成層的堆疊； 其中，形成的層的堆疊包括至少兩個半導(dǎo)體層和至少兩個犧牲層，所述 兩個犧牲層包括與所述摻雜的控制柵區(qū)最相鄰的下犧牲層；其中，將所述層的堆疊圖案化以形成圖案的堆疊的步驟包括將層的堆 疊中的一些層圖案化，以形成在所述下犧牲層上并位于所述摻雜的控制柵區(qū) 的上面的圖案的堆疊，所述圖案的堆疊包括至少兩個半導(dǎo)體圖案和位于其間 的至少一個犧牲圖案，并在圖案的堆疊的對應(yīng)的面上形成分隔開的第一凹陷 和第二凹陷，所述第一凹陷和所述第二凹陷被所述溝槽隔離區(qū)和所述下犧牲層限制邊界；其中，在所述第一凹陷和所述第二凹陷中的對應(yīng)的凹陷中形成第一源/漏 和第二源/漏區(qū)的步驟包括形成在所述第一凹陷和所述第二凹陷中的對應(yīng)的 凹陷中并在所述下犧牲層上的第 一源/漏區(qū)和第二源/漏區(qū)；其中，去除所述溝槽隔離區(qū)在所述圖案的堆疊的對應(yīng)的第三面和第四面 上的部分，以在其第一端和第二端暴露圖案的堆疊中的犧牲圖案的步驟包括 去除所述溝槽隔離區(qū)在所述圖案的堆疊的對應(yīng)的第三面和第四面上的部分， 以在其第一端和第二端暴露圖案的堆疊中的犧牲圖案并暴露所述下犧牲層；其中，去除所述暴露的犧牲圖案，以形成在圖案的堆疊中的第一半導(dǎo)體 圖案和第二半導(dǎo)體圖案之間的通道的步驟包括去除所述暴露的犧牲圖案和 所述下犧牲層的部分，以形成第一通道和第二通道，其中，所述第一通道在 所述圖案的堆疊的第一半導(dǎo)體圖案和第二半導(dǎo)體圖案之間，所述第二通道在 所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的下面的那個半導(dǎo)體圖案和所 述摻雜的控制柵區(qū)之間；其中，形成第 一柵結(jié)構(gòu)的步驟包括在所述第 一通道中形成所述第 一柵結(jié)構(gòu)；其中，所述方法還包括在所述第二通道中形成電荷捕獲結(jié)構(gòu)。
34、 如權(quán)利要求33所述的方法，其中在所述第一通道中形成第一柵結(jié)構(gòu) 和在所述第二通道中形成電荷捕獲結(jié)構(gòu)的步驟包括在所述第一通道和所述第二通道中形成隧道氧化層；在所述第 一通道和所述第二通道中的隧道氧化層上形成電荷捕獲層；在所述電荷捕獲層上形成電介質(zhì)層，所述電介質(zhì)層的厚度足以填充所述 第二通道；在所述第一通道中的電荷捕獲層上形成導(dǎo)電柵極層，所述導(dǎo)電柵極層的 厚度足以填充所述第 一通道。
35、 如權(quán)利要求33所述的方法，其中，形成所述第一源/漏區(qū)和所述第 二源/漏區(qū)的步驟包括在所述第一源/漏區(qū)和所述第二源/漏區(qū)的每個中形成 第一子區(qū)、第二子區(qū)和第三子區(qū)，所述第一子區(qū)、第二子區(qū)和第三子區(qū)與所 述第二柵結(jié)構(gòu)、所述第一柵結(jié)構(gòu)和所述摻雜的控制柵區(qū)中的對應(yīng)的一個相鄰， 所述第一子區(qū)具有第一雜質(zhì)濃度，所述第二子區(qū)具有第二雜質(zhì)濃度，所述第 三子區(qū)具有第三雜質(zhì)濃度。
36、 一種構(gòu)造存儲單元的方法，所述方法包括 在基底中形成摻雜的控制柵區(qū)；在所迷基底上形成層的堆疊，所述層的堆疊包括至少兩個半導(dǎo)體層和至 少兩個犧牲層，所述至少兩個犧牲層包括與所述摻雜的控制柵區(qū)最相鄰的下 犧牲層；形成各穿過所述層的堆疊延伸的分隔開的溝槽隔離區(qū)；將所述層的堆疊中的一些層圖案化，以形成在所述下犧牲圖案上并位于 所述摻雜的控制柵區(qū)的上面的圖案的堆疊，所述圖案的堆疊包括至少兩個半 導(dǎo)體圖案和位于其間的至少一個犧牲圖案，并在圖案的堆疊的對應(yīng)的面上形 成分隔開的第一凹陷和第二凹陷，所述第一凹陷和所述第二凹陷被所述溝槽 隔離區(qū)和下犧牲層限制邊界；在所迷第 一 凹陷和所述第二凹陷中的對應(yīng)的凹陷中和所述下犧牲層上形 成第 一源/漏區(qū)和第二源/漏區(qū)；去除所述溝槽隔離區(qū)在所述圖案的堆疊的對應(yīng)的第三面和第四面上的部 分，以在其第一端和第二端部暴露圖案的堆疊中的犧牲圖案并暴露所述下犧 牲層，去除所述暴露的犧牲圖案和所述下犧牲層的至少一部分，以形成第一通 道和第二通道，所述第一通道在所述圖案的堆疊中的第一半導(dǎo)體圖案和第二 半導(dǎo)體圖案之間，所述第二通道在所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖 案中的下面的那個半導(dǎo)體圖案和所述摻雜的控制柵區(qū)之間，在所述第 一通道中形成所述第 一柵結(jié)構(gòu)，在所述第二通道中形成電荷捕獲結(jié)構(gòu)，在所述第一半導(dǎo)體圖案和所述第二半導(dǎo)體圖案中的上面的那個半導(dǎo)體圖 案上形成位于所述第 一柵結(jié)構(gòu)上面的第二柵結(jié)構(gòu)。
全文摘要
本發(fā)明提供了一種存儲器件，該存儲器件包括第一有源區(qū)，在基底上；第一源/漏區(qū)和第二源/漏區(qū)，在基底上，第一源/漏區(qū)毗鄰所述第一有源區(qū)的對應(yīng)的第一側(cè)壁，第二源/漏區(qū)毗鄰所述第一有源區(qū)的對應(yīng)的第二側(cè)壁。第一柵結(jié)構(gòu)設(shè)置在第一源/漏區(qū)和第二源/漏區(qū)之間的第一有源區(qū)上。第二有源區(qū)設(shè)置在位于第一源/漏區(qū)和第二源/漏區(qū)之間并毗鄰第一源/漏區(qū)和第二源/漏區(qū)的第一柵結(jié)構(gòu)上。第二柵結(jié)構(gòu)設(shè)置在位于所述第一柵結(jié)構(gòu)上面的第二有源區(qū)上。
文檔編號H01L21/8247GK101118909SQ20071010447
公開日2008年2月6日 申請日期2007年4月23日 優(yōu)先權(quán)日2006年8月4日
發(fā)明者呂京奐, 尹恩貞, 李成泳, 金成玟, 金旻相 申請人:三星電子株式會社