專利名稱：：半導體裝置及其制法的制作方法
技術領域：
：本發(fā)明涉及一種半導體裝置及其制法，特別是涉及一種可供垂直堆疊的半導體裝置及其制法。
背景技術：
：由于通訊、網(wǎng)絡、及電腦等各式可攜式(Portable)電子產(chǎn)品及其周邊產(chǎn)品輕薄短小趨勢的日益重要，且所述電子產(chǎn)品朝多功能及高性能的方向發(fā)展，以滿足半導體封裝件高積集度(Integration)及微型化(Miniaturization)的封裝需求，且為求提升單一半導體封裝件的性能(ability)與容量(capacity)以符合電子產(chǎn)品小型化、大容量與高速化的趨勢，現(xiàn)有技術是以半導體封裝件多芯片模塊化(MultichipModule;MCM)的形式呈現(xiàn)，以在單一封裝件的基板(如基板或導線架)上接置至少二個以上的芯片。請參閱圖1，即顯示一現(xiàn)有技術以水平間隔方式排列的多芯片半導體封裝件。如圖所示，此半導體封裝件包含有一基板100;—第一芯片110，具有相對的主動面110a和非主動面110b，且其非主動面110b黏接至該基板100上，并以第一導線120將該第一芯片110的主動面110a電性連接至該基板100;以及一第二芯片140，具有相對的主動面140a和非主動面140b，其非主動面140b黏接至該基板100并與該第一芯片間隔一定的距離，再以第二導線150將該第二芯片140的主動面140a電性連接至該基板100。上述現(xiàn)有技術的多芯片半導體封裝件的主要缺點在于為避免芯片間的導線誤觸，須以一定的間隔來黏接各該芯片，故若需黏接多個的芯片則需于基板上布設大面積的芯片接置區(qū)域(DieAttachmentArea)以容設所需數(shù)量的芯片，此舉將造成成本的增加及無法滿足輕薄短小的需求。請參閱圖2，是顯示現(xiàn)有技術如美國專利第6，538，331號所揭露以疊晶方式(Stacked)將第一芯片210及第二芯片240疊接于基板200上，同時各該疊接芯片相對下層芯片偏位(off-set)—段距離，以方便該第一及第二芯片210、240分別打設焊線220、250至該基板200。此方法雖可較前述以水平間隔方式排列多芯片的技術節(jié)省基板空間，但是其仍須利用焊線技術電性連接芯片及基板，使芯片與基板間電性連接質量易受焊線的線長影響而導致電性不佳，同時由于該些芯片于堆疊時須偏移一段距離，且加上焊線設置空間的影響，依舊可能造成芯片堆疊面積過大而無法容納更多芯片。為此，美國專利US6，642，081、5，270，261及6，809，421揭露一種利用硅貫通電極(ThroughSiliconVia，TSV)技術以供多個半導體芯片得以垂直堆疊且相互電性連接。但是其制造過程過于復雜且成本過高，因此欠缺產(chǎn)業(yè)實用價值。另外，美國專利第5，716，759、6,040，235、5，455，455、6，646，289、6，777，767等則揭露一種相對上、下表面設有導電線路的芯片，其是自包含有多個芯片的晶圓非主動面形成切割槽口，并利用測鍍(sputtering)技術以線路重配置層(RedistributionLayer,RDL)方式形成芯片主動面焊墊至非主動面的電性導通，但是其由于是自該晶圓非主動面(背面)形成切割槽口關系，故不易對正至正確位置，造成后續(xù)線路位置偏差無法正確及有效電性連接芯片主動面及非主動面，甚至毀損到芯片；此外，因該制造過程中多次使用線路重配置層(RedistributionLayer,RDL)技術，導致制造過程成本增加及復雜度提高；再者，因該制造過程是直接在一晶圓上進行，因此并未考慮到芯片的不良品問題，如此將導致即便該晶圓中具有不良品芯片，仍須持續(xù)進行制造過程，造成材料浪費及成本增加問題。是以，如何解決上述現(xiàn)有技術半導體裝置問題，并開發(fā)一種不增加面積而可有效在封裝件中整合更多芯片以提升電性功能，同時避免使用焊線技術所導致電性不佳，與因使用硅貫通電極(TSV)及多次使用濺鍍技術所導致制造過程過于復雜且成本過高，以及直接于晶圓上進行制造所未考慮芯片良品等問題，實為目前亟欲解決的問題。
發(fā)明內(nèi)容缺點，本發(fā)明的一目的是提供一種半導體裝置及其制法，得以在不增加面積的情況下，在半導體封裝件中整合更多的芯片。本發(fā)明的另一目的是提供一種半導體裝置及其制法，從而可以較簡便的方式進行制造，避免多次使用濺鍍作業(yè)所導致制造過程過于復雜且成本過高問題。本發(fā)明的再一目的是提供一種半導體裝置及其制法，從而可供多個半導體芯片垂直堆疊且電性連接，避免使用焊線技術所導致電性不佳問題，及使用硅貫通電極(TSV)導致制造過程過于復雜且成本過高問題。本發(fā)明的又一目的是提供一種半導體裝置及其制法，可確保所使用的芯片為良品芯片。本發(fā)明的復一目的是提供一種低成本且制造過程簡易的半導體裝置及其制法。本發(fā)明的次一目的是提供一種半導體裝置及其制法，避免于晶圓背面形成切割槽口所易造成毀損芯片問題。為達到上述及其它目的，本發(fā)明揭露一種半導體裝置的制法，包括提供一表面設有多個導電線路的承載板，及多個于主動面焊墊上設有導電凸塊的芯片，以將該些芯片以相互間留有間隙方式接置于該承載板上并覆蓋該導電線路的一端，且使該導電線路顯露于該些芯片間隙；于該些芯片間的間隙填充一介電層，并對應各芯片周圍的介電層形成多個開口，以外露出該導電線路部分；于該些芯片及介電層表面覆蓋一阻層，并使該阻層形成有開口以外露出各該芯片導電凸塊至介電層開口部分；于該介電層開口及該阻層開口中形成金屬層，以供各該芯片導電凸塊通過該金屬層電性連接至該導電線路；移除該阻層，并沿該些芯片間的介電層進行切割與移除該承載板，以分離各該芯片，且使該導電線路外露于該芯片非主動面，藉以構成本發(fā)明的半導體裝置。該些接置于承載板上的芯片制造過程包括提供一具多個芯片的晶圓，各該芯片及晶圓具有相對的主動面及非主動面，且該芯片主動面上設有多個焊墊；經(jīng)測試(ChipProbing,CP)確認各該芯片的良窳后，于良好芯片(GoodDie)的焊墊上接置導電凸塊；薄化該晶圓非主動面；將該晶圓通過其非主動面接置于膠片上；進行切單，以將良好芯片接置于該承載板上。該承載板為金屬板，其上具有如金/鎳/金的導電線路，從而得通過電鍍方式于該介電層開口及該阻層開口中形成電性連接各該芯片導電凸塊與導電線路的金屬層，該金屬層包括銅/鎳/焊錫材料。后續(xù)即可將一半導體裝置利用其芯片非主動面上外露的導電線路堆疊并電性連接至另一半導體裝置中芯片主動面上的金屬層，藉以構成多芯片的堆疊結構。另外復可于形成金屬層并移去阻層后，于該些芯片主動面及該金屬層上覆蓋一絕緣層，再將該承載板移除及分離各該芯片，以形成一薄型的芯片尺寸半導體裝置(ChipScalePackage,CSP)。再者，可于該芯片非主動面上的導電線路植設導電元件，以供后續(xù)利用該導電元件電性連接至外部裝置或直接進行半導體裝置間的堆疊。通過前述制法，本發(fā)明還提供一種半導體裝置，包括芯片，該芯片具有相對的主動面及非主動面，且該主動面上設有多個焊墊，于該焊墊上設有導電凸塊；導電線路，形成于該芯片非主動面；介電層，形成該芯片側邊，且該介電層中形成有開口以顯露出該導電線路部分；以及金屬層，形成于該介電層開口及芯片主動面邊緣，以電性連接該芯片導電凸塊及導電線路。另外，該芯片非主動面與該導電線路間復形成有接著層，且該導電線路相對設于該接著層邊緣。該半導體裝置復包括有覆蓋于該芯片主動面及該金屬層上的絕緣層；以及植設于該導電線路外表面的導電元件，以形成一薄型的芯片尺寸半導體裝置(CSP)。亦即，本發(fā)明的半導體裝置及其制法，主要是提供一表面設有多個導電線路的承載板及多個于主動面焊墊上設有導電凸塊的芯片，以將該些芯片接置于該承載板上并覆蓋該導電線路的一端，且使該導電線路相對顯露于該些芯片間，其中該些芯片已確認為良好芯片，避免現(xiàn)有技術直接于晶圓上進行制造而未考慮芯片不良品問題所造成材料浪費及成本增加問題，接著于該些芯片的間隙中填充一介電層，并對應各芯片周圍的介電層形成多個開口，以外露出該導電線路部分，接著于該些芯片及介電層表面覆蓋一阻層，并使該阻層形成有開口以外露出各該芯片導電凸塊至介電層開口部分，再利用電鍍方式于該介電層開口及該阻層開口中形成金屬層，以供各該芯片導電凸塊通過該金屬層電性連接至該導電線路，避免現(xiàn)有技術大量使用濺鍍制程所導致制造過程過于復雜且成本過高問題，之后移除該阻層，并沿該些芯片間的介電層進行切割及移除該承載板，藉以分離各該芯片，而使該導電線路外露于該芯片非主動面，以通過低成本及簡易程序制得本發(fā)明的半導體裝置。后續(xù)，即可將其中一該半導體裝置以外露于芯片非主動面上的導電線路接置并電性連接至芯片承載件上，并將另一半導體裝置利用外露于芯片非主動面上的導電線路接置并電性連接至先前的該半導體裝置中芯片主動面上的金屬層，藉以構成多芯片的堆疊結構，從而可在不增加堆疊面積情況下進行垂直堆疊，以有效整合更多芯片、提升電性功能，同時避免使用焊線技術所導致電性不佳及使用硅貫通電極(TSV)所造成制造過程復雜及成本高等問題。圖1為現(xiàn)有技術以水平間隔方式排列的多芯片半導體封裝件剖面示意圖；圖2為美國專利第6，538，331號所揭示的以疊晶(Stacked)方式進行多芯片堆疊的半導體封裝件剖面示意圖；圖3A至圖3G為本發(fā)明的半導體裝置及其制法第一實施例的剖面示意圖；圖3D'為對應圖3D局部放大圖；圖4為本發(fā)明第一實施例的半導體裝置堆疊示意圖；圖5A及圖5B為本發(fā)明的半導體裝置及其制法第二實施例的剖面示意圖；以及圖6為本發(fā)明第二實施例的半導體裝置堆疊示意圖。元件符號說明100基板110第一芯片110a主動面110b非主動面120焊線140第二芯片140a主動面140b非主動面150焊線200基板210第一芯片220焊線240第二芯片250焊線30芯片31承載板310導電線路30a主動面30b非主動面301焊墊302導電凸塊303間隙32膠片33夾取裝置34接著層35介電層350介電層開口36阻層360阻層開口37金屬層371銅372鎳373焊錫38絕緣層380絕緣層開口39導電元件具體實施方式以下通過特定的具體實施例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點與功第一實施例請參閱圖3A至圖3G，為本發(fā)明的半導體裝置及其制法第一實施例的示意圖。如圖3A所示，提供一表面設有多個導電線路310的承載板31。該承載板31例如為銅材料的金屬板，以通過電鍍方式于其表面形成多個導電線路310，該導電線路310例如為金/鎳/金(Au/Ni/Au)，其厚度約0.5-3um。如圖3B所示，另提供一具多個芯片30的晶圓，該芯片30具有相對的主動面30a及非主動面30b，且該芯片主動面30a上設有多個焊墊301，并經(jīng)測試(ChipProbing,CP)確認各該芯片的良窳后，以于該些良好芯片(GoodDie)的焊墊301上接置如金凸塊(AuStud)的導電凸塊302，并薄化該晶圓非主動面，以將該晶圓通過其非主動面接置于膠片32上，再進行切單，從而利用夾取裝置33而將良好的芯片30(GoodDie)取出。如圖3C所示，將良好的芯片30以其非主動面并間隔一接著層34而與該承載板31相接合，其中該些芯片30相互間留有間隙303，以覆蓋該導電線路310的一端，且使該導電線路310相對顯露于該些芯片間隙303。該接著層34的材料例如為B階段(B-stage)的環(huán)氧樹脂(印oxy)。如圖3D及圖3D'所示，其中該圖3D'為對應圖3D的局部放大圖，于該些芯片30的間隙303中填充一如環(huán)氧樹脂(Epoxy)或聚亞酰胺(Polyimide)的介電層35，并對應各芯片30周圍的介電層35利用雷射或蝕刻等方式形成多個開口350，以外露出該導電線路310部分。該介電層開口350與芯片30側邊保持一間隔，以使介電層35覆蓋于該芯片30側邊，其中該覆蓋于芯片側邊的介電層35主要使供后續(xù)形成的金屬層絕緣之用。如圖3E所示，于該些芯片30及介電層35表面覆蓋一如干膜(Dry-film)的阻層36，并使該阻層36形成有開口360以外露出各該芯片導電凸塊302至介電層開口350部分。如圖3F所示，利用該金屬材料的承載板31及其上的導電線路310，以通過電鍍方式而于該介電層開口350及該阻層開口360中沉積金屬層37，以供各該芯片導電凸塊302通過該金屬層37電性連接至該導電線路310。該金屬層37包含銅(Cu)371/鎳(Ni)372/焊錫(Solder)373，其為先沉積銅371于該介電層開口350中，并覆蓋該芯片30主動面邊緣至該芯片導電凸塊302后，再持續(xù)于該銅371上沉積鎳372及焊錫373。如圖3G所示，移除該阻層36，并沿該些芯片30間的介電層35進行切割及利用如蝕刻方式移除該金屬材料的承載板31，藉以分離各該芯片30，并使該導電線路310外露于該芯片30非主動面，以構成本發(fā)明的半導體裝置。通過前述制法，本發(fā)明還提供一種半導體裝置，包括有芯片30，該芯片具有相對的主動面及非主動面，且該主動面上設有多個焊墊301，于該焊墊301上設有導電凸塊302;導電線路310，形成于該芯片30非主動面上；介電層35，形成該芯片30側邊，且該介電層35中形成有開口350以顯露出該導電線路310部分；以及金屬層37，形成于該介電層開口350及芯片30主動面邊緣，以電性連接該芯片導電凸塊302及導電線路310。該芯片30非主動面與該導電線路310間復形成有接著層34，且該導電線路310相對設于該接著層34邊緣。請參閱圖4，后續(xù)即可將前述至少二半導體裝置進行垂直堆疊，以利用熱壓合(thermalcompression)方式，而令一半導體裝置中芯片30主動面的金屬層37中的焊錫材料熱熔于另一半導體裝置中芯片30非主動面上導電線路310，藉以構成多芯片的堆疊結構。另外，亦可于該堆疊結構中兩半導體裝置間隙填充覆晶底部填膠(underfill)材料(未圖示)以強化該彼此的接合性。請參閱圖5A及圖5B，為本發(fā)明的半導體裝置及其制法第二實施例的示意圖。同時為簡化本圖示，本實施例中對應前述相同或相似的元件采用相同標號表示。如圖5A所示，本實施例的半導體裝置及其制法與前述實施例大致相同，主要差異在于形成金屬層37，并移去阻層后，于該些芯片30主動面及該金屬層37上覆蓋一絕緣層38，該絕緣層38的材料是如環(huán)氧樹脂等。接著再通過蝕刻方式將承載板移除，及沿該些芯片間隙的介電層35進行切割以分離各該芯片，以形成薄型的芯片尺寸半導體裝置(CSP)。如圖5B所示，另可于該芯片30非主動面上的導電線路310植設如焊球的導電元件39，以供后續(xù)利用該導電元件39電性連接至外部裝置。復請參閱圖6，亦或可將前述的一半導體裝置上的絕緣層38形成有外露該金屬層37的開口380，且利用另一半導體裝置中植設于導電線路310上的導電元件39電性連接至外露于絕緣層開口380的金屬層37上，以形成半導體裝置的堆疊結構(packageonpackage)。因此，本發(fā)明的半導體裝置及其制法，主要是提供一表面設有多個導電線路的承載板及多個于主動面焊墊上設有導電凸塊的芯片，以將該些芯片接置于該承載板上并覆蓋該導電線路的一端，且使該導電線路相對顯露于該些芯片間，其中該些芯片已確認為良好芯片，避免現(xiàn)有技術直接于晶圓上進行制造而未考慮芯片不良品問題所造成材料浪費及成本增加問題，接著于該些芯片的間隙中填充一介電層，并對應各芯片周圍的介電層形成多個開口，以外露出該導電線路部分，接著于該些芯片及介電層表面覆蓋一阻層，并使該阻層形成有開口以外露出各該芯片導電凸塊至介電層開口部分，再利用電鍍方式于該介電層開口及該阻層開口中形成金屬層，以供各該芯片導電凸塊通過該金屬層電性連接至該導電線路，避免現(xiàn)有技術大量使用濺鍍制程所導致制造過程過于復雜且成本過高問題，之后移除該阻層，并沿該些芯片間的介電層進行切割及移除該承載板，藉以分離各該芯片，而使該導電線路外露于該芯片非主動面，以通過低成本及簡易程序制得本發(fā)明的半導體裝置。后續(xù)，即可將其中一該半導體裝置以外露于芯片非主動面上的導電線路接置并電性連接至芯片承載件上，并將另一半導體裝置利用外露于芯片非主動面上的導電線路接置并電性連接至先前的該半導體裝置中芯片主動面上的金屬層，藉以構成多芯片的堆疊結構，從而可在不增加堆疊面積情況下進行垂直堆疊，以有效整合更多芯片、提升電性功能，同時避免使用焊線技術所導致電性不佳及使用硅貫通電極(TSV)所造成制造過程復雜及成本高等問題。以上所述的具體實施例，僅用以例釋本發(fā)明的特點及功效，而非用以限定本發(fā)明的可實施范疇，在未脫離本發(fā)明上述的精神與技術范疇下，任何運用本發(fā)明所揭示內(nèi)容而完成的等效改變及修飾，均仍應為權利要求書的范圍所涵蓋。權利要求1.一種半導體裝置的制法，包括提供一表面設有多個導電線路的承載板，及多個于主動面焊墊上設有導電凸塊的芯片，以將該些芯片以相互間留有間隙方式接置于該承載板上并覆蓋該導電線路的一端，且使該導電線路顯露于該些芯片間隙；于該些芯片間的間隙填充一介電層，并對應各芯片周圍的介電層形成多個開口，以外露出該導電線路部分；于該些芯片及介電層表面覆蓋一阻層，并使該阻層形成有開口以外露出各該芯片導電凸塊至介電層開口部分；于該介電層開口及該阻層開口中形成金屬層，以供各該芯片導電凸塊通過該金屬層電性連接至該導電線路；以及移除該阻層，并沿該些芯片間的介電層進行切割與移除該承載板，以分離各該芯片，且使該導電線路外露于該芯片非主動面，藉以構成本發(fā)明的半導體裝置。2.根據(jù)權利要求1所述的半導體裝置的制法，其中，該承載板為金屬板，以通過電鍍方式于其表面形成多個導電線路，該導電線路為金/鎳/金。3.根據(jù)權利要求1所述的半導體裝置的制法，其中，該些主動面焊墊上設有導電凸塊的芯片制法包括提供一具多個芯片的晶圓，該芯片具有相對的主動面及非主動面，且該芯片主動面上設有多個焊墊，經(jīng)測試確認各該芯片的良窳后，以于該些良好芯片的焊墊上接置導電凸塊；薄化該晶圓非主動面，以將該晶圓通過其非主動面接置于膠片上；以及進行切單，以將良好的芯片取出，并間隔一接著層而與該承載板相接合。4.根據(jù)權利要求1所述的半導體裝置的制法，其中，該介電層為環(huán)氧樹脂及聚亞酰胺的其中一者，該阻層為干膜。5.根據(jù)權利要求1所述的半導體裝置的制法，其中，該芯片周圍的介電層是利用雷射及蝕刻的其中一方式形成多個開口，以外露出該導電線路部分，且該介電層開口與芯片側邊保持一間隔，以使介電層覆蓋于該芯片側邊。6.根據(jù)權利要求1所述的半導體裝置的制法，其中，該金屬層包含銅/鎳/焊錫，是利用金屬材料的承載板，以通過電鍍方式而先沉積銅于該介電層開口中，并覆蓋該芯片主動面邊緣至該芯片導電凸塊后，再持續(xù)于該銅上沉積鎳及焯錫。7.根據(jù)權利要求1所述的半導體裝置的制法，其中，通過熱壓合方式，以使一半導體裝置中芯片主動面的金屬層電性連接于另一半導體裝置中芯片非主動面上導電線路，藉以構成多芯片的堆疊結構。8.根據(jù)權利要求7所述的半導體裝置的制法，其中，該堆疊結構中兩半導體裝置間隙復填充有覆晶底部填膠材料。9.根據(jù)權利要求1所述的半導體裝置的制法，其中，于形成金屬層并移去阻層后，復于該些芯片主動面及該金屬層上覆蓋一絕緣層，再移除該承載板及沿該些芯片間隙的介電層進行切割，以分離各該芯片。10.根據(jù)權利要求9所述的半導體裝置的制法，其中，該芯片非主動面上的導電線路外表面植設有導電元件。11.根據(jù)權利要求10所述的半導體裝置的制法，其中，該絕緣層形成有外露該金屬層的開口，以供另一半導體裝置中植設于導電線路上的導電元件電性連接至外露于該絕緣層開口的金屬層上。12.—種半導體裝置，包括芯片，具有相對的主動面及非主動面，且該主動面上設有多個焊墊，于該焊墊上設有導電凸塊；導電線路，形成于該芯片非主動面上；介電層，形成該芯片側邊，且該介電層中形成有開口以顯露出該導電線路部分；以及金屬層，形成于該介電層開口及芯片主動面邊緣，以電性連接該芯片導電凸塊及導電線路。13.根據(jù)權利要求12所述的半導體裝置，其中，該芯片非主動面與該導電線路間復形成有接著層，且該導電線路相對設于該接著層邊14.根據(jù)權利要求12所述的半導體裝置，其中，該導電線路為金/鎳/金，該介電層為環(huán)氧樹脂及聚亞酰胺的其中一者，該金屬層包含銅/鎳/焊錫。15.根據(jù)權利要求12所述的半導體裝置，其中，該介電層開口與芯片側邊保持一間隔，以使介電層覆蓋于該芯片側邊。16.根據(jù)權利要求12所述的半導體裝置，其中，該半導體裝置中芯片主動面的金屬層通過熱壓合方式而電性連接于另一半導體裝置中芯片非主動面上導電線路，藉以構成多芯片的堆疊結構。17.根據(jù)權利要求16所述的半導體裝置，其中，該堆疊結構中兩半導體裝置間隙復填充有覆晶底部填膠材料。18.根據(jù)權利要求12所述的半導體裝置，復包括有絕緣層，形成于該芯片主動面及該金屬層上。19.根據(jù)權利要求18所述的半導體裝置，復包括有導電元件，植設于該芯片非主動面上的導電線路外表面。20.根據(jù)權利要求19所述的半導體裝置，其中，該絕緣層形成有外露該金屬層的開口，以供另一半導體裝置中植設于導電線路上的導電元件電性連接至外露于該絕緣層開口的金屬層上。全文摘要本發(fā)明公開了一種半導體裝置及其制法，提供一表面設有多個導電線路的承載板及多個于主動面焊墊上設有導電凸塊的芯片，以將良好的芯片接置于該承載板上并覆蓋該導電線路的一端，且使該導電線路顯露于該些芯片間隙，并于該些芯片間隙中填充一介電層，且對應各芯片周圍的介電層形成多個開口，以外露出該導電線路部分，接著于該介電層開口及該芯片主動面邊緣形成金屬層，以供各該芯片導電凸塊通過該金屬層電性連接至該導電線路，之后沿該些芯片間的介電層進行切割及移除該承載板，藉以分離各該芯片，并使該導電線路外露于該芯片非主動面，以通過低成本及簡易程序制得本發(fā)明的半導體裝置。文檔編號H01L25/00GK101295650SQ20071010470公開日2008年10月29日申請日期2007年4月25日優(yōu)先權日2007年4月25日發(fā)明者張錦煌,柯俊吉,蕭承旭,黃建屏,黃致明申請人:矽品精密工業(yè)股份有限公司