專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可用于互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路的半導(dǎo)體器件。更具體而言，本發(fā)明涉及一種CMOS電路，其包括具有混合溝道取向的至少一個n溝道場效應(yīng)晶體管(n-FET)和至少一個p溝道場效應(yīng)晶體管(p-FET)。換句話說，CMOS電路的n-FET和p-FET包括沿著CMOS電路所處的半導(dǎo)體襯底的不同組晶面而取向的溝道。
背景技術(shù)：
在現(xiàn)在的半導(dǎo)體技術(shù)中，如n-FET和p-FET的CMOS器件通常制作在半導(dǎo)體晶片上，該半導(dǎo)體晶片均具有沿著形成襯底的半導(dǎo)體材料(例如，Si)的一組等同晶面之一取向的襯底表面。具體而言，大多數(shù)的現(xiàn)有半導(dǎo)體器件構(gòu)建在具有沿著硅{100}晶面之一取向的晶片表面的硅晶片上。
已知電子沿著硅的{100}晶面具有高遷移率，但空穴沿著硅的{110}晶面具有高遷移率。一方面，沿著{100}面的空穴遷移率值比沿著此晶面的對應(yīng)電子遷移率值大約小2至4倍。另一方面，沿著{110}硅表面的空穴遷移率值比沿著{100}硅表面的空穴遷移率值大約高兩倍，而與沿著{100}表面的電子遷移率相比，沿著{110}表面的電子遷移率顯著地降低。
通過以上內(nèi)容可知，由于沿著{110}面的優(yōu)良的空穴遷移率，這可以帶來p-FET中較高的驅(qū)動電流，所以對于形成p-FET器件而言，{110}硅表面是最優(yōu)的。然而，這樣的表面完全不適合于形成n-FET器件。相反，由于沿著{100}面的增強(qiáng)的電子遷移率，這可以帶來n-FET中較高的的驅(qū)動電流，所以對于形成n-FET器件而言，{100}硅表面是最優(yōu)的。
在典型CMOS電路中，并排提供了互補(bǔ)n-FET和p-FET。例如，圖1示出CMOS靜態(tài)隨機(jī)訪問存儲器(SRAM)單元，其每個單元包括用作傳輸門晶體管(PA)的兩個n-FET、用作下拉晶體管(PD)的兩個n-FET、以及用作上拉晶體管(PU)的兩個p-FET。由于傳輸門晶體管(PA)和下拉晶體管(PD)都是n-FET，所以它們形成在同一有源區(qū)(A1)中。作為p-FET的上拉晶體管(PU)形成在通過溝槽隔離區(qū)與A1隔離的不同有源區(qū)(A2)中。柵極結(jié)構(gòu)(G)設(shè)置在各個有源區(qū)之上以形成用于FET的柵極，其中FET的溝道區(qū)直接位于有源區(qū)中的柵極結(jié)構(gòu)(G)的下方。
如圖1所示，n-FET有源區(qū)A1和p-FET有源區(qū)A2沿著線I-I并排位于襯底中。一方面，如果襯底表面沿著硅的{110}面之一取向，則可以增強(qiáng)作為p-FET的上拉晶體管(PU)的器件性能，但降低了均為n-FET的傳輸門晶體管(PA)和下拉晶體管(PD)的器件性能。另一方面，如果襯底表面沿著硅的{100}面之一取向，則增強(qiáng)了傳輸門晶體管(PA)和下拉晶體管(PD)的器件性能，但降低了上拉晶體管(PU)的器件性能。
因此，需要提供具有不同表面取向(即，混合表面取向)的半導(dǎo)體襯底，以便增強(qiáng)包括n-FET和p-FET的SRAM單元或類似器件的器件性能。
還需要提供一種集成半導(dǎo)體器件，其位于具有混合表面取向的襯底上并包括至少第一FET(即，n-FET或p-FET)和第二互補(bǔ)FET(即，p-FET或n-FET)。第一FET和第二互補(bǔ)FET具有混合溝道取向，即，第一FET的溝道沿著可在第一FET中提供較高載流子遷移率的第一組等同晶面來取向，而第二互補(bǔ)FET的溝道沿著可在第二互補(bǔ)FET中提供相對較高載流子遷移率的不同的第二組等同晶面來取向。

發(fā)明內(nèi)容
本發(fā)明提供了一種具有混合表面取向的半導(dǎo)體襯底。本發(fā)明的半導(dǎo)體襯底可以包括具有沿著第一組等同晶面之一取向的襯底表面的體半導(dǎo)體結(jié)構(gòu)或分層的絕緣體上半導(dǎo)體(SOI)結(jié)構(gòu)。在半導(dǎo)體襯底的所選區(qū)域處執(zhí)行面外延(faceted epitaxy)，以形成具有多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)，這些交錯表面沿著不同的第二組等同晶面而取向。這種半導(dǎo)體襯底可以容易地用于形成包括具有不同溝道取向的互補(bǔ)FET的SRAM單元或其它CMOS器件。
一方面，本發(fā)明涉及一種半導(dǎo)體器件，包括包括第一器件區(qū)域和第二器件區(qū)域的半導(dǎo)體襯底，其中第一器件區(qū)域具有沿著第一組等同晶面之一取向的基本平坦的表面，且其中第二器件區(qū)域包括具有沿著不同的第二組等同晶面取向的多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)；位于第一器件區(qū)域處的第一場效應(yīng)晶體管(FET)，所述第一FET包括沿著第一器件區(qū)域的基本平坦的上表面延伸的溝道；以及位于第二器件區(qū)域處的第二互補(bǔ)FET，該第二互補(bǔ)FET包括沿著第二器件區(qū)域處的突起半導(dǎo)體結(jié)構(gòu)的多個交錯上表面延伸的溝道。
本發(fā)明的半導(dǎo)體襯底和突起半導(dǎo)體結(jié)構(gòu)可以包括任意合適的半導(dǎo)體材料。優(yōu)選地，半導(dǎo)體襯底和突起半導(dǎo)體結(jié)構(gòu)包括獨立地選自由Si、SiGe、漸變SiGe、Ge、Ge合金、SiC、SiGeC、GaAs、InAs、InP以及III-V或II-VI族化合物半導(dǎo)體組成的組中的半導(dǎo)體材料。
優(yōu)選地，但并非必需地，半導(dǎo)體襯底和突起半導(dǎo)體結(jié)構(gòu)都包括硅，且第一組等同晶面和第二組等同晶面選自由硅的{100}面、{110}面和{111}面組成的組中。
在本發(fā)明的特定實施例中，第一組等同晶面是硅的{100}面，而不同的第二組等同晶面是硅的{111}面。因而，第一FET優(yōu)選為n溝道FET，而第二互補(bǔ)FET優(yōu)選為p溝道FET。
在本發(fā)明的選擇實施例中，第一組等同晶面是硅的{110}面，而不同的第二組等同晶面是硅的{111}面。因而，第一FET優(yōu)選為p溝道FET，而第二互補(bǔ)FET優(yōu)選為n溝道FET。
上述的半導(dǎo)體器件可以是包括n溝道FET和p溝道FET的任意CMOS器件。優(yōu)選地，半導(dǎo)體器件為靜態(tài)隨機(jī)訪問存儲器(SRAM)單元，其包括位于第一器件區(qū)域和第二器件區(qū)域中的一個處的至少一個下拉FET(即，n溝道FET)和位于第一器件區(qū)域和第二器件區(qū)域中的另一個處的至少一個上拉FET(即，p溝道FET)。
上述的半導(dǎo)體襯底可以包括體半導(dǎo)體結(jié)構(gòu)?？蛇x地，其可以具有絕緣體上半導(dǎo)體(SOI)的配置，并且從底部到頂部包括基礎(chǔ)半導(dǎo)體襯底層、掩埋絕緣體層和半導(dǎo)體器件層。此外，半導(dǎo)體襯底可以包括將第一器件區(qū)域和第二器件區(qū)域彼此隔離的一個或多個隔離區(qū)域。
另一方面，本發(fā)明涉及一種用于形成半導(dǎo)體器件的方法，包括形成半導(dǎo)體襯底，該半導(dǎo)體襯底包括至少第一器件區(qū)域和第二器件區(qū)域，二者都具有沿著第一組等同晶面之一取向的基本平坦的上表面；選擇性地掩蔽第一器件區(qū)域；在第二器件區(qū)域處生長突起半導(dǎo)體結(jié)構(gòu)，其中突起半導(dǎo)體襯底具有沿著不同的第二組等同晶面取向的多個交錯表面；去掩蔽第一器件區(qū)域；以及在第一器件區(qū)域處形成第一場效應(yīng)晶體管(FET)并在第二器件區(qū)域處形成第二互補(bǔ)FET，其中第一FET包括沿著第一器件區(qū)域的基本平坦的上表面延伸的溝道，且其中第二互補(bǔ)FET包括沿著第二器件區(qū)域處的突起半導(dǎo)體結(jié)構(gòu)的多個交錯上表面延伸的溝道。
優(yōu)選地，使用面外延工藝來生長突起半導(dǎo)體結(jié)構(gòu)。更為優(yōu)選地，在范圍從約700℃到約900℃的生長溫度和范圍從約5托(torr)到約80托的生長壓力下執(zhí)行面外延工藝。
在又一方面，本發(fā)明涉及一種半導(dǎo)體襯底，其包括第一器件區(qū)域和第二器件區(qū)域，其中第一器件區(qū)域具有沿著第一組等同晶面之一取向的基本平坦的表面，且其中第二器件區(qū)域包括具有沿著不同的第二組等同晶面取向的多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)。
通過本申請的充分公開和所附權(quán)利要求，本發(fā)明的其它方面、特征和優(yōu)點將更加明顯。


圖1示出了包含相鄰n-FET和p-FET有源區(qū)的SRAM單元。
圖2示出了具有具體通過箭頭指出的某些晶體取向的硅晶體單位單元。
圖3示出了在硅晶體單位單元中的某些具體晶面。
圖4是根據(jù)本發(fā)明一個實施例的在半導(dǎo)體襯底上制作的CMOS器件的三維視圖，其包括n-FET器件區(qū)域和p-FET器件區(qū)域，所述n-FET器件區(qū)域具有沿著硅的{100}面之一取向的基本平坦的上表面，所述p-FET器件區(qū)域包括具有沿著硅的{111}面取向的多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)。
圖5至圖9圖示了根據(jù)本發(fā)明一個實施例的使用面外延工藝的用于制作圖4的CMOS器件的示例性工藝步驟。
具體實施例方式
在以下的描述中，闡明了一些具體細(xì)節(jié)，如具體結(jié)構(gòu)、部件、材料、尺度、工藝步驟和技術(shù)，以便提供對本發(fā)明徹底的理解。然而，本領(lǐng)域普通技術(shù)人員將認(rèn)識到，本發(fā)明可以在沒有這些具體細(xì)節(jié)的情況下實施。另外，沒有詳細(xì)描述熟知的結(jié)構(gòu)或工藝步驟，以避免混淆本發(fā)明。
應(yīng)理解，當(dāng)如層、區(qū)域或襯底的元件被稱作位于另一元件上或上方時，它可以直接位于其它元件上，也可以存在其它中間元件。相比之下，當(dāng)元件被稱作直接在另一元件上或直接在另一元件上方時，則不存在中間元件。還應(yīng)理解，當(dāng)元件被稱作處于另一元件下或下方時，它可以直接在其它元件下或下方，也可以存在中間元件。相比之下，當(dāng)元件被稱作直接在另一元件下或直接在另一元件下方時，則不存在中間元件。
這里所用的術(shù)語“基本平坦”是指表面具有高度或深度不超過10nm的突起或凹陷。
在單晶半導(dǎo)體材料中，可以通過稱為米勒(Miller)指數(shù)的數(shù)學(xué)描述來描述單晶材料的單位單元中的所有的晶向和晶面。具體而言，米勒指數(shù)中的標(biāo)記[hk1]定義晶體方向或晶向。圖2示出了為立方單元的單晶硅的單位單元。通過立方單位單元中的箭頭具體示出了某些晶體方向，如
、[100]、
和[111]。而且，通過米勒指數(shù)中的標(biāo)記(hk1)定義單晶硅單位單元的晶面或面(facet)，標(biāo)記(hk1)指的是正交于[hk1]方向的具體晶面或面。圖3示意性地示出單晶硅單位單元的晶面(100)、(110)和(111)，它們分別垂直于[100]、[110]和[111]方向。此外，因為單位單元在半導(dǎo)體晶體中是周期性的，所以存在等同晶向和晶面族或者等同晶向和晶面組。因此，米勒指數(shù)中的標(biāo)記<hk1>定義等同晶體方向或取向族或者等同晶體方向或取向組。例如，<100>方向包括等同的晶向[100]、
和
；<110>方向包括等同的晶向[110]、
、[101]、[-1-10]、
、[-10-1]、[-110]、
、[-101]、[1-10]、
和[10-1]；并且<111>方向包括等同的晶向[111]、[-111]、[1-11]和[11-1]。類似地，標(biāo)記{hk1}定義分別與<hk1>方向正交的等同晶面或面族或者等同晶面或面組。例如，{100}面包括分別正交于<100>方向的等同晶面組。
因此，本發(fā)明中所使用的術(shù)語“等同晶面”指的是上述通過米勒指數(shù)定義的等同晶面或面族。
本發(fā)明提供了具有混合表面取向的半導(dǎo)體襯底。具體而言，本發(fā)明的每個半導(dǎo)體襯底包括第一器件區(qū)域，其具有沿著第一組等同晶面之一取向的基本平坦的表面。該半導(dǎo)體襯底還包括第二器件區(qū)域，其包括具有沿著不同的第二組等同晶面而取向的多個交錯表面的突起(即，關(guān)于第一器件區(qū)域的基本平坦的表面而言)的半導(dǎo)體結(jié)構(gòu)。
然后，可以在半導(dǎo)體襯底上制造包括互補(bǔ)FET的CMOS器件。具體而言，互補(bǔ)FET具有分別沿著第一組等同晶面和第二組等同晶面取向的溝道區(qū)域，用來提高互補(bǔ)FET中的相應(yīng)載流子遷移率。
圖4至少示出了CMOS器件的部分三維視圖，該CMOS器件制作在半導(dǎo)體襯底10上，該半導(dǎo)體襯底10包含第一器件區(qū)域2和第二互補(bǔ)器件區(qū)域4。換句話說，第一器件區(qū)域2和第二器件區(qū)域4中的一個是n-FET器件區(qū)域，而另一個是p-FET器件區(qū)域。
第一器件區(qū)域2和第二器件區(qū)域4通過隔離區(qū)域11而彼此隔離。第一器件區(qū)域2具有沿著第一組等同晶面之一取向的基本平坦的表面16A，且第二器件區(qū)域4包含具有沿著不同的第二組等同晶面取向的多個交錯表面16B的突起半導(dǎo)體結(jié)構(gòu)18。更重要的是，如圖4所示，第一組等同晶面和第二組等同晶面關(guān)于彼此傾斜或偏斜。
柵極電介質(zhì)22和24分別形成在第一器件區(qū)域2和第二器件區(qū)域4的上方。進(jìn)一步地，柵極結(jié)構(gòu)20形成在第一器件區(qū)域2和第二器件區(qū)域4兩者的上方，以限定包括源極、漏極和溝道區(qū)域2S、2D和2C的第一FET，和包括源極、漏極和溝道區(qū)域4S、4D和4C的第二互補(bǔ)FET。第一溝道2C位于柵極結(jié)構(gòu)20下方的第一器件區(qū)域2處，且沿著表面16A(即，沿著第一組等同晶面)取向。第二溝道4C位于柵極結(jié)構(gòu)20下方的第二器件區(qū)域4處，且沿著表面16B(即，沿著不同的第二組等同晶面)取向。
以此方式，第一FET和第二互補(bǔ)FET具有為了提高FET的相應(yīng)載流子遷移率而構(gòu)造和設(shè)置的混合溝道取向。
在本發(fā)明的一個特定實施例中，第一器件區(qū)域2是n-FET器件區(qū)域，且其具有沿著硅的{100}面之一取向的基本平坦的上表面16A。第二互補(bǔ)器件區(qū)域4是對應(yīng)的p-FET器件區(qū)域，其包括具有沿著硅的{111}面取向的多個交錯表面16B的突起半導(dǎo)體結(jié)構(gòu)18。
在本發(fā)明的選擇實施例中，n-FET器件區(qū)域2的基本平坦的上表面16A沿著硅的{110}面之一取向。p-FET器件區(qū)域4包括具有沿著硅的{111}面取向的多個交錯表面16B的突起半導(dǎo)體結(jié)構(gòu)18，如圖4所示。
圖5至圖9是沿著柵極結(jié)構(gòu)20的橫截面視圖，其圖示了根據(jù)本發(fā)明一個實施例的可以用來使用面外延工藝制作圖4的CMOS器件的示例性工藝步驟。
首先參照圖5，其示出了在半導(dǎo)體襯底10中形成隔離區(qū)域11以限定第一器件區(qū)域2和第二互補(bǔ)器件區(qū)域4。半導(dǎo)體襯底10具有基本平坦的上表面16A，該表面16A在第一器件區(qū)域2和第二器件區(qū)域4兩者處暴露。表面16A優(yōu)選地沿著第一組等同晶面取向。
半導(dǎo)體襯底10可以包括任意半導(dǎo)體材料，包括但不限于Si、SiGe、漸變SiGe、Ge、Ge合金、SiC、SiGeC、GaAs、InAs、InP以及其它III-V族或II-VI族化合物半導(dǎo)體。半導(dǎo)體襯底10也可以包括諸如Si/SiGe、絕緣體上硅(SOI)或絕緣體上SiGe(SGOI)的分層半導(dǎo)體或有機(jī)半導(dǎo)體。優(yōu)選地，半導(dǎo)體襯底10由含Si半導(dǎo)體材料即包括硅的半導(dǎo)體材料組成。在如圖5所示的特定實施例中，半導(dǎo)體襯底10主要包括體單晶硅。可選地，半導(dǎo)體襯底10可以具有硅上半導(dǎo)體配置并且從底部到頂部可以具有基礎(chǔ)半導(dǎo)體襯底層(未示出)、掩埋絕緣體層(未示出)和半導(dǎo)體器件層(未示出)。半導(dǎo)體襯底10可以是摻雜的、未摻雜的或者其中包含摻雜區(qū)域和未摻雜區(qū)域兩者(未示出)。
當(dāng)半導(dǎo)體襯底10包括單晶硅時，上表面16優(yōu)選地沿著硅的{100}面或{110}面之一取向。
隔離區(qū)域11設(shè)置在半導(dǎo)體襯底10中，以將第一器件區(qū)域2和第二器件區(qū)域4彼此隔開。隔離區(qū)域11可以是溝槽隔離區(qū)域或場氧化物隔離區(qū)域。溝槽隔離區(qū)域可以容易地利用本領(lǐng)域技術(shù)人員熟知的常規(guī)溝槽隔離工藝來形成。例如，在形成溝槽隔離區(qū)域時，可以使用光刻、刻蝕以及利用溝槽電介質(zhì)來填充溝槽。任選地，在溝槽填充之前可以在溝槽中形成襯墊，在溝槽填充之后可以執(zhí)行致密化步驟，并且在溝槽填充后也可以執(zhí)行平坦化工藝?？梢岳盟^的硅的局部氧化工藝來形成場氧化物隔離區(qū)域。
接著，如圖6所示，在第一器件區(qū)域2的上方選擇性地形成阻擋掩膜101，同時暴露第二器件區(qū)域4?？梢匀菀椎赝ㄟ^常規(guī)的光刻和刻蝕來形成阻擋掩膜。
然后，如圖7所示，執(zhí)行選擇性外延工藝，以在第二器件區(qū)域4處形成突起半導(dǎo)體結(jié)構(gòu)18。突起半導(dǎo)體結(jié)構(gòu)18具有沿著第二組等同晶面取向的多個交錯表面16B，其中該第二組等同晶面與第一組等同晶面不同且關(guān)于第一組等同晶面偏斜，襯底表面16A沿著第一組等同晶面取向。
半導(dǎo)體材料的選擇性外延生長通常用來形成隔離的半導(dǎo)體器件區(qū)域。例如，首先通過位于半導(dǎo)體襯底上方的氧化物層提供開口，以暴露下覆的半導(dǎo)體襯底。然后將襯底置于反應(yīng)裝置中，以通過開口來選擇性外延生長半導(dǎo)體材料(諸如Si、SiGe或SiC)，以便在氧化物層上形成隔離的半導(dǎo)體器件區(qū)域。當(dāng)選擇性外延生長達(dá)到一定的層厚度時，可以觀察到明顯的晶面效應(yīng)，其指的是從主生長面(由襯底表面定義)偏斜的另一生長面的形成。新生長的面即晶面，沿著與主生長面的晶面不同的晶面來取向。
過去，這種晶面效應(yīng)被視作選擇性外延生長工藝的不希望的側(cè)效應(yīng)，且對選擇性外延生長工藝進(jìn)行了各種修改或優(yōu)化以抑制和最小化這種晶面效應(yīng)。
然而，本發(fā)明的發(fā)明人發(fā)現(xiàn)選擇性外延生長工藝的晶面效應(yīng)可以有利于形成具有混合表面取向的半導(dǎo)體。具體而言，當(dāng)晶面效應(yīng)增強(qiáng)時，產(chǎn)生了突起半導(dǎo)體結(jié)構(gòu)，其具有沿著從由襯底表面定義的主生長面偏斜的新一組晶面來取向的上表面。換句話說，突起半導(dǎo)體結(jié)構(gòu)的晶面最終彼此交錯，且在突起半導(dǎo)體結(jié)構(gòu)上原始生長面上徹底消失。此后，將上述其中增強(qiáng)了晶面效應(yīng)以便形成突起半導(dǎo)體結(jié)構(gòu)的選擇性外延生長工藝稱作面外延。
因而，形成了具有混合表面取向的半導(dǎo)體襯底，同時其中沒有進(jìn)行面外延的區(qū)域保持它們的原始表面取向，且其上通過面外延形成了突起半導(dǎo)體結(jié)構(gòu)的區(qū)域則具有了新的不同的表面取向。
因為晶面效應(yīng)是沿著不同晶面的不同半導(dǎo)體生長的結(jié)果，所以面外延生長最終停止在具有最慢生長速率的一組晶面處，且因此產(chǎn)生的半導(dǎo)體結(jié)構(gòu)具有按照最低半導(dǎo)體生長速率的晶面取向的表面。可以容易地調(diào)整各種工藝參數(shù)，包括生長溫度、生長壓力、工藝氣體的流速等，來調(diào)節(jié)沿著不同組晶面的相對生長速率，并由此控制產(chǎn)生的半導(dǎo)體結(jié)構(gòu)的表面取向。
當(dāng)通過本發(fā)明的面外延生長包括硅、鍺硅、摻碳硅或其它含硅半導(dǎo)體材料的突起半導(dǎo)體結(jié)構(gòu)時，優(yōu)選地在范圍從約700℃到約900℃的生長溫度和范圍從約5托至約80托的生長壓力下執(zhí)行面外延工藝。在這樣的工藝條件下，在硅的所有晶面中，沿著硅的{111}面的生長速率最小，所以這樣形成的突起半導(dǎo)體結(jié)構(gòu)將具有沿著硅的{111}面取向的表面?？蛇x地，可以調(diào)整工藝條件，以便形成具有沿著硅的其他晶面取向的表面的突起半導(dǎo)體結(jié)構(gòu)。
突起半導(dǎo)體結(jié)構(gòu)18可以包括選自Si、SiGe、漸變SiGe、Ge、Ge合金、SiC、GaAs、InAs、InP以及其他III-V族或II-VI族化合物半導(dǎo)體的任意合適的半導(dǎo)體材料。優(yōu)選地，突起半導(dǎo)體結(jié)構(gòu)18由Si、SiGe、漸變SiGe、Ge、SiC或SiGeC組成?？梢允褂孟嗤虿煌陌雽?dǎo)體材料來形成半導(dǎo)體襯底10和突起半導(dǎo)體結(jié)構(gòu)18。在本發(fā)明的特定實施例中，半導(dǎo)體襯底10包括單晶硅，且突起半導(dǎo)體結(jié)構(gòu)18包括外延生長的硅或假晶生長的SiGe(具有不變的Ge組分或漸變的Ge組分)。
在第二器件區(qū)域4處形成突起半導(dǎo)體結(jié)構(gòu)18后，去除阻擋掩膜101，然后可以執(zhí)行常規(guī)的摻雜劑注入步驟，以在第一器件區(qū)域2和第二器件區(qū)域4中形成阱注入和/或擴(kuò)展/暈環(huán)注入(未示出)。
隨后，將柵極電介質(zhì)22和24分別形成在第一器件區(qū)域2的上表面16A和第二器件區(qū)域4的上表面16B的上方，如圖8所示。
本發(fā)明的柵極電介質(zhì)層22和24可以包括任意合適的電介質(zhì)材料，包括但不限于氧化物、氮化物、氮氧化物和/或硅酸鹽(silicate)(包括金屬硅酸鹽和氮化金屬硅酸鹽)。在一個實施例中，優(yōu)選地，柵極電介質(zhì)層22和24包括氧化物，例如，SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合物。根據(jù)所采用的具體淀積技術(shù)，柵極電介質(zhì)層22和24的物理厚度可以變化很大。典型地，柵極電介質(zhì)層22和24均具有從約0.5nm至約10nm的厚度，更為典型地具有從約1nm至約5nm的厚度。柵極電介質(zhì)層22和24可以通過熱生長工藝?yán)缪趸?、氮化或氮氧化來形成?？蛇x地，柵極電介質(zhì)層22和24可以通過淀積工藝形成，例如化學(xué)氣相淀積(CVD)、等離子體輔助CVD、原子層淀積(ALD)、蒸發(fā)、反應(yīng)濺射、化學(xué)溶液淀積等淀積工藝。柵極電介質(zhì)層22和24還可以通過利用上述工藝的任意組合來形成。
在本發(fā)明優(yōu)選但非必需的實施例中，在摻雜劑注入步驟前，將犧牲氧化物層(未示出)形成在第一器件區(qū)域2和第二器件區(qū)域4的上方。在柵極電介質(zhì)層22和24形成后，通過氧化物剝離在摻雜劑注入步驟后去除犧牲氧化物層(未示出)。犧牲氧化物層用來緩和通過面外延而在突起半導(dǎo)體結(jié)構(gòu)18中形成的尖峰的銳度。隨后，將構(gòu)圖的柵極導(dǎo)體20形成在第一器件區(qū)域2和第二器件區(qū)域4兩者頂上的柵極電介質(zhì)層22和24以及隔離區(qū)域11的上方，如圖9所示。構(gòu)圖的柵極導(dǎo)體20具體限定了用于位于第一器件區(qū)域2和第二器件區(qū)域4處的FET的源極、漏極和溝道區(qū)域2S、2D、2C、4S、4D和4C，如圖4所示。
通過首先淀積均厚(blanket)柵極導(dǎo)體層(未示出)，隨后使用常規(guī)的光刻和刻蝕對均厚柵極導(dǎo)體層(未示出)進(jìn)行構(gòu)圖，可以容易地形成構(gòu)圖的柵極導(dǎo)體20。優(yōu)選為反柵極電平(inverse gatelevel)(PC)光刻的光刻步驟包括向均厚柵極導(dǎo)體層(未示出)的上表面涂覆光致抗蝕劑(未示出)，將光致抗蝕劑(未示出)曝光于預(yù)定構(gòu)圖的輻射并利用常規(guī)的抗蝕劑顯影劑來顯影所曝光的光致抗蝕劑(未示出)。然后，利用一個或多個干法刻蝕步驟，將光致抗蝕劑中的構(gòu)圖(未示出)轉(zhuǎn)移到下方的柵極導(dǎo)體層(未示出)。適于在本發(fā)明中使用的干法刻蝕工藝包括但不限于反應(yīng)離子刻蝕(RIE)、離子束刻蝕、等離子體刻蝕或激光燒蝕。優(yōu)選地但并非必需的，構(gòu)圖的柵極導(dǎo)體20包括多晶硅(poly-Si)。優(yōu)選地，通過硅選擇性RIE技術(shù)來執(zhí)行該刻蝕步驟。然后，在完成刻蝕后通過抗蝕劑剝離去除構(gòu)圖的光致抗蝕劑(未示出)。
如上所述，位于第一器件區(qū)域2處的第一FET的溝道區(qū)域2C具有由在第一器件區(qū)域2處的基本平坦的上表面16A限定的溝道取向。位于第二器件區(qū)域4處的第二互補(bǔ)FET的溝道區(qū)域4C具有不同的溝道取向，其由在第二器件區(qū)域4處的突起半導(dǎo)體結(jié)構(gòu)18的表面16B限定。
隨后，可以執(zhí)行常規(guī)的CMOS工藝步驟來形成包含互補(bǔ)FET的完整CMOS器件，在這里不對該常規(guī)的CMOS工藝步驟進(jìn)行詳細(xì)的描述。
應(yīng)注意到，盡管圖4至圖9示意性地描述了根據(jù)本發(fā)明特定實施例的示例性CMOS器件結(jié)構(gòu)和示例性工藝步驟，但顯然本領(lǐng)域普通技術(shù)人員可以容易地根據(jù)上述描述來修改器件結(jié)構(gòu)和工藝步驟，以便適應(yīng)具體的應(yīng)用需要。例如，盡管圖4至圖9所示的半導(dǎo)體襯底表示為體半導(dǎo)體襯底，但應(yīng)理解絕緣體上半導(dǎo)體(SOI)襯底也可以用來實施本申請。此外，盡管通過圖4至圖9主要地示出了單晶硅的晶面用以限定襯底表面取向，但具有非立方單位單元的其它單晶半導(dǎo)體襯底材料，諸如具有六方單位單元的單晶氮化鎵，也可以用來制作本發(fā)明的CMOS器件，只要這些單晶半導(dǎo)體材料包括具有不同外延生長速率和不同載流子遷移率值的不同組等同晶面即可。本領(lǐng)域普通技術(shù)人員可以根據(jù)本發(fā)明的精神和原理來容易地修改圖4至圖9所示的器件結(jié)構(gòu)和工藝步驟，以適應(yīng)其它的襯底結(jié)構(gòu)、晶向或半導(dǎo)體材料。
應(yīng)注意到，為了說明的目的而提供了本發(fā)明的附圖，且并未按比例繪制。
盡管這里參照特定實施例、特征和方面描述了本發(fā)明，但應(yīng)認(rèn)識到本發(fā)明不限于此，而是可以實用地擴(kuò)展至其它的修改、變化、應(yīng)用和實施方式，且因而所有的這些修改、變化、應(yīng)用和實施方式應(yīng)視作處于本發(fā)明的精神和范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括包括第一器件區(qū)域和第二器件區(qū)域的半導(dǎo)體襯底，其中所述第一器件區(qū)域具有沿著第一組等同晶面之一取向的基本平坦的表面，且其中所述第二器件區(qū)域包括具有沿著不同的第二組等同晶面取向的多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)；位于所述第一器件區(qū)域處的第一場效應(yīng)晶體管(FET)，所述第一FET包括沿著所述第一器件區(qū)域的基本平坦的上表面延伸的溝道；以及位于所述第二器件區(qū)域處的第二互補(bǔ)FET，所述第二互補(bǔ)FET包括沿著在所述第二器件區(qū)域的所述突起半導(dǎo)體結(jié)構(gòu)的所述多個交錯上表面延伸的溝道。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述半導(dǎo)體襯底和所述突起半導(dǎo)體結(jié)構(gòu)包括獨立地選自由Si、SiGe、漸變SiGe、Ge、Ge合金、Si:C、SiGe:C、GaAs、InAs、InP以及III-V或II-VI族化合物半導(dǎo)體組成的組中的半導(dǎo)體材料。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述半導(dǎo)體襯底和所述突起半導(dǎo)體結(jié)構(gòu)都包括硅，且其中所述第一組等同晶面和第二組等同晶面選自由硅的{100}面、{110}面和{111}面組成的組中。
4.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述第一組等同晶面是硅的{100}面，所述不同的第二組等同晶面是硅的{111}面，所述第一FET為n溝道FET，而所述第二互補(bǔ)FET為p溝道FET。
5.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中所述第一組等同晶面是硅的{110}面，所述不同的第二組等同晶面是硅的{111}面，所述第一FET為p溝道FET，而所述第二互補(bǔ)FET為n溝道FET。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，包括靜態(tài)隨機(jī)訪問存儲器(SRAM)單元，其包括位于所述第一器件區(qū)域和第二器件區(qū)域中的一個處的至少一個下拉FET和位于所述第一器件區(qū)域和第二器件區(qū)域中的另一個處的至少一個上拉FET。
7.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述半導(dǎo)體襯底包括體半導(dǎo)體結(jié)構(gòu)。
8.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述半導(dǎo)體襯底具有絕緣體上半導(dǎo)體配置，并且從底部到頂部包括基礎(chǔ)半導(dǎo)體襯底層、掩埋絕緣體層和半導(dǎo)體器件層。
9.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中所述第一器件區(qū)域和第二器件區(qū)域通過一個或多個隔離區(qū)域而彼此隔離。
10.一種用于形成半導(dǎo)體器件的方法，包括形成半導(dǎo)體襯底，所述半導(dǎo)體襯底至少包括第一器件區(qū)域和第二器件區(qū)域，二者都具有沿著第一組等同晶面之一取向的基本平坦的上表面；選擇性地掩蔽所述第一器件區(qū)域；在所述第二器件區(qū)域處生長突起半導(dǎo)體結(jié)構(gòu)，其中所述突起半導(dǎo)體襯底具有沿著不同的第二組等同晶面取向的多個交錯表面；去掩蔽所述第一器件區(qū)域；以及在所述第一器件區(qū)域處形成第一場效應(yīng)晶體管(FET)并在所述第二器件區(qū)域處形成第二互補(bǔ)FET，其中所述第一FET包括沿著所述第一器件區(qū)域的基本平坦的上表面延伸的溝道，且其中所述第二互補(bǔ)FET包括沿著所述第二器件區(qū)域處的所述突起半導(dǎo)體結(jié)構(gòu)的所述多個交錯上表面延伸的溝道。
11.根據(jù)權(quán)利要求10的方法，其中通過面外延工藝來生長所述突起半導(dǎo)體結(jié)構(gòu)。
12.根據(jù)權(quán)利要求10的方法，其中在范圍從約700℃到約900℃的生長溫度和范圍從約5托到約80托的生長壓力下執(zhí)行所述面外延工藝。
13.根據(jù)權(quán)利要求10的方法，其中所述半導(dǎo)體襯底和所述突起半導(dǎo)體結(jié)構(gòu)包括獨立地選自由Si、SiGe、漸變SiGe、Ge、Ge合金、Si:C、SiGe:C、GaAs、InAs、InP以及III-V或II-VI族化合物半導(dǎo)體組成的組中的半導(dǎo)體材料。
14.根據(jù)權(quán)利要求10的方法，其中所述半導(dǎo)體襯底包括單晶硅，且其中所述第一組等同晶面和第二組等同晶面選自由硅的{100}面、{110}面和{111}面組成的組中。
15.根據(jù)權(quán)利要求14的方法，其中所述第一組等同晶面是硅的{100}面，所述不同的第二組等同晶面是硅的{111}面，所述第一FET為n溝道FET，而所述第二互補(bǔ)FET為p溝道FET。
16.根據(jù)權(quán)利要求14的方法，其中所述第一組等同晶面是硅的{110}面，所述不同的第二組等同晶面是硅的{111}面，所述第一FET為p溝道FET，而所述第二互補(bǔ)FET為n溝道FET。
17.根據(jù)權(quán)利要求10的方法，包括形成靜態(tài)隨機(jī)訪問存儲器(SRAM)單元，其中所述SRAM單元包括位于所述第一器件區(qū)域和第二器件區(qū)域中的一個處的至少一個下拉FET和位于所述第一器件區(qū)域和第二器件區(qū)域中的另一個處的至少一個上拉FET。
18.根據(jù)權(quán)利要求10的方法，其中所述半導(dǎo)體襯底包括體半導(dǎo)體結(jié)構(gòu)。
19.根據(jù)權(quán)利要求10的方法，其中所述半導(dǎo)體襯底具有絕緣體上半導(dǎo)體配置，并且從底部到頂部包括基礎(chǔ)半導(dǎo)體襯底層、掩埋絕緣體層和半導(dǎo)體器件層。
20.一種半導(dǎo)體襯底，包括第一器件區(qū)域和第二器件區(qū)域，其中所述第一器件區(qū)域具有沿著第一組等同晶面之一取向的基本平坦的表面，且其中所述第二器件區(qū)域包括具有沿著不同的第二組等同晶面取向的多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)。
全文摘要
本發(fā)明涉及一種至少包括第一器件區(qū)域和第二器件區(qū)域的半導(dǎo)體襯底。第一器件區(qū)域具有沿著第一組等同晶面之一取向的基本平坦的表面，且第二器件區(qū)域包含具有沿著不同的第二組等同晶面取向的多個交錯表面的突起半導(dǎo)體結(jié)構(gòu)?？梢允褂眠@種半導(dǎo)體襯底形成半導(dǎo)體器件結(jié)構(gòu)。具體而言，可以在第一器件區(qū)域形成第一場效應(yīng)晶體管(FET)，其包括沿著第一器件區(qū)域的基本平坦的表面延伸的溝道?？梢栽诘诙骷^(qū)域形成第二互補(bǔ)FET，而第二互補(bǔ)FET包括沿著第二器件區(qū)域處的突起半導(dǎo)體結(jié)構(gòu)的多個交錯表面延伸的溝道。
文檔編號H01L21/8238GK101086991SQ200710104830
公開日2007年12月12日 申請日期2007年5月21日 優(yōu)先權(quán)日2006年6月6日
發(fā)明者T·W·戴爾, 方隼飛, J·R·霍爾特 申請人:國際商業(yè)機(jī)器公司