專利名稱：圍柵控制結(jié)構(gòu)的硅基單電子晶體管及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及納米電子學(xué)中單電子輸運(yùn)技術(shù)領(lǐng)域，尤其涉及一種圍柵控 制結(jié)構(gòu)的硅基單電子晶體管及其制作方法。
背景技術(shù)：
納米電子學(xué)是納米科技的重要領(lǐng)域之一，是微電子學(xué)繼續(xù)向微觀領(lǐng)域 的發(fā)展和延伸。目前，超大規(guī)模集成電路的特征尺寸已經(jīng)進(jìn)入到納米尺度
(<100nm)范圍，在CMOS器件等比例縮小的過程中，量子效應(yīng)的影響 變得越來越突出。而單原子層的薄膜外延生長技術(shù)、隧道探針技術(shù)、先進(jìn) 的光刻技術(shù)制作出的納米固體結(jié)構(gòu)表現(xiàn)出奇特的量子效應(yīng)，在這些效應(yīng)的 基礎(chǔ)上人們發(fā)明了共振隧穿器件、單電子器件、量子點(diǎn)器件等新型量子器 件。
單電子器件是通過量子點(diǎn)控制單個(gè)電子的輸運(yùn)來進(jìn)行工作的。隨著納 米加工技術(shù)的發(fā)展，科學(xué)家已經(jīng)可以在納米尺度范圍內(nèi)控制量子點(diǎn)的尺寸 和形狀，以及隧穿結(jié)勢壘的厚度和形狀。對于通常的單電子晶體管，量子 點(diǎn)中電子輸運(yùn)空間尺寸被減小到納米量級，導(dǎo)致量子限制效應(yīng)的顯著增 強(qiáng)，電子進(jìn)入量子點(diǎn)必須隧穿通過。量子點(diǎn)內(nèi)的電荷勢能將排斥外界電子 的進(jìn)入，如果電子進(jìn)入庫侖島所需的電荷能大于環(huán)境熱能，這個(gè)電子將被 阻塞。當(dāng)源漏兩極的電壓較小時(shí)，柵電場通過電容耦合可以對量子點(diǎn)進(jìn)行 電勢調(diào)制，當(dāng)量子點(diǎn)內(nèi)的能級位于源漏電子庫費(fèi)米能級構(gòu)成的能量窗口 時(shí)，電子將通過共振隧穿效應(yīng)高穿透率地通過量子點(diǎn)。當(dāng)源漏兩極的電壓 增加時(shí)，量子點(diǎn)內(nèi)的能級通道將不斷進(jìn)入源漏電子庫費(fèi)米能級構(gòu)成的能量 窗口，電流以臺階形狀增加。
目前能夠室溫工作的單電子晶體管己經(jīng)有較多報(bào)道，但是能夠較為精 確控制量子點(diǎn)數(shù)量與量子點(diǎn)尺寸的工藝還并不成熟。在國際上具有代表性 的是日本東京大學(xué)工業(yè)科學(xué)研究所和NTT基礎(chǔ)物性實(shí)驗(yàn)室在實(shí)現(xiàn)室溫工
作的硅基單電子晶體管的長期研究工作。
近io年來，日本東京大學(xué)工業(yè)科學(xué)研究所的Toshiro Hiramoto研究小
組利用硅濕法腐蝕技術(shù)制作硅基單電子晶體管，獲得了成品率較高的室溫 工作的硅基單電子晶體管器件。他們研制的P型硅基單電子晶體管，在室 溫工作狀態(tài)下通過加正的柵壓，顯示出非常清晰的單電子共振隧穿電流峰
谷比和顯著的源漏負(fù)微分電導(dǎo)特性。他們的研究進(jìn)展如下
該研究小組在制作硅基單電子晶體管時(shí)，是利用電子束光刻和化學(xué)腐
蝕技術(shù)，在P型SOI基片上制作的點(diǎn)接觸導(dǎo)電通道結(jié)構(gòu)(寬度〈30nm)的 MOSFET，具有很高的室溫工作成功率[H. Ishikuro and T. Hiramoto. Quantum mechanical effects in the silicon quantum dot in a single -electron transistor, Applied Physics Letters, 71, 1997， p.3691]。然后他們又比較研究
了 N型和P型單電子晶體管的電流特性，發(fā)現(xiàn)P型器件具有更好的性能 容易在較高溫度下工作，具有較大的分立電流峰柵壓變化間距等，目前空 穴型單電子晶體管的工作機(jī)理尚不清楚。
由于點(diǎn)接觸通道結(jié)構(gòu)似乎只能形成一個(gè)隧穿勢壘，但源漏電流-柵壓特 性卻分明表現(xiàn)出單電子的共振隧穿特征，因此該課題組又研究了制備過程 中隧穿勢壘的結(jié)構(gòu)形成及影響。他們首先確認(rèn)了隧穿勢壘的形成來自于橫
向量子限制結(jié)構(gòu)，而不是離子雜質(zhì)的耗盡[H. Ishikuro and T. Hiramoto. On the origin of tunneling barriers in silicon single electron and single hole transistors, Applied Physics Letters, 74, 1999, p.1126]。他們認(rèn)為在氧化過程 中，由于在納米圖形的點(diǎn)接觸結(jié)構(gòu)處存在應(yīng)力，將具有較低的氧化速率， 這就為點(diǎn)接觸結(jié)構(gòu)處保留未被氧化的硅量子點(diǎn)創(chuàng)造了條件；而在點(diǎn)接觸結(jié) 構(gòu)附近應(yīng)力降低，氧化速率較高，將有利于形成氧化物隧穿結(jié)[M. Saitoh, N. Takahashi, H. Ishikuro， et al. Large electron addition energy above 250meV in a silicon quantum dot in a single electron transistor, Japanese Journal of Applied Physics, 40, ,2001, p.2010]。然后，他們又比較了直接熱氧化工藝 和LPCVD淀積氧化物再熱氧化工藝對隧穿電流的影響，在變溫條件下， 發(fā)現(xiàn)直接熱氧化形成的勢壘對電子具有更好的限制作用，不易受溫度影 響；而LPCVD淀積氧化物再熱氧化工藝形成的隧穿勢壘較低，使得隧穿 電流受溫度變化的影響很大[M. Saitoh, T. Murakami, T. Hiramoto. Effect of
oxidation process on the tunneling barrier structures in room-temperature operating silicon single-electron transistors, IEEE Transactions on Nanotechnology， 1(4), 2002, p.214]。最近他們又研究了納米線結(jié)構(gòu)的單電子 晶體管，發(fā)現(xiàn)在納米線里形成了多個(gè)量子點(diǎn)，并發(fā)現(xiàn)在高溫條件下庫侖阻 塞對電流具有較明顯的影響，而在低溫條件下級聯(lián)的多量子點(diǎn)抑制了共隧 穿電流峰[M. Kobayashi, M Saitoh， T. Hiramoto. Large temperature dependence of Coulomb blockade oscillations in room-temperature-operating silicon single hole transistor, Japanese Journal of Applied Physics, 45(8A), 2006, p.6157]。
曰本NTT基礎(chǔ)物性實(shí)驗(yàn)室Yukinori Ono小組開發(fā)垂直圖形依賴氧化 (V-PADOX)工藝[M. Nagase, A. Fujiwara, K. Yamazaki, et al. Si nanostmctures formed by pattern-dependent oxidation, Microelectronic Engineering 41/42， 1998,p.527]，該工藝能夠?qū)崿F(xiàn)量子點(diǎn)的數(shù)量重復(fù)可控。 盡管這種工藝制作的單電子晶體管僅顯示了 40K溫度下的電流特性，但這
種工藝方法顯示的納米隧穿結(jié)位置的可控性，以及與硅集成電路工藝相兼 容的優(yōu)點(diǎn)，為這種技術(shù)的工業(yè)化應(yīng)用成為可能。
垂直圖形依賴氧化(V-PADOX)工藝的具體過程是[Y. Ono, Y.
Takahashi, K. Yamazaki, et al. Fabrication method for IC-oriented Si single
electron transistors, IEEE Trans. Electron Devices 47(1), 2000, p. 147]:在SOI
的薄硅膜上利用電子束光刻和干法刻蝕技術(shù)制作一條帶橫向凹槽的納米 電導(dǎo)線，然后進(jìn)行熱氧化，直到凹槽中間部分的硅完全被氧化，但在氧化 過程中，由于硅與氧化硅之間的應(yīng)力在凹槽的兩側(cè)累積，氧化速率減小， 在凹槽兩側(cè)分別留下了納米尺寸的硅量子細(xì)線，在凹槽與納米電導(dǎo)線拐角 連接處，由于應(yīng)力得到一些釋放，因此可氧化生成隧穿勢壘，于是凹槽兩 側(cè)分別形成了硅庫侖島，雙硅庫侖島被凹槽中間氧化物隔離。這種方法難 點(diǎn)在于要精確控制較窄的凹槽寬度和較薄的凹槽硅層厚度，才能保證兩側(cè) 硅量子線和拐角處雙氧化隧道結(jié)的形成。
然而，能夠室溫工作的硅基單電子晶體管，其量子點(diǎn)的直徑尺寸都要 小于lOnrn。目前的平面納米制作技術(shù)幾乎難以在這種精度下均勻控制每 個(gè)硅基單電子晶體管量子點(diǎn)的尺寸，甚至量子點(diǎn)的數(shù)量，因此目前硅基單
電子晶體管的性能幾乎難以獲得很好的一致性和穩(wěn)定性。

發(fā)明內(nèi)容
(一) 要解決的技術(shù)問題
有鑒于此，本發(fā)明的一個(gè)目的在于提供一種圍柵控制結(jié)構(gòu)的硅基單電 子晶體管，以實(shí)現(xiàn)硅基單電子晶體管批量地具有穩(wěn)定控制單電子輸運(yùn)的能力。
本發(fā)明的另一個(gè)目的在于提供一種圍柵控制結(jié)構(gòu)硅基單電子晶體管 的制作方法，以實(shí)現(xiàn)硅基單電子晶體管批量地具有穩(wěn)定控制單電子輸運(yùn)的 能力。
(二) 技術(shù)方案
為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的 一種圍柵控制結(jié)構(gòu)的硅基單電子晶體管，該硅基單電子晶體管包括 用于支撐整個(gè)硅基單電子晶體管的絕緣體上硅SOI襯底，包括硅基底 1、絕緣層2和頂層硅；
在所述SOI襯底上由頂層硅制作的硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺
階4、硅納米電導(dǎo)線5以及量子點(diǎn)接觸結(jié)構(gòu)6，所述硅源極導(dǎo)電臺階3和 硅漏極導(dǎo)電臺階4左右對稱的分布于所述絕緣層2表面，并通過所述硅納 米電導(dǎo)線5相連接，所述量子點(diǎn)接觸結(jié)構(gòu)6位于所述硅納米電導(dǎo)線5上的 硅源極導(dǎo)電臺階3和硅漏極導(dǎo)電臺階4中間位置；
在所述硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5和量 子點(diǎn)接觸結(jié)構(gòu)6表面，通過熱氧化形成的絕緣氧化層7;
位于所述硅源極導(dǎo)電臺階3上絕緣氧化層7上的源極歐姆金屬電極8， 以及位于所述硅漏極導(dǎo)電臺階4上絕緣氧化層7上的漏極歐姆金屬電極9;
位于所述硅納米電導(dǎo)線5上絕緣氧化層7上，靠近所述量子點(diǎn)接觸結(jié) 構(gòu)6且在所述硅源極歐姆導(dǎo)電臺階3 —側(cè)的圍柵金屬電極10。
上述方案中，所述硅納米電導(dǎo)線5上形成量子點(diǎn)接觸結(jié)構(gòu)6處，在熱 氧化過程形成氧化絕緣層7的同時(shí)，由于應(yīng)力大，氧化速率慢，且在量子 點(diǎn)接觸結(jié)構(gòu)6周圍，應(yīng)力降低，易于形成氧化物勢壘，因此通過點(diǎn)接觸處
材料應(yīng)力的作用，形成硅量子點(diǎn)，構(gòu)成硅基單電子晶體管的基本單元。
上述方案中，在所述圍柵金屬電極10和量子點(diǎn)接觸結(jié)構(gòu)6之間，形 成一個(gè)局域的庫侖島區(qū)域，在硅基單電子晶體管的源漏兩極加上偏壓，使
電子從圍柵金屬電極IO—側(cè)流入庫侖島區(qū)域，通過圍柵金屬電極10上電
壓的變化，庫侖島的尺寸和費(fèi)米能級也將發(fā)生變化，從而控制進(jìn)入單電子 晶體管的電荷量，并克服熱電子產(chǎn)生的信號噪聲。
- 一種制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法，該方法包括
A、 對SOI襯底的頂層硅采用電子束光刻、感應(yīng)耦合等離子體刻蝕和 硅濕法腐蝕方法，制作出硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米
電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6;
B、 熱氧化硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5和 量子點(diǎn)接觸結(jié)構(gòu)6表面，形成氧化物絕緣層7;
C、 采用電子束光刻、金屬淀積、剝離和熱退火，在硅源極導(dǎo)電臺階 3和硅漏極導(dǎo)電臺階4上制作出金屬歐姆電極；
D、 采用電子束光刻、金屬淀積和剝離，在硅納米電導(dǎo)線5上的絕緣 氧化層7上，靠近所述量子點(diǎn)接觸結(jié)構(gòu)6且在所述硅源極歐姆導(dǎo)電臺階3 一側(cè)制作出圍柵金屬電極10。
上述方案中，所述步驟A包括
Al、熱氧化晶向?yàn)?100)的SOI襯底，在頂層硅表面形成二氧化硅 掩膜層；
A2、利用電子束曝光技術(shù)按照晶向在S01襯底上制作硅源極導(dǎo)電臺階 3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6的圖形；
A3、利用感應(yīng)耦合等離子體干法刻蝕技術(shù)刻蝕二氧化硅掩膜層，將電 子束膠上的圖形轉(zhuǎn)移到二氧化硅掩膜層；
A4、利用各項(xiàng)異性濕法腐蝕技術(shù)TMAH+異丙醇IPA，將二氧化硅掩 膜層上的圖形轉(zhuǎn)移到頂層硅上。
上述方案中，步驟B中所述硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、 硅納米電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6的表面，在熱氧化過程中，形成絕緣 氧化層，鈍化硅表面態(tài)； .
步驟B中所述在硅納米電導(dǎo)線5上形成的量子點(diǎn)接觸結(jié)構(gòu)6處，在熱
氧化過程形成氧化絕緣層的同時(shí)，由于應(yīng)力大，氧化速率慢，而在量子點(diǎn)
接觸結(jié)構(gòu)6周圍，應(yīng)力降低，易于形成氧化物勢壘，因此通過點(diǎn)接觸處材 料應(yīng)力的作用，形成硅量子點(diǎn)，構(gòu)成硅基單電子晶體管的基本單元。
上述方案中，所述步驟C包括
Cl、在所述硅源極導(dǎo)電臺階3和硅漏極導(dǎo)電臺階4上覆蓋電子束膠，
利用電子束曝光獲得源極歐姆金屬電極8和漏極歐姆金屬電極9的圖形；
C2、刻蝕所述氧化物層7，獲得源極歐姆金屬電極8和漏極歐姆金屬
l乜極9的氧化物窗口；
C3、通過金屬淀積、剝離和熱退火，實(shí)現(xiàn)源極歐姆金屬電極8和漏極 歐姆金屬電極9的歐姆電極接觸。 上述方案中，所述步驟D包括
Dl、在所述硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5 和量子點(diǎn)接觸結(jié)構(gòu)6表面覆蓋電子束膠；
D2、在硅納米電導(dǎo)線5上，靠近量子點(diǎn)接觸結(jié)構(gòu)6且在所述硅源極歐 姆導(dǎo)電臺階3—側(cè)，利用電子束曝光方法曝光出圍柵金屬電極10的圖形；
D3、采用金屬淀積和剝離，獲得圍柵金屬電極IO。
(三)有益效果
從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果
1、本發(fā)明提供的這種新型圍柵控制結(jié)構(gòu)的硅基單電子晶體管，通過
在SOI襯底的頂層硅上，制備一個(gè)由量子點(diǎn)接觸結(jié)構(gòu)相聯(lián)結(jié)的納米線電 導(dǎo)，熱氧化以后，在納米線上點(diǎn)接觸結(jié)構(gòu)附近的一側(cè)制作一個(gè)控制圍柵。 在熱氧化過程中，在硅納米線表面形成氧化絕緣層的同時(shí)，在點(diǎn)接觸結(jié)構(gòu) 處，由于應(yīng)力最大，氧化速率最慢，而在其周圍，應(yīng)力降低，容易形成氧 化物勢壘，因此通過點(diǎn)接觸處材料應(yīng)力的作用，可形成硅量子點(diǎn)，構(gòu)成單 電子晶體管基本單元。在金屬控制圍柵和點(diǎn)接觸結(jié)構(gòu)之間，構(gòu)成一個(gè)局域
的庫侖島區(qū)域。在器件的源漏兩極加上偏壓，使電子從控制圍柵一側(cè)流入 庫侖島區(qū)域。通過柵電壓變化，庫侖島的尺寸和費(fèi)米能級也將發(fā)生變化， 從而可以控制進(jìn)入單電子晶體管的電荷量，實(shí)現(xiàn)了硅基單電子晶體管批量 地具有穩(wěn)定控制單電子輸運(yùn)的能力。
2、 利用本發(fā)明提供的這種利用電子束曝光、感應(yīng)耦合等離子體刻蝕 和硅濕法腐蝕技術(shù)制作新型圍柵控制結(jié)構(gòu)的硅基單電子晶體管的方法，使 得單電子電荷的輸運(yùn)更為容易控制，并可以有效克服硅基單電子晶體管由 于熱電子所帶來的量子電學(xué)性能的不穩(wěn)定性和信號噪聲。
3、 利用本發(fā)明提供的這種新型圍柵控制結(jié)構(gòu)的硅基單電子晶體管， 能夠在金屬控制圍柵(即圍柵金屬電極10)和量子點(diǎn)接觸結(jié)構(gòu)6之間，形 成一個(gè)局域的庫侖島區(qū)域。在器件的源漏兩極加上偏壓，使電子從金屬控 制圍柵10 —側(cè)流入庫侖島區(qū)域。通過圍柵上電壓的變化，庫侖島的尺寸 和費(fèi)米能級也將發(fā)生變化，從而可以控制進(jìn)入單電子晶體管的電荷量，電 子具有順序隧穿過程，更為容易克服熱電子產(chǎn)生的信號噪聲和室溫?zé)岣?帶來的環(huán)境噪聲，從而更為容易實(shí)現(xiàn)低功率、高密度集成、超快的響應(yīng)速 度等單電子器件的優(yōu)點(diǎn)。


圖1為本發(fā)明提供的圍柵控制結(jié)構(gòu)的硅基單電子晶體管的結(jié)構(gòu)示意
圖2為本發(fā)明提供的制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法流程
圖3為依照本發(fā)明實(shí)施例制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法 流程圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí) 施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
如圖1所示，圖1為本發(fā)明提供的圍柵控制結(jié)構(gòu)的硅基單電子晶體管 的結(jié)構(gòu)示意圖，該硅基單電子晶體管包括
用于支撐整個(gè)硅基單電子晶體管的絕緣體上硅SOI襯底，包括硅基底 1、絕緣層2和頂層硅；
在所述SOI襯底上由頂層硅制作的硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺
階4、硅納米電導(dǎo)線5以及量子點(diǎn)接觸結(jié)構(gòu)6，所述硅源極導(dǎo)電臺階3和 硅漏極導(dǎo)電臺階4左右對稱的分布于所述絕緣層2表面，并通過所述硅納 米電導(dǎo)線5相連接，所述量子點(diǎn)接觸結(jié)構(gòu)6位于所述硅納米電導(dǎo)線5上的 硅源極導(dǎo)電臺階3和硅漏極導(dǎo)電臺階4中間位置；
在所述硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5和量 子點(diǎn)接觸結(jié)構(gòu)6表面，通過熱氧化形成的絕緣氧化層7;
位于所述硅源極導(dǎo)電臺階3上絕緣氧化層7上的源極歐姆金屬電極8， 以及位于所述硅漏極導(dǎo)電臺階4上絕緣氧化層7上的漏極歐姆金屬電極9;
位于所述硅納米電導(dǎo)線5上絕緣氧化層7上，靠近所述量子點(diǎn)接觸結(jié) 構(gòu)6且在所述硅源極歐姆導(dǎo)電臺階3 —側(cè)的圍柵金屬電極10。
上述硅納米電導(dǎo)線5上形成量子點(diǎn)接觸結(jié)構(gòu)6處，在熱氧化過程形成 氧化絕緣層7的同時(shí)，由于應(yīng)力大，氧化速率慢，且在量子點(diǎn)接觸結(jié)構(gòu)6 周圍，應(yīng)力降低，易于形成氧化物勢壘，因此通過點(diǎn)接觸處材料應(yīng)力的作 用，形成硅量子點(diǎn)，構(gòu)成硅基單電子晶體管的基本單元。
在上述圍柵金屬電極10和量子點(diǎn)接觸結(jié)構(gòu)6之間，形成一個(gè)局域的 庫侖島區(qū)域，在硅基單電子晶體管的源漏兩極加上偏壓，使電子從圍柵金 屬電極IO—側(cè)流入庫侖島區(qū)域，通過圍柵金屬電極IO上電壓的變化，庫 侖島的尺寸和費(fèi)米能級也將發(fā)生變化，從而控制進(jìn)入單電子晶體管的電荷 量，并克服熱電子產(chǎn)生的信號噪聲。
基于圖l所示的圍柵控制結(jié)構(gòu)的硅基單電子晶體管的結(jié)構(gòu)示意圖，圖 2示出了本發(fā)明制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法流程圖，該方 法包括以下步驟
步驟201:對SOI襯底的頂層硅采用電子束光刻、感應(yīng)耦合等離子體 刻蝕和硅濕法腐蝕方法，制作出硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、 硅納米電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6;
步驟202:熱氧化硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo) 線5和量子點(diǎn)接觸結(jié)構(gòu)6表面，形成氧化物絕緣層7;
步驟203:采用電子束光刻、金屬淀積、剝離和熱退火，在硅源極導(dǎo) 電臺階3和硅漏極導(dǎo)電臺階4上制作出金屬歐姆電極；
步驟204:采用電子束光刻、金屬淀積和剝離，在硅納米電導(dǎo)線5上
的絕緣氧化層7上，靠近所述量子點(diǎn)接觸結(jié)構(gòu)6且在所述硅源極歐姆導(dǎo)電 臺階3 —側(cè)制作出圍柵金屬電極10。
上述步驟201進(jìn)一步包括熱氧化晶向?yàn)?100)的SOI襯底，在頂 層硅表面形成二氧化硅掩膜層；利用電子束曝光技術(shù)按照晶向在SOl襯底 上制作硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5和量子點(diǎn) 接觸結(jié)構(gòu)6的圖形；利用感應(yīng)耦合等離子體干法刻蝕技術(shù)刻蝕二氧化硅掩 膜層，將電子束膠上的圖形轉(zhuǎn)移到二氧化硅掩膜層；利用各項(xiàng)異性濕法腐 蝕技術(shù)+異丙醇(TMAH+IPA)，將二氧化硅掩膜層上的圖形轉(zhuǎn)移到頂層 硅上。
步驟202中所述硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo) 線5和量子點(diǎn)接觸結(jié)構(gòu)6的表面，在熱氧化過程中，形成絕緣氧化層，鈍 化硅表面態(tài)；所述在硅納米電導(dǎo)線5上形成的量子點(diǎn)接觸結(jié)構(gòu)6處，在熱 氧化過程形成氧化絕緣層的同時(shí)，由于應(yīng)力大，氧化速率慢，而在量子點(diǎn) 接觸結(jié)構(gòu)6周圍，應(yīng)力降低，易于形成氧化物勢壘，因此通過點(diǎn)接觸處材 料應(yīng)力的作用，形成硅量子點(diǎn)，構(gòu)成硅基單電子晶體管的基本單元。
上述步驟203進(jìn)一步包括在所述硅源極導(dǎo)電臺階3和硅漏極導(dǎo)電臺 階4上覆蓋電子束膠，利用電子束曝光獲得源極歐姆金屬電極8和漏極歐 姆金屬電極9的圖形；刻蝕所述氧化物層7，獲得源極歐姆金屬電極8和 漏極歐姆金屬電極9的氧化物窗口；通過金屬淀積、剝離和熱退火，實(shí)現(xiàn) 源極歐姆金屬電極8和漏極歐姆金屬電極9的歐姆電極接觸。
上述步驟204進(jìn)一步包括在所述硅源極導(dǎo)電臺階3、硅漏極導(dǎo)電臺 階4、硅納米電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6表面覆蓋電子束膠；在硅納米 電導(dǎo)線5上，靠近量子點(diǎn)接觸結(jié)構(gòu)6且在所述硅源極歐姆導(dǎo)電臺階3 —側(cè)， 利用電子束曝光方法曝光出圍柵金屬電極10的圖形；采用金屬淀積和剝 離，獲得圍柵金屬電極10。
基于圖2所述的制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法流程圖， 以下結(jié)合具體的實(shí)施例對本發(fā)明制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的 方法進(jìn)一步詳細(xì)說明。
如圖3所示，圖3為依照本發(fā)明實(shí)施例制作圍柵控制結(jié)構(gòu)硅基單電子
晶體管的方法流程圖，具體包括如下步驟
步驟301:在SOI硅薄膜上制作出納米線電導(dǎo)結(jié)構(gòu)。首先，熱氧化(100) SOI襯底，在頂層硅表面形成二氧化硅掩膜層；根據(jù)圖l所述的結(jié)構(gòu)設(shè)計(jì) 的版圖，利用光刻和電子束曝光技術(shù)按照SOI頂層硅的晶向在覆蓋二氧化 硅的SOI片上制作硅納米線電導(dǎo)結(jié)構(gòu)圖形，包括在硅源極導(dǎo)電臺階3、硅 漏極導(dǎo)電臺階4、硅納米電導(dǎo)線.5和量子點(diǎn)接觸結(jié)構(gòu)6，所述硅納米電導(dǎo) 線5與硅源極導(dǎo)電臺階3和硅漏極導(dǎo)電臺階4相聯(lián)。
步驟302:圖形轉(zhuǎn)移。利用感應(yīng)耦合等離子體干法刻蝕技術(shù)刻蝕氧化 硅，將電子束膠上的圖形轉(zhuǎn)移到氧化硅層；利用各項(xiàng)異性濕法腐蝕技術(shù) TMAH+IPA (異丙醇)，將氧化層上的圖形轉(zhuǎn)移到頂層硅上。由于不同晶 面的腐蝕速率不同，器件的導(dǎo)電臺階圖形將按照晶向和晶面形成非常光滑
步驟303:熱氧化。在所述SOI襯底上由頂層硅制作的硅源極導(dǎo)電臺 階3、硅漏極導(dǎo)電臺階4、硅納米電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6表面，通 過熱氧化形成絕緣氧化層7，鈍化硅表面態(tài)；在所述硅納米電導(dǎo)線5形成 的量子點(diǎn)接觸結(jié)構(gòu)6處，在熱氧化過程中，在硅納米線表面形成氧化絕緣 層的同時(shí)，由于應(yīng)力最大，氧化速率最慢，而在其周圍，應(yīng)力降低，容易 形成氧化物勢壘，因此通過點(diǎn)接觸處材料應(yīng)力的作用，可形成硅量子點(diǎn)， 構(gòu)成硅基單電子晶體管的基本單元。
步驟304:制作歐姆接觸金屬電極。在所述硅源極導(dǎo)電臺階3和硅漏 極導(dǎo)電臺階4上覆蓋電子束膠，利用電子束曝光獲得金屬源電極8和漏電 極9的圖形；刻蝕氧化物層7，獲得金屬源電極8和漏電極9的氧化物窗 口；通過金屬淀積和剝離Ti/Al，獲得金屬電極Ti/Al，去膠后，在450 C。 至550C。下高溫退火實(shí)現(xiàn)金屬電極的歐姆電極接觸。
步驟305:制作控制圍柵金屬電極。所述硅源極導(dǎo)電臺階3、硅漏極 導(dǎo)電臺階4、硅納米電導(dǎo)線5和量子點(diǎn)接觸結(jié)構(gòu)6表面上覆蓋電子束膠； 利用電子束曝光在硅納米電導(dǎo)線5上，靠近量子點(diǎn)接觸結(jié)構(gòu)6附近，在硅 源極歐姆導(dǎo)電臺階3 —側(cè)曝光出圍柵金屬電極10的圖形；通過金廣淀積
和剝離，獲得圍柵金屬電極io。
以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行 了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而 己，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修 改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1、一種圍柵控制結(jié)構(gòu)的硅基單電子晶體管，其特征在于，該硅基單電子晶體管包括用于支撐整個(gè)硅基單電子晶體管的絕緣體上硅SOI襯底，包括硅基底(1)、絕緣層(2)和頂層硅；在所述SOI襯底上由頂層硅制作的硅源極導(dǎo)電臺階(3)、硅漏極導(dǎo)電臺階(4)、硅納米電導(dǎo)線(5)以及量子點(diǎn)接觸結(jié)構(gòu)(6)，所述硅源極導(dǎo)電臺階(3)和硅漏極導(dǎo)電臺階(4)左右對稱的分布于所述絕緣層(2)表面，并通過所述硅納米電導(dǎo)線(5)相連接，所述量子點(diǎn)接觸結(jié)構(gòu)(6)位于所述硅納米電導(dǎo)線(5)上的硅源極導(dǎo)電臺階(3)和硅漏極導(dǎo)電臺階(4)中間位置；在所述硅源極導(dǎo)電臺階(3)、硅漏極導(dǎo)電臺階(4)、硅納米電導(dǎo)線(5)和量子點(diǎn)接觸結(jié)構(gòu)(6)表面，通過熱氧化形成的絕緣氧化層(7)；位于所述硅源極導(dǎo)電臺階(3)上絕緣氧化層(7)上的源極歐姆金屬電極(8)，以及位于所述硅漏極導(dǎo)電臺階(4)上絕緣氧化層(7)上的漏極歐姆金屬電極(9)；位于所述硅納米電導(dǎo)線(5)上絕緣氧化層(7)上，靠近所述量子點(diǎn)接觸結(jié)構(gòu)(6)且在所述硅源極歐姆導(dǎo)電臺階(3)一側(cè)的圍柵金屬電極(10)。
2、 根據(jù)權(quán)利要求1所述的圍柵控制結(jié)構(gòu)的硅基單電子晶體管，其特 征在于，所述硅納米電導(dǎo)線(5)上形成量子點(diǎn)接觸結(jié)構(gòu)(6)處，在熱氧 化過程形成氧化絕緣層(7)的同時(shí)，由于應(yīng)力大，氧化速率慢，且在量 子點(diǎn)接觸結(jié)構(gòu)(6)周圍，應(yīng)力降低，易于形成氧化物勢壘，因此通過點(diǎn) 接觸處材料應(yīng)力的作用，形成硅量子點(diǎn)，構(gòu)成硅基單電子晶體管的基本單 元。
3、 根據(jù)權(quán)利要求1所述的圍柵控制結(jié)構(gòu)的硅基單電子晶體管，其特 征在于，在所述圍柵金屬電極(10)和量子點(diǎn)接觸結(jié)構(gòu)(6)之間，形成 一個(gè)局域的庫侖島區(qū)域，在硅基單電子晶體管的源漏兩極加上偏壓，使電 子從圍柵金屬電極(10) —側(cè)流入庫侖島區(qū)域，通過圍柵金屬電極(10) 上電壓的變化，庫侖島的尺寸和費(fèi)米能級也將發(fā)生變化，從而控制進(jìn)入單 電子晶體管的電荷量，并克服熱電子產(chǎn)生的信號噪聲。
4、 一種制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法，其特征在于， 該方法包括A、 對SOI襯底的頂層硅采用電子束光刻、感應(yīng)耦合等離子體刻蝕和 硅濕法腐蝕方法，制作出硅源極導(dǎo)電臺階(3)、硅漏極導(dǎo)電臺階(4)、硅 納米電導(dǎo)線(5)和量子點(diǎn)接觸結(jié)構(gòu)(6);B、 熱氧化硅源極導(dǎo)電臺階(3)、硅漏極導(dǎo)電臺階(4)、硅納米電導(dǎo) 線(5)和量子點(diǎn)接觸結(jié)構(gòu)(6)表面，形成氧化物絕緣層(7);C、 采用電子束光刻、金屬淀積、剝離和熱退火，在硅源極導(dǎo)電臺階 (3)和硅漏極導(dǎo)電臺階(4)上制作出金屬歐姆電極；D、 采用電子束光刻、金屬淀積和剝離，在硅納米電導(dǎo)線(5)上的絕 緣氧化層(7)上，靠近所述量子點(diǎn)接觸結(jié)構(gòu)(6)且在所述硅源極歐姆導(dǎo) 電臺階(3) —側(cè)制作出圍柵金屬電極(10)。
5、 根據(jù)權(quán)利要求4所述的制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方 法，其特征在于，所述步驟A包括Al、熱氧化晶向?yàn)?100)的SOI襯底，在頂層硅表面形成二氧化硅 掩膜層；A2、利用電子束曝光技術(shù)按照晶向在SOI襯底上制作硅源極導(dǎo)電臺階 (3)、硅漏極導(dǎo)電臺階(4)、硅納米電導(dǎo)線(5)和量子點(diǎn)接觸結(jié)構(gòu)(6) 的圖形；A3、利用感應(yīng)耦合等離子體干法刻蝕技術(shù)刻蝕二氧化硅掩膜層，將電 子束膠上的圖形轉(zhuǎn)移到二氧化硅掩膜層；A4、利用各項(xiàng)異性濕法腐蝕技術(shù)TMAH+異丙醇IPA，將二氧化硅掩膜層上的圖形轉(zhuǎn)移到頂層硅上。
6、 根據(jù)權(quán)利要求4所述的制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方 法，其特征在于，步驟B中所述硅源極導(dǎo)電臺階(3)、硅漏極導(dǎo)電臺階(4)、硅納米電 導(dǎo)線(5)和量子點(diǎn)接觸結(jié)構(gòu)(6)的表面，在熱氧化過程中，形成絕緣氧 化層，鈍化硅表面態(tài)；步驟B中所述在硅納米電導(dǎo)線(5)上形成的量子點(diǎn)接觸結(jié)構(gòu)(6)處， 在熱氧化過程形成氧化絕緣層的同時(shí)，由于應(yīng)力大，氧化速率慢，而在量 子點(diǎn)接觸結(jié)構(gòu)(6)周圍，應(yīng)力降低，易于形成氧化物勢壘，因此通過點(diǎn) 接觸處材料應(yīng)力的作用，形成硅量子點(diǎn)，構(gòu)成硅基單電子晶體管的基本單元。
7、 根據(jù)權(quán)利要求4所述的制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法，其特征在于，所述步驟C包括Cl、在所述硅源極導(dǎo)電臺階(3)和硅漏極導(dǎo)電臺階(4)上覆蓋電子 束膠，利用電子束曝光獲得源極歐姆金屬電極(8)和漏極歐姆金屬電極(9) 的圖形；C2、刻蝕所述氧化物層(7)，獲得源極歐姆金屬電極(8)和漏極歐 姆金屬電極(9)的氧化物窗口；C3、通過金屬淀積、剝離和熱退火，實(shí)現(xiàn)源極歐姆金屬電極(8)和 漏極歐姆金屬電極(9)的歐姆電極接觸。
8、 根據(jù)權(quán)利要求4所述的制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方 法，其特征在于，所述步驟D包括Dl、在所述硅源極導(dǎo)電臺階(3)、硅漏極導(dǎo)電臺階(4)、硅納米電導(dǎo) 線(5)和量子點(diǎn)接觸結(jié)構(gòu)(6)表面覆蓋電子束膠；D2、在硅納米電導(dǎo)線(5)上，靠近量子點(diǎn)接觸結(jié)構(gòu)(6)且在所述硅 源極歐姆導(dǎo)電臺階(3) —側(cè)，利用電子束曝光方法曝光出圍柵金屬電極(10) 的圖形；D3、采用金屬淀積和剝離，獲得圍柵金屬電極(10)。
全文摘要
本發(fā)明公開了一種圍柵控制結(jié)構(gòu)的硅基單電子晶體管，包括在SOI襯底上由頂層硅制作的硅源極導(dǎo)電臺階、硅漏極導(dǎo)電臺階、硅納米電導(dǎo)線以及量子點(diǎn)接觸結(jié)構(gòu)，硅源極導(dǎo)電臺階和硅漏極導(dǎo)電臺階左右對稱的分布于絕緣層表面，并通過硅納米電導(dǎo)線相連接，量子點(diǎn)接觸結(jié)構(gòu)位于硅納米電導(dǎo)線上的硅源極導(dǎo)電臺階和硅漏極導(dǎo)電臺階中間位置；位于硅源極導(dǎo)電臺階上的源極歐姆金屬電極，以及位于硅漏極導(dǎo)電臺階上的漏極歐姆金屬電極；位于硅納米電導(dǎo)線上，靠近量子點(diǎn)接觸結(jié)構(gòu)且在硅源極歐姆導(dǎo)電臺階一側(cè)的圍柵金屬電極。本發(fā)明同時(shí)公開了一種制作圍柵控制結(jié)構(gòu)硅基單電子晶體管的方法。利用本發(fā)明，實(shí)現(xiàn)了硅基單電子晶體管批量地具有穩(wěn)定控制單電子輸運(yùn)的能力。
文檔編號H01L21/28GK101359684SQ20071011983
公開日2009年2月4日 申請日期2007年8月1日 優(yōu)先權(quán)日2007年8月1日
發(fā)明者香 楊, 韓偉華 申請人:中國科學(xué)院半導(dǎo)體研究所