專利名稱：制作快閃存儲器的方法
技術領域：
本發(fā)明提供一種制作快閃存儲器的方法，尤指一種利用外延層以改善存 儲器操作性能的快閃存儲器的制作方法。
背景技術：
非易失性存儲器具有不因電源供應中斷而造成儲存數據遺失的特性，因 此被廣泛使用于信息產品中。依照單位存儲單元儲存的數據位數，非易失性
存儲器可區(qū)分為單一位儲存(single-bitstorage)非易失性存儲器與雙位儲存 (dual-bit storage)非易失性存儲器。前者包括氮化物只讀存儲器(Nitride Read-Only-Memory , NROM )、金屬-氧化硅-氮化硅-氧化硅-珪型 (Metal-Oxide-Nitride-Oxide-Silicon, MONOS )等存儲器或硅-氧化硅-氮化 硅-氧化硅-硅型(Silicon-Oxide-Nitride-Oxide-Silicon, SONOS)存儲器。后 者例如為分離柵極式SONOS型(split-gate SONOS )存儲器或分離柵極式 MONOS型存儲器。由于分離柵極式SONOS型存儲器與分離柵極式MONOS 型存儲器的單位存儲單元能儲存二位的信息，因此相較于一般單一位儲存非 易失性存儲器而言，可儲存更大量的信息，已逐漸成為非易失性存儲器的主
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公知制作分離柵極式快閃存儲器的方法是先于半導體基底表面形成絕 緣淺溝結構(shallow trench isolation, STI),再于半導體基底上依序形成氧 化層以及作為浮置柵極(floating gate)的第一多晶硅層。移除部分第一多晶 硅層之后，于半導體基底上依序形成第一介電層、作為控制柵極(control gate ) 的第二多晶硅層、以及蓋層，接著進行一蝕刻工藝移除部分蓋層以及部分第 二多晶硅層，以定義出控制柵極。于蓋層以及控制柵極的兩側形成間隔壁， 并且利用蓋層與間隔壁當作掩模，進行一蝕刻工藝移除部分第一介電層、第 一多晶硅層、以及氧化層，以形成至少一堆迭結構。之后，于堆迭結構外側 形成第二介電層，再形成抹除柵極與字線，便完成分離柵極式快閃存儲器的 主要元件的制作。
然而，由于在形成堆迭結構之前，已移除部分第一多晶硅層，使得半導 體基底的部分表面只有氧化層與第一介電層，而沒有第一多晶硅層。因此， 利用蓋層與間隔壁當作掩模進行蝕刻工藝而移除部分第 一 多晶硅層時，會同
時移除部分半導體基底，因而在共用源極區(qū)形成有源區(qū)域(active are， AA ) 溝槽。使得之后所制作的第二介電層和抹除柵極亦形成在該AA溝槽內，造 成曰后存儲器在進行操作時，AA溝槽內很容易發(fā)生尖端放電現象，導致存 儲器讀寫失敗或損壞。因此，以公知方法制作出的分離柵極式快閃存儲器往 往具有穩(wěn)定性不高以及操作壽命短等缺點。
發(fā)明內容
本發(fā)明的主要目的在于提供一種制作快閃存儲器的方法，以解決上述公 知在蝕刻工藝中形成AA溝槽而導致存儲器發(fā)生缺陷與操作壽命短等問題。
根據本發(fā)明的權利要求，是提供一種制作快閃存儲器的方法，首先提供 一半導體基底，其表面包含多個絕緣淺溝結構，沿著一第一方向相鄰的所述 絕緣淺溝結構之間定義為一有源區(qū)域。然后于半導體基底上依序形成一浮置 柵極介電層、 一第一導電層、 一介電層、 一控制柵極以及一蓋層，再于蓋層 與控制柵極的兩側分別形成一間隔壁。接著進行一蝕刻工藝，移除未被間隔 壁與蓋層覆蓋的部分介電層、第一導電層與浮置柵極介電層，以形成一堆迭 結構，并且堆迭結構之一側是與有源區(qū)域相鄰。進行一選擇性外延成長 (selective epitaxial growth, SEG)工藝，以于有源區(qū)域內暴露的半導體基底上 形成一外延層。最后進行一離子注入工藝，以在該有源區(qū)域的外延層與半導 體基底中形成一源極。
由于本發(fā)明是在形成源極之前，先于半導體基底表面的溝槽內形成外延 層，以使半導體基底具有約略平坦的表面，使得后續(xù)制作的其他元件(例如 抹除柵極或抹除柵極介電層)仍會形成于半導體基底表面上，以避免公知技 術因元件形成于凹陷的溝槽內，導致尖端放電或其他問題而影響到存儲器的 操作效能。
圖1至圖15為本發(fā)明制作快閃存儲器的方法的工藝示意圖。
主要元件符號說明
10分離柵極式快閃存儲器12半導體基底
14絕緣淺溝結構15有源區(qū)域
16浮置柵極介電層18第一導電層
20圖案化光致抗蝕劑層22介電層
24控制柵極26
27堆迭結構28間隔壁
30AA溝槽32浮置柵極
34外延層36共用源極
38HTO層40圖案化光致抗蝕劑層
42氧化層44抹除柵極
46字線48漏極
50層間介電層52接觸插塞
具體實施例方式
本發(fā)明制作一分離柵極式快閃存儲器的方法請參考圖l至圖15，其中圖 1為俯視示意圖，圖2至圖11與圖14為沿著圖1的Y方向的斷面立體示意 圖，而第12、 13圖和圖15為沿著圖1的X方向的剖面示意圖。如圖1所示， 為制作本發(fā)明分離柵極式快閃存儲器10，首先提供一半導體基底12,其表 面包含多個絕緣淺溝結構14。半導體基底12可為一硅基底、一P型硅基底 或一N型石圭基底。在圖1中，以虛線標示的部分，亦即沿著Y方向相鄰的 絕緣淺溝結構14之間，是用來作為本發(fā)明分離柵極式快閃存儲器IO的有源 區(qū)域15。接著請參考圖2,進行一干式氧化工藝，于半導體基底12表面不 具有絕緣淺溝結構14的部分形成一氧化層，作為浮置柵極介電層16。然后 如圖3所示，在半導體基底12上沉積一第一導電層18,其優(yōu)選包含多晶硅 材料。然后進行一第一光刻暨蝕刻工藝，在第一導電層18上形成一圖案化 光致抗蝕劑層20，利用圖案化光致抗蝕劑層20作為掩模沿著X方向蝕刻移 除絕緣淺溝結構14上的第一導電層18,定義出浮置柵極的部分圖案。請參 考圖4，接著以圖案化光致抗蝕劑層20當作蝕刻掩模，對第一導電層18進 行一蝕刻工藝，移除未被圖案化光致抗蝕劑層20覆蓋的第一導電層18，并 暴露出絕緣淺溝結構14。
然后請參考圖5，于半導體基底12上形成一介電層22,其優(yōu)選為包含 氧化/氮化/氧化(oxide-nitride-oxide, ONO )介電材料的介電層。然后如圖6 所示，依序于半導體基底上形成圖案化的控制柵極24與蓋層26,覆蓋部分 介電層22、第一導電層18與絕緣淺溝結構14。其中，控制柵極24的材料 可包含多晶硅以及硅化鎢材料，而蓋層26可包含以四乙基氧硅烷 (tetraethylorthosilicate, TEOS)作為前驅物的TEOS氮化硅材料。圖案化的 控制柵極24與蓋層26的形成方法是依序于半導體基底12上沉積一第二導 電層與蓋層材料，再進行一第二光刻暨蝕刻工藝，移除部分該第二導電層與 蓋層材料，而形成控制柵極24與蓋層26。
請參考圖7，于半導體基底12上形成一氮化硅層，并進行一各向異性蝕 刻工藝，而于控制柵極24以及蓋層26的兩側形成間隔壁28。接著，如圖8 所示，以蓋層26和間隔壁28當作蝕刻掩模，先后使用氧化材料與多晶硅材 料的蝕刻氣體當作蝕刻劑來進行蝕刻工藝，移除沒有被蓋層26和間隔壁28 覆蓋的介電層22和第一導電層18。值得注意的是，由于部分介電層22下方 并沒有第一導電層18,所以其下方的浮置柵極介電層16與半導體基底12 亦會在蝕刻工藝中被移除，而在共用源極區(qū)域形成AA溝槽30。對照圖1 可知，AA溝槽30是形成于分離柵極式快閃存儲器10的有源區(qū)域15內，且 位于二相鄰絕緣淺溝結構14之間。在上述蝕刻工藝之后，是形成一堆迭結 構27,由上至下包含蓋層26、控制柵極24、介電層22、未移除的第一導電 層18構成的浮置柵極32、以及浮置柵極介電層16，且堆迭結構27之一側 是與有源區(qū)域15相鄰。
4妄著，3口圖9戶斤示，進4亍一選4奪'l"生夕卜延成長(selective epitaxial growth, SEG)工藝，以于AA溝槽30內分別形成一外延層34，其中外延層34的上 表面優(yōu)選約略相同于或高于有源區(qū)域15內未形成外延層34的半導體基底12 的表面。請參考圖10,進行一離子注入工藝，在外延層34內和浮置柵極介 電層16下方的半導體基底12表面形成一共用源極36。如圖ll所示，進行 一高溫氧化(high temperature oxidation, HTO)工藝，而在半導體基底12 上形成一HTO層38，作為抹除柵極(erase gate)介電層，覆蓋于共用源極 36、間隔壁28和蓋層26的表面。
請參考圖12,其中圖12是延續(xù)圖11的工藝示意圖。然而，為便于說明， 圖12是為分離式柵極存儲器10沿著圖1的X方向的剖面示意圖，例如為沿
著圖1所示的切線AA，方向的剖面示意圖。在制作完HTO層38后，于半導 體基底12上形成一圖案化光致抗蝕劑層40,覆蓋住分離式柵極存儲器10 的有源區(qū)域15,亦即覆蓋住蓋層26與共用源極36上方的HTO層38，然后 移除未被圖案化光致抗蝕劑層40覆蓋的部分HTO層38。接著，于暴露出的 半導體基底12與間隔壁28上形成一氧化層42,以作為字線介電層，設于堆 迭結構27相反于共用源極36的一側。如圖13所示，在移除圖案化光致抗 蝕劑層40后，進行一沉積工藝，于半導體基底12上全面形成一第三導電層， 例如為一多晶硅層，再進行一回蝕刻工藝，使剩下的第三導電層高度小于堆 迭結構27的高度，以在共用源極36上形成抹除柵極44，同時于堆迭結構 27的另一側形成字線46。此時，分離式柵極存儲器10沿著圖1Y方向的剖 面立體圖顯示于圖14。
最后如圖15所示，進行一離子注入工藝，而于半導體基底12表面形成 漏極48于字線46的一側，再形成層間介電層50,并于層間介電層50內制 作出字線46、漏極48、控制柵極24與抹除柵極44的接觸插塞52，便完成 分離式柵極存儲器10的主要元件的制作。
相較于公知技術，本發(fā)明是在形成AA溝槽之后，于AA溝槽內先形成 外延層，再于其上方繼續(xù)制作HTO層和抹除柵極，因此可以解決公知技術 中因AA溝槽導致共用源極和HTO層具有尖端形狀，造成尖端放電與存儲 器瑕瘋等問題。所以，根據本發(fā)明，可以簡單的工藝制作出具有較長操作壽 命與穩(wěn)定性良好的快閃存儲器，并且本發(fā)明方法所制作的分離式柵極存儲器 和現行通用的快閃存儲器結構相類似，具有廣泛的應用性。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變 化與修飾，皆應屬本發(fā)明的涵蓋范圍。
權利要求
1. 一種制作一快閃存儲器的方法，其包含提供一半導體基底，其表面包含多個絕緣淺溝結構，沿著一第一方向相鄰的所述絕緣淺溝結構之間定義為一有源區(qū)域；在該半導體基底上依序形成一浮置柵極介電層、一第一導電層、一介電層、一控制柵極以及一蓋層；在該蓋層與該控制柵極的兩側分別形成一間隔壁；進行一蝕刻工藝，移除未被所述間隔壁與該蓋層覆蓋的部分該介電層、該第一導電層與該浮置柵極介電層，以形成一堆迭結構，并且該堆迭結構的一側是與該有源區(qū)域相鄰；進行一選擇性外延成長工藝，以在該有源區(qū)域內暴露的該半導體基底上形成一外延層；以及進行一離子注入工藝，以在該有源區(qū)域的該外延層與該半導體基底中形成一源極。
2. 如權利要求1的方法，其中該外延層的表面約略相同于或高在該有 源區(qū)內未形成外延層的該半導體基底的表面。
3. 如權利要求l的方法，其中該第一導電層包含多晶硅材料。
4. 如權利要求1的方法，其中在該半導體基底上依序形成該浮置柵極 介電層、該第一導電層、該介電層、該控制斥冊極、以及該蓋層的方法包含在該浮置柵極介電層上形成該第 一導電層； 進行一第一光刻暨蝕刻工藝而移除部分該第一導電層； 在該半導體基底上形成該介電層，覆蓋在該第一導電層之上；依序在該導體基底上形成一第二導電層與該蓋層；以及 進行一第二光刻暨蝕刻工藝而移除部分該第二導電層與該蓋層，使該第二導電層形成該控制柵極。
5. 如權利要求4的方法，其中移除部分該第一導電層的步驟，是沿著 一第二方向移除所述絕緣淺溝結構上的該第一導電層。
6. 如權利要求l的方法，其另包含 在該源極上形成 一抹除柵極介電層；在該堆迭結構相反于該源極的一側的該半導體基底上形成一字線介電層；在該半導體基底上形成一第三導電層；以及進行一回蝕刻工藝，以移除部分該第三導電層，使該第三導電層的高度 小于該堆迭結構的高度，而在該源極上形成一抹除柵極，并在該字線介電層 上形成一字線。
7. 如權利要求1的方法，其中該介電層包含氧化/氮化/氧化ONO材料。
8. 如權利要求l的方法，其中該快閃存儲器是為一分離式柵極存儲器。
全文摘要
本發(fā)明提供一種制作一快閃存儲器的方法，首先提供一半導體基底，其表面包含絕緣淺溝結構，沿著第一方向相鄰的絕緣淺溝結構之間定義為一有源區(qū)域。然后依序制作浮置柵極介電層、導電層、介電層、控制柵極以及蓋層。接著于蓋層和控制柵極兩側形成間隔壁，移除未被間隔壁與蓋層覆蓋的介電層、導電層與浮置柵極介電層，然后進行SEG工藝，于有源區(qū)域內暴露的半導體基底上形成一外延層，再進行一離子注入工藝，于有源區(qū)域的外延層與半導體基底中形成一源極。
文檔編號H01L21/336GK101399206SQ20071015321
公開日2009年4月1日 申請日期2007年9月29日 優(yōu)先權日2007年9月29日
發(fā)明者劉應勵, 許輝民, 郭輝宏 申請人:力晶半導體股份有限公司