專利名稱：用于減小mosfet器件中的浮體效應的方法和結構的制作方法
技術領域：
本發(fā)明通常涉及半導體器件處理技術和，更具體而言，涉及一種用于 減小包括絕緣體上硅(SOI)器件的金屬氧化物半導體場效應晶體管 (MOSFET)器件中的浮體效應的方法和結構。
背景技術：
對于集成電路增加的性能、功能性和制造經濟的要求已導致了極大的 集成密度以便減小信號傳輸時間并增加抗噪聲度，同時也增加了單個的工 藝序列在芯片或晶片上可以形成的電路與器件的數目。將器件按比例縮小 至這樣小的尺寸限制了操作裕度并使增加芯片上所形成的半導體器件電特 性的均勻性成為必需。
為滿足后者的標準，使用絕緣體上硅(SOI)晶片以利用在體硅"處 理"襯底之上的絕緣體上形成的通過其有源層的單晶硅的改善的質量?？?以在其它類型的半導體材料及其合金的相似結構中開發(fā)相似的特性。有源 SOI層的半導體材料的改善的質量允許晶體管和其它器件在具有良好電性 能均勻性的情況下按比例縮小至極小的尺寸。
不幸地，由于支持半導體材料的改善的質量的發(fā)展的絕緣層(也稱為 掩埋氧化物層或BOX)的存在還產生了在本領域稱為晶體管結構中的"浮 體效應"的問題。浮體效應是在具有絕緣層的襯底上形成的晶體管所特有 的。具體而言，在晶體管導電溝道和浮體端處形成相對極的二極管結的源 極/漏極擴展和暈區(qū)域電隔離中性浮體，同時柵極電極通過介質與導電溝道 絕緣。襯底中的絕緣層完成了導電溝道的絕緣并因此防止了在浮體中產生 的任何的電荷放電。當晶體管不導通時，根據源極和漏極二極管特性，電
荷注入到中性體中在導電溝道中產生電壓。
在強場梯度漏極區(qū)域附近的熱電子產生的過剩載流子引起了浮體效
應，導致了 SOI器件的體電勢升高。其引起了閣值電壓的減小，導致了輸 出特性的扭折(Kink)。由晶體管導電溝道中的電荷收集產生的電壓具有 改變晶體管的開關閾值的效應。該效應回過頭來改變了信號同步和信號傳 輸速度，因為即使當跨越給定電路的閾值電壓的均勻性并不好時，任何晶 體管也將具有有限的非瞬態(tài)信號的轉換速率和上升和下降時間。SOI開關 電路，具體而言，受到嚴重的動態(tài)浮體效應如滯后和歷史效應的損害。SOI 開關電路中扭折效應的產生極依賴于工作頻率，并產生類Lorentzian噪聲 過沖和諧波失真。在SOIMOSFET中軟誤差問題同樣更為嚴重。
為限制在浮體中構建的電荷，體接觸并入到器件中。然而，該方法不 利地影響了器件的密度?？蛇x地，設計源極和漏極的二極管特性。例如， 通過減小源極/漏極與體結之間的勢壘減少浮體電荷，例如通過在p/n結處 產生注入缺陷，其是頻率無關的方法。不幸地，與開關器件中的源極二極 管泄漏相反，漏極二極管泄漏增加了電路耗散的熱功率并降低了實際的開 關電流，導致較低的速度。
因此，希望能夠以不導致增加的漏極泄漏電流、咸小的集成電路密度、 增加的熱功率和電路速度降低的方式減小(在SOI器件和體硅器件中的) 浮體效應。

發(fā)明內容
通過一種場效應晶體管(FET)器件克服或減輕了現有技術的前述缺 陷和不足，其包括體襯底，在所述體襯底之上形成的柵極絕緣層，在與所 述體襯底相關聯的有源器件區(qū)域中形成的源極和漏極區(qū)域，每個所述源極 和漏極區(qū)域相對于所述有源器件區(qū)域的體區(qū)域限定了 p/n結，以及在限定 在所述源極區(qū)域中的腔內形成的跨過所述源極區(qū)域的p/n結并進入到所述 體區(qū)域中的導電插塞，其中所述導電插塞有助于所述體區(qū)域與所述源極區(qū) 域之間的放電通路。 在另一實施例中， 一種用于形成場效應晶體管(FET)器件的方法包 括在體村底之上形成柵極絕緣層；在與所述體襯底相關聯的有源器件區(qū) 域中形成源極和漏極區(qū)域，每個所述源極和漏極區(qū)域相對于所述有源器件 區(qū)域的體區(qū)域限定了 p/n結；以及形成在限定在所迷源極區(qū)域中的腔內形 成的跨過所述源極區(qū)域的所述p/n結并進入到所述體區(qū)域中的導電插塞； 其中所述導電插塞有助于所述體區(qū)域與所述源極區(qū)域之間的放電通路。
在又一實施例中， 一種用于減小絕緣體上硅(SOI)場效應晶體管 (FET)器件中的浮體效應的方法包括在體襯底之上形成掩埋絕緣層； 在所述掩埋絕緣層之上形成絕緣體上硅(SOI)層；在所迷SOI層之上形 成柵極絕緣層；在所述SOI層內形成源極和漏極區(qū)域，每個所迷源極和漏 極區(qū)域相對于所迷SOI層內的有源器件區(qū)域的體區(qū)域限定了 p/n結；以及
結并進入到所述體區(qū)域中的導電插塞，其中所述腔和所述插塞沿朝向所述 漏極的方向橫向延伸跨過所述源極區(qū)域，并跨過所述源極區(qū)域的所述p/n 結進入到所述掩埋絕緣層之上的所述體區(qū)域中；其中所述導電插塞有助于 所述體區(qū)域與所迷源極區(qū)域之間的放電通路。


參考示例性的附圖，其中在附圖中相似的元素采用相同的標號
圖1 (a)至1 (k)是根據所述發(fā)明的實施例的一種用于減小絕緣體
上硅(SOI)晶體管器件中的浮體效應的方法和結構的一系列截面視以及
圖2 (a)至2 (i)是根據所述發(fā)明的可選的實施例的一種用于減小體 硅晶體管器件中的浮體效應的方法和結構的一系列截面視圖。
具體實施例方式
在此公開了一種用于減小包括絕緣體上硅(SOI)類型器件的 MOSFET器件中的浮體效應而沒有結泄漏的方法和結構。簡要聲明，在此
公開的實施例提供了通過晶體管器件源極區(qū)域形成的金屬插塞，以便該插 塞延伸到晶體管的體中并提供了源極與體積之間的短路。
起始參照圖1 (a)至1 (k)，其示出了根據本發(fā)明的實施例的一種 用于減小絕緣體上硅(SOI)晶體管器件中的浮體效應的方法和結構的一 系列截面視圖。如圖l(a)所示，體硅層102具有在其上形成的掩埋絕緣 物(例如氧化物)層(BOX) 104。接著在BOX層104之上形成晶體硅層 106;因此，術語絕緣體上硅(SOI)同樣用來描述層106，其中有源晶體 管器件在其中形成。在示例性的實施例中，SOI層106(例如，對于N型 器件)為相對低摻雜濃度(例如，約lxl017atoms/cm3)的P型層。如同樣 在圖1 (a)中所示出的，形成淺溝槽隔離(STI)區(qū)域108以電隔離在SOI 層106中所隨后形成的晶體管與其它器件。
在圖l(b)中，在SOI層106之上形成熱氧化物層110(例如約l-5nm 量級的厚度)，并使用其作為柵極絕緣體材料。然而，還可以使用其它柵 極絕緣材料。然后，在柵極氧化物110之上形成多晶硅層112 (例如約 100-200nm量級的厚度)，隨后是構圖的光致抗蝕劑材料114，其限定了 柵極電極結構。接下來，如在圖1 (c)中所示，將光致抗蝕劑圖形轉移到 多晶硅層112中以形成柵極電極116，如本領域所公知，在其之后在柵極 側壁上形成氧化物側壁間隔物118。
參考圖l(d)，然后使器件經受鍺(Ge)或其它適宜的中性種(species) 的注入，產生具有相對于硅的蝕刻選擇性的區(qū)域。將在此后更加詳細地描 述中性注入的目的。然后，使用高溫退火修復硅的注入損傷，得到如圖1 (e)所示的SiGe區(qū)域120。繼續(xù)到圖1 (f)，根據FET源極/漏極形成 技術進行暈(有角度的箭頭)和擴展(垂直箭頭)注入。
然后如圖1 (g)所示，如本領域所乂>知，鄰近間隔物118形成笫二組 側壁間隔物122(例如，氮化物)，以便形成深源極/漏極注入。然后進行 另一次退火以激活源極和漏極的摻雜劑，接著在源極/漏極區(qū)域與體106之 間限定p/n結124，如圖1 (h)所示。前進到圖1 (i),然后在柵極116 以及源極和漏極區(qū)域之上以本領域公知的方法形成硅化物接觸126 。例
如，在該結構之上形成硅化物形成金屬例如鎳，接著退火(例如，約300
x:到約soot:)以形成Nisi。之后，通過濕法蝕刻去除絕緣區(qū)域之上的未
反應的鎳。然而，在硅化之后，接著在器件之上形成光致抗蝕劑層128，
并以如圖1 (i)中所進一步示出的暴露器件的源極區(qū)域的方式構圖?？蛇x
地，可以在硅化之后形成薄氮化物層(未示出)以保護NiSi接觸和器件免 受濕氣和活動離子的影響。該薄氮化物層還在常規(guī)接觸孔蝕刻中充當蝕刻 停止層(stopper)。然而，可選的氮化物層基本上與本發(fā)明的實施例不相 關。
參考圖1 (j)，使用多步蝕刻首先去除源極側NiSi，接著去除源極區(qū) 域中的摻雜的硅，之后去除源極側SiGe區(qū)域120。具體而言，以各向同性 的方式選擇性蝕刻SiGe區(qū)域以沿橫向蝕刻材料，產生腔130。應該注意， 腔130 (初始形成的SiGe區(qū)域)延伸跨過源極側的p/n結并進入到SOI 體106中。同樣應該注意，在器件的漏極側和柵極116中的SiGe區(qū)域120 不受蝕刻的影響并保留在器件中。可選地，在圖1 (d)中的Ge注入之前， 構圖器件以便保護柵極和漏極區(qū)域。
在任一實例中，然后在去除光致抗蝕劑128之后，在腔130中形成金 屬插塞132，如圖1 (k)所示。在示例性的實施例中，以與半導體器件的 上布線層中的金屬過孔形成相似的方法實現插塞形成。例如，在源極側腔 130中保形淀積薄鈦氮化物(TiN)襯里層134，接著通過金屬插塞材料136 例如鴒(W)的淀積和回蝕刻完成插塞132。如此配置，插塞132提供了 將過剩體電荷傳導到源極端子(對于NFET器件其被典型地連接到地)的 源極到體接觸。在形成插塞132之后，繼續(xù)常規(guī)處理以完成器件(例如， 層間介質層形成、過孔/線路形成和其它后段制程)。
由于相對于源極和漏極區(qū)域的SOI層106的較淺的深度，使用Ge摻 雜的層120產生橫向蝕刻分布以便插塞132能夠沿器件溝道的方向橫向延 伸并由此跨過p/n結124并進入到體區(qū)域中。然而，由于體硅器件不具有 掩埋絕緣層，同樣形成源極到體的插塞以減小浮體效應。另外，在無BOX 層存在的情況下，插塞形成方法因為不需要橫向蝕刻分布所以變得更簡單，
因為可沿向下的方向形成插塞以橋接源極側p/n結。
因此，圖2 (a)到2 (i)是4艮據本發(fā)明的可選的實施例的一種用于減 小在體硅晶體管器件中的浮體效應的方法和結構的一系列截面視圖。簡單 起見，使用與圖1中的實施例相同的參考標號表示相似元素。如圖2 U) 中所示，體硅層102 (無掩埋絕緣層)具有在其中形成的STI區(qū)域108以 便將在襯底102的體區(qū)域106中隨后形成的晶體管與其它器件電隔離。
與圖1 (b)相似，圖2 (b)示出了在體襯底102之上形成用作柵極 絕緣層材料的熱氧化物層IIO (例如約l-5nm量級的厚度)。然而，再一 次，同樣可以使用其它柵極絕緣材料。然后，在柵極氧化物IIO上形成多 晶硅層112 (例如約100-200nm量級的厚度)，接著是構圖的光致抗蝕劑 材料114，其限定了柵極電極的結構。如接下來在圖2(c)中所示出的， 將光致抗蝕劑圖形轉移到多晶硅層112中以形成柵極電極116，在其之后， 如本領域所公知，在柵極側壁上形成氧化物側壁間隔物118。
然而盡管圖1 (d)的SOI實施例實現了中性種(Ge)注入的使用， 圖2 (d)的體硅實施例直接進行根據FET源極/漏極形成技術的暈(有角 度的箭頭)和擴展(垂直箭頭)注入。然后，如圖2 (e)所示，如本領域 所z〉知，鄰近間隔物118形成第二組側壁間隔物122 (例如，氮化物)， 以便形成深源極/漏極注入。然后進行另 一次退火以激活源極和漏極摻雜 劑，然后在源極/漏極區(qū)域與體106之間限定p/n結124，如圖2(f)中所 示。
前進到圖2(g)，然后以本領域公知的方法在柵極116以及源極和漏 極區(qū)域之上形成珪化物接觸126。例如，在該結構之上形成珪化物形成金 屬例如鎳，接著退火(例如，約300"C到約500°C)以形成NiSi。之后， 通過濕法蝕刻去除絕緣區(qū)域之上的未反應的鎳。如在SOI實施例中的情況， 在硅化之后，接著在器件之上形成光致抗蝕劑層128，并以如圖2 (g)中 所進一步示出的暴露器件的源極區(qū)域的方式構圖?？蛇x地，可以在硅化之 后形成薄氮化物層(未示出)以保護NiSi接觸免受源極構圖的影響。
參考圖2 (h)，使用多步蝕刻首先去除源極側NiSi，接著去除源極區(qū)
域中的摻雜的硅。盡管圖l(j)中的SOI實施例利用在源極側的通過SiGe 區(qū)域的橫向蝕刻，圖2 (h)的實施例延伸了源極側摻雜的硅的垂直蝕刻向 下通過源極區(qū)域底，跨過在源極側的p/n結124并進入到體硅102中，由 此產生腔230。
最終，在圖2 (i)中，然后在去除光致抗蝕劑128之后在腔230中形 成金屬插塞232。例如，在源極側腔230中保形淀積薄鈦氮化物(TiN)襯 里層234,接著通過金屬插塞材料236例如鴒(W)的淀積和回蝕刻完成 插塞232。如此配置，插塞232提供了將過剩體電荷傳導到源極端子(對 于NFET器件其被典型地連接到地)的源極到體接觸。因為沒有氧化物層， 在源極區(qū)域之下存在足夠的空間以允許形成與體硅102/體區(qū)域106充分電 接觸的腔(由此的插塞232)。在形成插塞232之后，繼續(xù)常規(guī)處理以完 成器件(例如，層間介質層形成，過孔/線路形成和其它后段制程)。
雖然通過參考優(yōu)選的實施例或多個實施例描述了本發(fā)明，但本領域人 員應該理解在不背離本發(fā)明范圍的情況下可以實施各種改變并且其元素可 被等效物替代。另外，根據本發(fā)明的教導可實施許多修改以適應具體情況 或材料而不背離其基本范圍。因此，旨在本發(fā)明不受限于公開作為用于實 施本發(fā)明所構思的最佳模式的具體實施例，而是本發(fā)明將包括落入所附權 利要求范圍內的所有實施例。
權利要求
1.一種場效應晶體管(FET)器件，包括體襯底；柵極絕緣層，其在所述體襯底之上形成；源極和漏極區(qū)域，其在與所述體襯底相關聯的有源器件區(qū)域中形成，每個所述源極和漏極區(qū)域相對于所述有源器件區(qū)域的體區(qū)域限定了p/n結；以及導電插塞，在限定在所述源極區(qū)域中的腔內形成，跨過所述源極區(qū)域的p/n結并進入到所述體區(qū)域中；其中所述導電插塞有助于所述體區(qū)域與所述源極區(qū)域之間的放電通路。
2. 根據權利要求l的FET器件，其中所述導電插塞還包括在所述腔 內形成的村里材料和在所述襯里材料之上形成的金屬填充材料。
3. 根據權利要求2的FET器件，其中所述襯里材料包括鈦氮化物 (TiN)。
4. 根據權利要求2的FET器件，其中所述金屬填充材料包括鎢(W )。
5. 根據權利要求1的FET器件，其中所述腔延伸通過在所述源極區(qū) 域的頂表面上形成的硅化物接觸。
6. 根據權利要求l的FET器件，其中所述腔和所述插塞垂直向下延 伸通過所述源極區(qū)域的底部并進入到所述體襯底中。
7. 根據權利要求l的FET器件，還包括 掩埋絕緣層，其在所述體村底之上形成；以及 絕緣體上硅(SOI)層，其在所述掩埋絕緣層之上形成；其中在所述SOI層中限定所述有源器件區(qū)域，并且在所述有源器件區(qū) 域中的所述源極與漏極區(qū)域之間限定所述體區(qū)域。
8. 根據權利要求7的FET器件，其中所述腔和所述插塞沿朝向所述 漏極的方向橫向延伸跨過所述源極區(qū)域，并跨過所述源極區(qū)域的所述p/n 結進入到所述掩埋絕緣層之上的所述體區(qū)域中。
9. 一種用于形成場效應晶體管(FET)器件的方法，所述方法包括以 下步驟在體襯底上形成柵極絕緣層；在與所述體襯底相關聯的有源器件區(qū)域中形成源極和漏極區(qū)域，每個 所述源極和漏極區(qū)域相對于所述有源器件區(qū)域的體區(qū)域限定了 p/n結；以 及p/n結并進入到所述體區(qū)域中的導電插塞；其中所述導電插塞有助于所述體區(qū)域與所述源極區(qū)域之間的放電通路。
10. 根據權利要求9的方法，其中所述導電插塞還包括在所述腔內形 成的襯里材料和在所述村里材料之上形成的金屬填充材料。
11. 根據權利要求10的方法，其中所述襯里材料包括鈦氮化物(TiN )。
12. 根據權利要求10的方法，其中所述金屬填充材料包括鎢(W)。
13. 根據權利要求9的方法，其中所述腔延伸通過在所述源極區(qū)域的 頂表面上形成的硅化物接觸。
14，根據權利要求9的方法，其中所述腔和所述插塞垂直向下延伸通 過所述源極區(qū)域的底部并進入到所述體村底中。
15. 權利要求9的方法，還包括 在所述體襯底之上形成掩埋絕緣層；以及 在所述掩埋絕緣層之上形成絕緣體上硅(SOI)層；其中在所述SOI層中限定所述有源器件區(qū)域，并且在所述有源器件區(qū) 域中的所述源極區(qū)域與漏極區(qū)域之間限定所述體區(qū)域。
16. 根據權利要求15的方法，其中所迷腔和所述插塞沿朝向所述漏極 的方向橫向延伸跨過所述源極區(qū)域，并跨過所迷源極區(qū)域的所述p/n結進 入到所述掩埋絕緣層之上的所述體區(qū)域中。
17. —種用于減小絕緣體上硅(SOI)場效應晶體管(FET)器件中的浮體效應的方法，所述方法包括以下步驟 在體村底之上形成掩埋絕緣層； 在所述掩埋絕緣層之上形成絕緣體上硅(SOI)層； 在所述SOI層之上形成柵極絕緣層；在所述SOI層內形成源極和漏極區(qū)域，每個所述源極和漏極區(qū)域相對 于所述SOI層內的有源器件區(qū)域的體區(qū)域限定了 p/n結；以及p/n結并進入到所述體區(qū)域中的導電插塞，其中所述腔和所述插塞沿朝向 所述漏極的方向橫向延伸跨過所述源極區(qū)域，并跨過所述源極區(qū)域的所述 p/n結進入到所述掩埋絕緣層之上的所述體區(qū)域中；其中所述導電插塞有助于所述體區(qū)域與所述源極區(qū)域之間的放電通路。
18. 權利要求17的方法，還包括在所述器件的至少源極側中注入中性 摻雜劑種，配置所述中性摻雜劑種以產生相對于所述SOI層的蝕刻選擇性 的區(qū)域,其中所述蝕刻選擇性的區(qū)域在所迷腔的形成中有助于其各向同性、 橫向蝕刻。
19. 根據權利要求18的方法，其中所述中性摻雜劑種包括鍺(Ge)。
20. 根據權利要求18的方法，其中在所迷柵極絕緣層上形成柵極電極 之后，并且在源極/漏極暈和擴展區(qū)域的注入之前，并且在所述源極和漏極 區(qū)域的注入之前注入所述中性摻雜劑種。
全文摘要
一種場效應晶體管(FET)器件包括體襯底，在所述體襯底之上形成的柵極絕緣層，在與所述體襯底相關聯的有源器件區(qū)域中形成的源極和漏極區(qū)域，每個所述源極和漏極區(qū)域相對于所述有源器件區(qū)域的體區(qū)域限定了p/n結，以及在限定在所述源極區(qū)域中的腔內形成的跨過所述源極區(qū)域的所述p/n結并進入到所述體區(qū)域中的導電插塞，其中所述導電插塞有助于所述體區(qū)域與所述源極區(qū)域之間的放電通路。
文檔編號H01L29/78GK101183683SQ20071016139
公開日2008年5月21日 申請日期2007年9月30日 優(yōu)先權日2006年11月16日
發(fā)明者朱慧瓏, 梁擎擎 申請人:國際商業(yè)機器公司