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具有三維排列的存儲單元晶體管的與非型閃存器件的制作方法

文檔序號:7235978閱讀:106來源:國知局

專利名稱::具有三維排列的存儲單元晶體管的與非型閃存器件的制作方法
技術(shù)領(lǐng)域
:本發(fā)明涉及一種半導(dǎo)體器件。更加特別地,本發(fā)明涉及一種具有三維排列的存儲單元晶體管的NAND型閃存器件。技術(shù)背景例如電腦、移動(dòng)電話、多媒體播放器、數(shù)碼相機(jī)等的電子產(chǎn)品可以包含半導(dǎo)體器件,這種半導(dǎo)體器件例如是一用來存儲信息的存儲芯片和用來控制信息的處理芯片。半導(dǎo)體器件可以包含例如晶體管、電阻器、電容器等的電子元件。電子元件可以集成在半導(dǎo)體襯底上,并且為了提供達(dá)到消費(fèi)者需要的高性能和合理的價(jià)格,可以需要高的集成度。為了獲得高的集成度,在半導(dǎo)體器件的制造過程中可以需要例如光刻工藝的先進(jìn)的工藝技術(shù)。然而,開發(fā)先進(jìn)的工藝技術(shù)會非常昂貴并且耗費(fèi)時(shí)間,從而限制了集成度的提升。具有三維排列的晶體管的半導(dǎo)體器件已經(jīng)作為一種提升集成度的途徑而被提出。具有三維晶體管結(jié)構(gòu)的半導(dǎo)體器件的制造可以包括在例如晶片的半導(dǎo)體襯底上形成一個(gè)或多個(gè)單晶半導(dǎo)體層,其中可以使用例如外延技術(shù)形成該單晶半導(dǎo)體層。從而可以使用單晶半導(dǎo)體層在器件的多層上形成晶體管。需要穿過一個(gè)或多個(gè)半導(dǎo)體層的貫通插塞(through-plug)以連接三維排列的晶體管。第一類型的貫通插塞直接接觸半導(dǎo)體層。第二類型的貫通插塞通過一預(yù)定的絕緣層,例如層間電介質(zhì)(ILD)層與半導(dǎo)體層隔開。就第二類型的貫通插塞來說,半導(dǎo)體層可以具有一填充有層間電介質(zhì)層的間隙區(qū),其中貫通插塞穿過層間電介質(zhì)層。然而,間隙區(qū)的存在降低了半導(dǎo)體器件的集成度。第一類型的貫通插塞可以直接接觸半導(dǎo)體層,并且可以因此電連接到相應(yīng)的半導(dǎo)體層,從而允許提供更高集成度。例如,連接到晶體管的源/漏雜質(zhì)區(qū)的第一類型的貫通插塞可以直接接觸在源/漏區(qū)下方的半導(dǎo)體層。然而,源/漏雜質(zhì)區(qū)的導(dǎo)電類型可以不同于半導(dǎo)體層的導(dǎo)電類型,并且因此貫通插塞和型的貫通插塞可以為一摻雜硅,這種摻雜硅具有與源/漏雜質(zhì)區(qū)相同并且與半導(dǎo)體層不同的導(dǎo)電類型。這樣,第一類型的貫通插塞和半導(dǎo)體層構(gòu)成了一個(gè)二極管,使得第一類型的貫通插塞連接到源/漏雜質(zhì)區(qū)。在剛才所述的結(jié)構(gòu)中,摻雜硅具有比類似的金屬材料高的電阻率,這可引起例如低的運(yùn)算速度、高的功率損耗等的技術(shù)問題。例如,在由摻雜硅形成的貫通插塞接觸NAND型閃存器件的公共源極線的地方,接地選擇線的體效應(yīng)(bodyeffect)可《I起單元電流的減小。在傳統(tǒng)的NAND型閃存器件中,由于使用FN隧道效應(yīng)編程(program)或者擦除存儲單元,所以必須獨(dú)立地控制半導(dǎo)體層和半導(dǎo)體襯底的電勢。為此,會需要接觸半導(dǎo)體襯底或半導(dǎo)體層的分離的貫通插塞或阱插塞(well-plug)。對分離的阱插塞的需求會降低NAND型閃存器件的集成度,并且會使NAND型閃存器件的制造變得更加復(fù)雜。
發(fā)明內(nèi)容因此,本發(fā)明針對具有三維排列的存儲單元晶體管的NAND型閃存器件,其基本克服了相關(guān)技術(shù)的限制和缺點(diǎn)導(dǎo)致的一個(gè)或更多問題。因此,本發(fā)明實(shí)施例的特征是提供了包括電阻率降低的貫通插塞的三維NAND型閃存器件。因此,本發(fā)明實(shí)施例的另一特征是提供了沒有單獨(dú)的阱插塞的三維NAND型閃存器件。本發(fā)明的上述及其它特征和優(yōu)點(diǎn)中的至少一個(gè)可通過提供NAND型閃存器件實(shí)現(xiàn),包括堆疊的多個(gè)半導(dǎo)體層;設(shè)置在所述多個(gè)半導(dǎo)體層的每個(gè)的預(yù)定區(qū)中的器件隔離圖案,所述器件隔離圖案定義有源區(qū);所述有源區(qū)中的源極和漏極雜質(zhì)區(qū);電連接所述源極雜質(zhì)區(qū)的源極線插塞結(jié)構(gòu);及電連接所述漏極雜質(zhì)區(qū)的位線插塞結(jié)構(gòu),其中所迷源極雜質(zhì)區(qū)電連接到所述半導(dǎo)體層。源極線插塞結(jié)構(gòu)可與所述源極雜質(zhì)區(qū)以及與所述多個(gè)半導(dǎo)體層中的至少一個(gè)歐姆接觸。源極線插塞結(jié)構(gòu)可包括至少一種金屬材料。源極線插塞結(jié)構(gòu)可包括金屬插塞,穿過所述多個(gè)半導(dǎo)體層中的至少一個(gè)和所述源極雜質(zhì)區(qū)的至少一個(gè);及阻擋金屬層,至少形成在所述金屬插塞的側(cè)壁處,所述阻擋金屬層直接接觸所述至少一個(gè)半導(dǎo)體層和所述至少一個(gè)源極雜質(zhì)區(qū)。源極線插塞結(jié)構(gòu)可穿過所述多個(gè)半導(dǎo)體層中的至少一個(gè)和所述源極雜質(zhì)區(qū)的至少一個(gè)。堆疊的多個(gè)半導(dǎo)體層可包括下部半導(dǎo)體層,所述下部半導(dǎo)體層為單晶半導(dǎo)體晶片;及堆疊在所述下部半導(dǎo)體層上的至少一個(gè)上部半導(dǎo)體層,其中所述源極線插塞結(jié)構(gòu)可穿過所述上部半導(dǎo)體層和所述上部半導(dǎo)體層的源極雜質(zhì)區(qū),所述源極線插塞結(jié)構(gòu)連接到所述下部半導(dǎo)體層的源極雜質(zhì)區(qū)。連接到所述下部半導(dǎo)體層。該器件還可包括歐姆摻雜區(qū),所述歐姆摻雜區(qū)設(shè)置在所述下部半導(dǎo)體層的所述源極雜質(zhì)區(qū)之下,從而所述下部半導(dǎo)體層與所述源極線插塞結(jié)構(gòu)歐姆接觸,其中所述歐姆摻雜區(qū)可具有與所述源極和漏極雜質(zhì)區(qū)不同的導(dǎo)電類型。位線插塞結(jié)構(gòu)可穿過所述上部半導(dǎo)體層和所述上部半導(dǎo)體層的所述漏極雜質(zhì)區(qū)并且可連接到所述下部半導(dǎo)體層的所述漏極雜質(zhì)區(qū),并且所述位線插塞結(jié)構(gòu)可由硅形成,其具有與所述源極和漏極雜質(zhì)區(qū)相同并且與所述半導(dǎo)體層不同的導(dǎo)電類型。上部半導(dǎo)體層中的器件隔離圖案可穿過所述上部半導(dǎo)體層。所述器件還可包括設(shè)置在所述位線插塞結(jié)構(gòu)和所述源極線插塞結(jié)構(gòu)之間的柵極結(jié)構(gòu),所述柵極結(jié)構(gòu)橫越每一所述半導(dǎo)體層的所述有源區(qū);橫越所述柵極結(jié)構(gòu)的位線,所述位線通過所述位線插塞結(jié)構(gòu)連接到所述漏極雜質(zhì)區(qū);及通過所述源極線插塞結(jié)構(gòu)連接到所述源極雜質(zhì)區(qū)的公共源極線,其中所述柵極結(jié)構(gòu)可包括鄰近于所述位線插塞結(jié)構(gòu)的行選"t奪線;鄰近于所述源極線插塞結(jié)構(gòu)的接地選擇線;及所述行選擇線和所述接地選擇線之間的多個(gè)字線。形成在每一個(gè)半導(dǎo)體層上的行選擇線、接地選擇線和字線,以及位線,可以被配置為選擇性地存取相應(yīng)半導(dǎo)體層的至少一個(gè)存儲單元,并且該器件可以被配置為通過施加接地電壓和正的電源電壓中的一個(gè)到所述公共源極線,來編程由預(yù)定的半導(dǎo)體層的預(yù)定的位線和預(yù)定的字線選擇的存儲單元所述器件還可配置為通過施加累積電壓到所述接地選擇線來編程所述選擇的存儲單元,所述累積電壓使得所述接地選擇線之下的有源區(qū)處于累積狀態(tài)。累積電壓可處于大約負(fù)的電源電壓到大約0伏特的范圍內(nèi)。所述器件可配置為通過施加擦除電壓到所述公共源極線來擦除預(yù)定的半導(dǎo)體層的存儲單元。所述堆疊的多個(gè)半導(dǎo)體層可包括順序堆疊的下部半導(dǎo)體層和上部半導(dǎo)體層,所述柵極結(jié)構(gòu)可包括分別設(shè)置在所述下部和上部半導(dǎo)體層上的下部字線和上部字線,下部柵極接觸插塞和上部柵極接觸插塞可分別連接到所述下部和上部字線,并且所述上部字線^人所述下部字線偏移,,人而所述下部4冊極接觸插塞與所述上部字線隔離。開口包括其中設(shè)置有所述下部柵極接觸插塞的區(qū)域。下部和上部柵極接觸插塞可包括至少一種金屬材料。下部和上部柵極接觸插塞可以是具有與所述源極和漏極雜質(zhì)區(qū)不同的導(dǎo)電類型的硅。在器件的運(yùn)行過程中,下部字線和上部字線可以是等勢的。的導(dǎo)電類型的硅。所述器件還可包括在至少一個(gè)所述半導(dǎo)體層中的歐姆摻雜區(qū),所述歐姆摻雜區(qū)與所述源極線插塞結(jié)構(gòu)電接觸并且具有與所述源極和漏極雜質(zhì)區(qū)不同的導(dǎo)電類型。在所述器件的運(yùn)行過程中,所述源極雜質(zhì)區(qū)與所述半導(dǎo)體層是等勢的。通過根據(jù)附圖詳細(xì)地描述本發(fā)明的典型實(shí)施例,本發(fā)明的上述以及其他的特征和優(yōu)點(diǎn)對本領(lǐng)域技術(shù)人員來說將變得更加顯而易見,其中圖1至4表示根據(jù)本發(fā)明的實(shí)施例的具有三維排列的存儲單元晶體管的NAND型閃存器件的示意性的透視圖;圖5至8表示根據(jù)本發(fā)明的實(shí)施例的具有三維排列的存儲單元晶體管的NAND型閃存器件的貫通插塞的結(jié)構(gòu)的截面圖;圖9A和9B表示根據(jù)本發(fā)明的其他實(shí)施例的NAND型閃存器件的貫通插塞結(jié)構(gòu)的截面圖;圖IOA至IOC表示根據(jù)本發(fā)明的附加實(shí)施例的NAND型閃存器件的截面圖;圖IIA至IID表示根據(jù)本發(fā)明的另一個(gè)實(shí)施例的NAND型閃存器件的截面圖;圖12表示根據(jù)本發(fā)明的NAND型閃存單元陣列的一部分的俯視圖;圖13表示根據(jù)本發(fā)明的NAND型閃存器件的方框圖;及圖14表示根據(jù)本發(fā)明的包含半導(dǎo)體器件的電子設(shè)備的示意圖。具體實(shí)施方式在下文中將根據(jù)附圖更加全面地描述本發(fā)明,其中示出了本發(fā)明的典型實(shí)施例。然而,本發(fā)明可以以不同的形式實(shí)施并且不應(yīng)當(dāng)理解為局限于在這里闡述的實(shí)施例。相反地,對本領(lǐng)域技術(shù)人員來說,提供的這些實(shí)施例是為了使所揭露的內(nèi)容將徹底地和完全,以及全面地表達(dá)出本發(fā)明的范圍。將理解的是,在這里可以使用例如"第一,,和"第二,,的術(shù)語以描述不同的區(qū)、層和/或部分。使用這些術(shù)語以區(qū)別一個(gè)區(qū)、層和/或部分與另一個(gè)區(qū)、層和/或部分。然而,這些區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語所局限。在圖中,為了說明的清楚而可以放大了層和區(qū)的尺寸。將同樣理解的是,當(dāng)提到一個(gè)層或元件位于另一個(gè)層或襯底之"上"時(shí),其能夠直接地位于其他層或襯底之上,或者還可以存在插入層。此外,將理解的是當(dāng)提到一個(gè)層位于另一個(gè)層之"下"時(shí),其能夠直接地位于下方,并且還可以存在一個(gè)或多個(gè)插入層。另外,將同樣理解的是當(dāng)提到一個(gè)層位于兩個(gè)層"之間"時(shí),在兩個(gè)層之間能夠只有這一個(gè)層,或者還可以存在一個(gè)或多個(gè)插入層。相同的附圖標(biāo)記始終表示相同的元件。將使用具有三維排列的存儲單元的NAND型閃存器件作為一個(gè)具體的例子來描述本發(fā)明的實(shí)施例。另外,為了清楚,將只描述兩個(gè)半導(dǎo)體層。然而,將理解的是本發(fā)明不局限于這些具體的例子,并且可以實(shí)現(xiàn)其他類型的器件和其他數(shù)量的層。圖1至4表示根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有三維排列的存儲單元晶體管的NAND型閃存器件的示意性的透視圖,其中在半導(dǎo)體層堆疊中,源極插塞可以使源極區(qū)電連接到半導(dǎo)體層。根據(jù)圖1—4,該器件可以包含第一半導(dǎo)體層100和第二半導(dǎo)體層200。第一半導(dǎo)體層100可以為例如單晶硅晶片,并且第二半導(dǎo)體層200可以為例如外延層,即,單晶硅外延層,其通過使用第一半導(dǎo)體層100作為籽晶層(seedlayer)的外延工藝而形成。在這里?1入韓國專利申請No.2004-97003揭露的全部內(nèi)容作為參考,其揭露了一種使用外延工藝在半導(dǎo)體晶片上形成外延半導(dǎo)體層的方法。半導(dǎo)體層100和200可以具有實(shí)質(zhì)上相同的結(jié)構(gòu)(例如,如圖12所示的單元陣列結(jié)構(gòu))的存儲單元陣列,從而存儲單元可以形成多層單元陣列。列的各種元件。因此,在第一半導(dǎo)體層上的接地選擇線可以稱作接地選擇線GSL(l)。類似地,在第二半導(dǎo)體層上的行選擇線(stringselectionline)可以稱作行選擇線SSL(2)。另外,在特定層上布置多個(gè)元件的地方,括號中的標(biāo)記可以包含另一個(gè)識別要素。例如,可以在半導(dǎo)體層上布置多個(gè)字線WL。布置在第二半導(dǎo)體層200上的第a條字線WL可以稱作字線WL(2,a)。另外,在括號中的標(biāo)記不需要涉及具體的半導(dǎo)體層的地方,可以省略用于半導(dǎo)體層的要素。例如,第c條位線BL可以稱作位線BL(c)。半導(dǎo)體層100和200中的每一個(gè)可以包含通過器件隔離圖案105定義的有源區(qū)。有源區(qū)可以被排列成相互平行并且可以在第一方向延伸。器件隔離圖案105可以由例如氧化硅的絕緣材料形成,并且可以電隔離有源區(qū)??梢栽诎雽?dǎo)體層100和200中的每一個(gè)之上布置包含柵極選擇線和行選擇線GSL和SSL的對、以及m個(gè)字線WL的柵極結(jié)構(gòu),其中m為正整數(shù)。在一實(shí)現(xiàn)中,m可以為8的倍數(shù)。可以在柵極結(jié)構(gòu)的一側(cè)處布置源極插塞(sourceplug)500,并且可以在柵極結(jié)構(gòu)的另一側(cè)處布置位線插塞400??梢赃B接位線插塞400到各自的與字線WL交叉的位線BL。可以具有n個(gè)位線BL,其中n為正整數(shù)。在一實(shí)現(xiàn)中,n可以為8的倍數(shù)。位線BL可以在最上面的半導(dǎo)體層上與字線WL相交,例如在圖1中的第二半導(dǎo)體層200上??梢栽跂艠O選擇線GSL和行選擇線SSL之間布置字線WL??梢耘渲脰艠O選擇線GSL和行選擇線SSL中的一個(gè)作為控制公共源極線CSL和存儲單元之間的電連接的接地選擇線GSL??梢耘渲脰艠O選4爭線GSL和行選擇線SSL中的另一個(gè)作為控制位線BL和存儲單元之間的電連接的行選擇線SSL。可以在柵極和行選擇線GSL和SSL及字線WL之間的有源區(qū)中形成雜質(zhì)區(qū)。特別地,分別位于接地選擇線GSL(1)和GSL(2)的側(cè)面的雜質(zhì)區(qū)110S和210S可以為源極雜質(zhì)區(qū),其通過源極插塞500連接到7>共源極線CSL。在下文中,雜質(zhì)區(qū)110S和210S將分別稱作第一和第二源極雜質(zhì)區(qū)IIOS和210S,并且雜質(zhì)區(qū)IIOD和210D將分別稱作第一和第二漏極雜質(zhì)區(qū)IIOD和210D。分別位于行選擇線SSL(1)和SSL(2)的側(cè)面的漏極雜質(zhì)區(qū)110D和210D可以為漏極區(qū),其通過位線插塞400連接到位線BL。同樣可以在字線WL本身之間,即,沿著字線WL的相對側(cè)形成內(nèi)部雜質(zhì)區(qū)1101和2101。內(nèi)部雜質(zhì)區(qū)1101和2101可以串聯(lián)連接存儲單元。源極插塞500可以在第一和第二半導(dǎo)體層100和200之間延伸,并且可以電連接第一和第二源極區(qū)11OS和21OS到第一和第二半導(dǎo)體層100和200,第一和第二源極區(qū)110S和210S可以被用作源極電極。第一和第二源極區(qū)110S和210S可以與半導(dǎo)體層100和200是等勢的。在一實(shí)現(xiàn)中,如圖l-3所示,源極插塞500可以穿過第二半導(dǎo)體層200和第二源極區(qū)210S,并且可以連接到第一源極區(qū)IIOS。源極插塞500中的每一個(gè)可以直接接觸第二半導(dǎo)體層200和第二源極區(qū)210S的內(nèi)部區(qū)。在一實(shí)現(xiàn)中,如圖4所示,源極插塞500中的每一個(gè)可以通過穿過第二半導(dǎo)體層200、第二源極區(qū)210S以及第一源極區(qū)110S而連接到第一半導(dǎo)體層100。在這種情況下,源極插塞500可以直接接觸第二半導(dǎo)體層200、第二源極區(qū)210S以及第一源極區(qū)110S的內(nèi)部區(qū),并且可以在第一半導(dǎo)體層100中插入一預(yù)定的深度,如通過圖4中的虛線框99所示。這樣可以提供一種更加穩(wěn)定的與第一半導(dǎo)體層100的接觸。源極插塞500可以包含一種或多種金屬材料。源極插塞500可以由例如銅、鉆、鴒、鈦、鉭、氮化鈦、氮化鉭、氮化鎢等中的一種或多種形成。使用金屬材料作為源極插塞500可以有助于消除現(xiàn)有技術(shù)中的一些由于摻雜硅的高電阻率而引起的問題,例如低的操作速度、高的功率損耗、降低的單元電流等。眾所周知,當(dāng)一金屬材料接觸半導(dǎo)體時(shí),可形成伴隨有整流(rectification)的肖特基(short-key)結(jié)。為了防止這種現(xiàn)象,如圖5、7和8所示,根據(jù)本發(fā)明的源極插塞500可以包含穿過半導(dǎo)體層200、第二源極區(qū)210S和/或第一源極區(qū)110S的金屬插塞501,以及允許與半導(dǎo)體層110和200、和/或第一和第二源極區(qū)110S和210S形成歐姆接觸的阻擋金屬層502。阻擋金屬層502可以為鈦、鉭、氮化鈦、氮化鉭和氮化鴒中的一種或多種。根據(jù)圖6,在另一實(shí)現(xiàn)中,源極插塞500可以包含多個(gè)按順序堆疊的源極插塞。詳細(xì)地,源極插塞500可以包含布置在第一半導(dǎo)體層IOO上的第一金屬插塞503、圍繞第一金屬插塞503的第一阻擋金屬層504、布置在第二半導(dǎo)體層200上的第二金屬插塞505以及圍繞第二金屬插塞505的第二阻擋金屬層506。當(dāng)然,第一金屬插塞503和第二金屬插塞505之間的邊界的位置和/或結(jié)構(gòu)可以變化。例如,該邊界可以位于第一半導(dǎo)體層IOO和第二半導(dǎo)體層200之間(未示出)。在另一實(shí)現(xiàn)中(未示出),用于穩(wěn)定連接的襯墊結(jié)構(gòu)還可以置于第一金屬插塞503和第二金屬插塞505之間。如圖l至8所示,源極插塞500可以連接到在橫越有源區(qū)的方向上延伸的公共源極線CSL。從而,由于通過源極插塞500提供的連接,半導(dǎo)體層100和200以及第一和第二源極區(qū)11OS和21OS可以與公共源極線CSL都是等勢的。根據(jù)本發(fā)明的另一個(gè)實(shí)施例,如圖3所示,源極插塞500可以具有橫越最上面的半導(dǎo)體層,即第二半導(dǎo)體層200上的有源區(qū)的一線型部分(linearportion)。在這種情況下,為了形成對黃越有源區(qū)并且暴露第二源極區(qū)210S和第二器件隔離圖案205的上部開口(aperture),源極插塞500的形成可以包括圖案化第二層間電介質(zhì)層,例如在圖5至8中的覆蓋第二半導(dǎo)體層200的層602。源極插塞500的上部區(qū)可以起/>共源極線CSL的作用,以致于可以不需要單獨(dú)地形成公共源極線CSL。另外,如圖3所示,在上部開口形成之后,可以形成另一個(gè)下部開口以定義源極插塞500的下部區(qū)的一部分??梢允褂美绲诙骷綦x圖案205作為蝕刻掩模來形成下部開口。一旦形成,源極插塞500的下部區(qū)的相應(yīng)的部分可以穿過第二半導(dǎo)體層200和第二源極區(qū)210S,并且可以與有源區(qū)具有相同的寬度。現(xiàn)在轉(zhuǎn)向位線插塞400的結(jié)構(gòu),位線插塞400可以具有與傳統(tǒng)的貫通插塞,即上文所述的第一和第二類型的貫通插塞中的任何一個(gè)相應(yīng)的結(jié)構(gòu)。如圖1至8所示,位線插塞400可以穿過第二半導(dǎo)體層200和第二漏極區(qū)210D以用作一漏極電極。位線插塞400可以由例如4^雜硅形成,其具有與雜質(zhì)區(qū)相同并且與半導(dǎo)體層不同的導(dǎo)電類型。在本發(fā)明的一個(gè)實(shí)施例中,半導(dǎo)體層和器件隔離層的相對厚度可以不同。例如,比較圖5和7,最下面的半導(dǎo)體層以外的半導(dǎo)體層例如第二半導(dǎo)體層200的厚度Tl可以大于其中形成的相應(yīng)的器件隔離圖案例如第二器件隔離圖案205的厚度T2。這種結(jié)構(gòu)的不同的例子如圖2、4、7和8所示。因此,第二器件隔離圖案205可以穿過或穿入第二半導(dǎo)體層200。在剛才所述的實(shí)例中,可以通過第二器件隔離圖案205隔離第二半導(dǎo)體層200的有源區(qū)。從而,因?yàn)樵礃O插塞500可以電連接到第二半導(dǎo)體層200,所以可以通過源極插塞500控制第二半導(dǎo)體層200的電勢。在本發(fā)明的一個(gè)實(shí)施例中,公共源極線CSL可以通過上部插塞300連接到源極線310。源極線310可以與位線BL同時(shí)形成,并且可以由與位線BL實(shí)質(zhì)上相同的材料形成以及具有與位線BL實(shí)質(zhì)上相同的厚度。上部插塞300可以包含上部金屬插塞301和一上部阻擋金屬層(barriermetallayer)302??梢栽谙挛闹械谋韑、2和3中所闡述的編程電壓條件下編程、以及可以在下文中的表4中所闡述的擦除電壓條件下擦除根據(jù)本發(fā)明的實(shí)施例的NAND型閃存器件。[表l]<table>tableseeoriginaldocumentpage14</column></row><table>[表2]<table>tableseeoriginaldocumentpage14</column></row><table><table>tableseeoriginaldocumentpage15</column></row><table>如上文所述,在根據(jù)本發(fā)明的NAND型閃存器件中,公共源極線CSL可以與半導(dǎo)體層100和200是等勢的。因此,如表1和2所示,施加到公共源極線CSL上的電壓可以同樣地被施加到半導(dǎo)體層100和200上。編程操作可以根據(jù)選擇的字線和選擇的位線之間的電壓差使用FN隧道效應(yīng)。因此,如表1所示,即使公共源極線CSL和半導(dǎo)體層100和200是等勢的,存儲單元也可以按照慣例編程。在一個(gè)傳統(tǒng)的編程方法中,當(dāng)通過施加0伏特的電壓到接地選擇線GSL上以阻塞到公共源極線CSL的電流通路時(shí),Vcc可以被施加到行選擇線SSL上以選擇性地編程一存儲單元,該存儲單元通過選擇的字線WL和選擇的位線BL來選擇。根據(jù)表2,為了阻塞從未選擇的有源區(qū)到公共源極線CSL的電流通路,可以通過施加1.5V的電壓到公共源極線CSL上來控制本身升壓(self-boosting)引起的泄漏電流,本身升壓可以導(dǎo)致泄漏電流從未選擇的有源區(qū)流過公共源極線CSL。為了使本身升壓引起的泄漏電流減到最小,根據(jù)本發(fā)明的實(shí)施例的NAND型閃存器件可以配置為通過施加一預(yù)定的累積電壓(accumulationvoltage)到接地選擇線GSL上來編程。通過累積電壓可以使接地選擇線GSL下方的有源區(qū)處于一累積狀態(tài)(accumulationstate),因而,可以切斷從未選擇的有源區(qū)到公共源極線CSL的泄漏電流。由于切斷了泄漏電流,可以減小未選擇的有源區(qū)和選4奪的字線之間的電壓差,所以可以防止不希望有的未選擇的存儲單元的編程。在一實(shí)現(xiàn)中,可以配置NAND型閃存器件以接收從大約負(fù)的電源電壓(-Vcc)到大約OV的范圍內(nèi)的累積電壓。[表3]<table>tableseeoriginaldocumentpage16</column></row><table>根據(jù)本發(fā)明的另一個(gè)實(shí)施例,可以通過施加一接地電壓和一預(yù)定的正電壓中的一個(gè)到公共源極線CSL上來配置NAND型閃存器件以切斷通過本身升壓引起的泄漏電流。詳細(xì)地,如表3所示,當(dāng)編程一預(yù)定的存儲單元時(shí),可以配置該器件為使電壓施加到公共源極線CSL,該電壓具有對應(yīng)于未選擇區(qū)的升壓量(voltageboostamount)的大小,例如為大約1.5V。[表4]<table>tableseeoriginaldocumentpage16</column></row><table>NAND型閃存器件的擦除操作可以使用根據(jù)選擇的字線和半導(dǎo)體層之間的電壓差的FN隧道效應(yīng)。如表4所示,為了防止由于施加到半導(dǎo)體層上的高擦除電壓而損害通過選擇線選擇的晶體管,當(dāng)行選擇線、接地選擇線以及公共源極線處于浮置狀態(tài)時(shí),可以執(zhí)行傳統(tǒng)的擦除操作。在本發(fā)明的一個(gè)實(shí)施例中,公共源極線CSL可以與半導(dǎo)體層100和200是等勢的。如表4所示,在擦除操作過程中,可以施加擦除電壓V現(xiàn)s到公共源極線CSL上。然而,由于在公共源極線CSL和半導(dǎo)體層100和200之間沒有電勢差,所以擦除電壓VERs將不會損害源極區(qū)110S和210S。另外,如表4所示并且和傳統(tǒng)的操作一樣,可以在接地選擇線GSL處于浮置狀態(tài)時(shí)執(zhí)行根據(jù)本發(fā)明的擦除操作,所以可以防止由于施加到公共源極線CSL和半導(dǎo)體層100和200上的擦除電壓而引起的損害。圖9A和9B表示根據(jù)本發(fā)明的其他實(shí)施例的NAND型閃存器件的貫通插塞結(jié)構(gòu)的截面圖,其可以在半導(dǎo)體層100和200中包含歐姆摻雜區(qū)。在其他方面,這些實(shí)施例可以與上文所述的本發(fā)明的實(shí)施例相似。為了清楚,在接下來的描述中,將不再重復(fù)與上文所述的實(shí)質(zhì)上相同的特征的細(xì)節(jié)。根據(jù)圖9A和9B,可以在第一半導(dǎo)體層100中形成接觸各自的源極插塞500的第一歐姆摻雜區(qū)701。第一歐姆摻雜區(qū)701可以在源極插塞500和第一半導(dǎo)體層IOO之間提供歐姆接觸,并且可以具有與第一半導(dǎo)體層100相同的導(dǎo)電類型。源極插塞500可以穿過第一和第二層間電介質(zhì)層601和602以及第二半導(dǎo)體層200,并且可以填充暴露第一半導(dǎo)體層100的通孔(through-hole)650。在源極插塞500形成之前,第一歐姆纟參雜區(qū)701可以通過例如在第一和第二半導(dǎo)體層100和200的由通孔650暴露的表面中注入雜質(zhì)而形成。如圖9A和9B所示,雜質(zhì)可以被注入到半導(dǎo)體層200的內(nèi)壁以形成第二歐姆摻雜區(qū)702。可以使用例如常規(guī)的離子注入工藝來形成該歐姆摻雜區(qū)。在一個(gè)實(shí)施例中,如圖9A所示,為了增強(qiáng)第一半導(dǎo)體層IOO和源極插塞500之間的電接觸,通孔650的形成可以包括在第一半導(dǎo)體層100中凹入至一預(yù)定的深度。如通過圖9A中的虛線框99所示,通孔650可以穿透第一半導(dǎo)體層100的第一源極區(qū)110S。第一歐姆摻雜區(qū)701可以延伸到第一半導(dǎo)體層100中的一預(yù)定的深度。根據(jù)本發(fā)明的另一個(gè)實(shí)施例,如圖9B所示,通孔650可以形成為只暴露第一半導(dǎo)體層IOO的第一源極區(qū)IIOS,而不穿過第一源極區(qū)IIOS。在這種情況下,可以通過單獨(dú)的阱插塞(未示出)來控制第一半導(dǎo)體層100的電勢,并且可以省略在圖9A中示出的第一歐姆摻雜區(qū)701。第二半導(dǎo)體層200可以包括圖9A中示出的第二歐姆摻雜區(qū)702。通孔650可以通過例如形成穿過第二半導(dǎo)體層200但是不暴露第一半導(dǎo)體層100的初步的通孔、并且延伸該初步的通孔以暴露第一半導(dǎo)體層100而形成。在該初步的通孔延伸之前,第二歐姆摻雜區(qū)702可以被選擇性地形成在通過該初步的通孔暴露的第二半導(dǎo)體層200中。因此,在第一源極區(qū)110S中不會注入用來形成第二歐姆摻雜區(qū)702的雜質(zhì)。圖IOA至IOC表示根據(jù)本發(fā)明的附加實(shí)施例的NAND型閃存器件的截面圖,其具有與連接到字線的柵極接觸插塞相關(guān)的特定的字線排列和特征。在其他方面,這些實(shí)施例可以與上文所述的本發(fā)明的實(shí)施例相似。為了清楚,在接下來的描述中,將不再重復(fù)與上文所述的實(shí)質(zhì)上相同的特征的細(xì)節(jié)。參照圖IOA和IOB,可以在第一半導(dǎo)體層IOO上的第一字線WL(l,n)上以及在第二半導(dǎo)體層200上的第二字線WL(2,n)上設(shè)置柵極接觸插塞550。第二字線WL(2,n)可以從第一字線WL(l,n)偏移。第一和第二字線WL(l,n)和WL(2,n)可以在字線WL的縱向上偏移一預(yù)定的距離。因此,第二字線WL(2,n)的一部分可以不設(shè)置在相應(yīng)的第一字線WL(l,n)的正上方,從而暴露第一字線WL(l,n)的一組末端。因此,可以使連接到第一字線WL(l,n)的柵極接觸插塞550與第二字線WL(2,n)間隔開。柵極接觸插塞550可以穿透第二半導(dǎo)體層200而連接到第一字線WL(l,n)。為了防止柵極接觸插塞550和第二半導(dǎo)體層200之間的電連接,可以由具有不同于第二半導(dǎo)體層200的導(dǎo)電類型的硅形成柵極接觸插塞550??梢栽诘诙娱g電介質(zhì)層602上布置連接到柵極接觸插塞550的柵極線560。如圖IOA所示,彼此疊置的第一字線WL(l,n)和第二字線WL(2,n)可以連接到一條柵極線560。因此,第一和第二字線WL(l,n)和WL(2,n)可以是等勢的。布置在第一字線WL(l,n)和第二字線WL(2,n)的兩側(cè)的獨(dú)立的選擇晶體管可以允許獨(dú)立地控制第一和第二半導(dǎo)體層100和200上的存儲單元。根據(jù)本發(fā)明的另一個(gè)實(shí)施例,如圖10B所示,第一字線WL(l,n)和第二字線WL(2,n)可以連接到不同的柵極線560。因此,可以獨(dú)立的控制第一和第二半導(dǎo)體層100和200上的存儲單元。在另一實(shí)現(xiàn)中(未示出),堆疊的第一和第二字線WL(l,n)和WL(2,n)可以被連接到不同的柵極線560,并且這些柵極線560可以通過另一條線而連接在一起,所以堆疊的第一和第二字線WL(l,n)和WL(2,n)可以是等勢的。參照圖10C,如圖10C中的虛線框88所示,第二半導(dǎo)體層200可以具有在字線WL(l,n)的一組末端上的開口,從而連接到字線WL(l,n)的柵極接觸插塞550可以與第二半導(dǎo)體層200隔開。所述開口可以由另一種材料,例如絕緣材料填充。因?yàn)檫B接到字線WL(l,n)的柵極接觸插塞可以與第二半導(dǎo)體層200隔開,所以柵極接觸插塞550可以分別包括柵極金屬插塞551和覆蓋柵極金屬插塞551的柵極阻擋金屬層552。柵極阻擋金屬層552可以覆蓋柵極金屬插塞551的下表面及其側(cè)壁??梢苑謩e使用例如與用作源極插塞550的金屬插塞501和阻擋金屬層502的材料相同的材料形成柵極金屬插塞551和柵極阻擋金屬層552。在另一個(gè)類似的實(shí)現(xiàn)中,參照圖2和4,其中通過器件隔離圖案205隔離第二半導(dǎo)體層200的有源區(qū),柵極接觸插塞550可以包括柵極金屬插塞551和柵極阻擋金屬層552,如上面參照圖10C所述。圖IIA至IID是示出了根據(jù)本發(fā)明的另一個(gè)實(shí)施例的NAND型閃存器件的截面圖。更具體而言,現(xiàn)將根據(jù)圖IIA至IID描述NAND型閃存器件中的源極插塞結(jié)構(gòu)的各種實(shí)施例。然而,在圖11A至11D中示出的源極插塞結(jié)構(gòu)僅僅是示例性的并且本發(fā)明不局限于此。即,可以通過示例實(shí)施例的修改或組合而實(shí)現(xiàn)本發(fā)明的精神。參照圖11A至IID,在公共源極線CSL和第一半導(dǎo)體層100之間插入源極插塞500以使第一和第二源極區(qū)110s和210s相互電連4妄。源極插塞500可以被形成為具有與第一器件隔離圖案105相交叉的方向并且使其連接到形成在第一半導(dǎo)體層IOO上的第一源極區(qū)IIOS。例如,如圖11A至11C所示,源極插塞500可以包括線型下部源極插塞591,該線型下部源極插塞591設(shè)置為使其將第一源極區(qū)IIOS相互連接。如圖11A所示,下部源極插塞591可以具有一厚度Hl,該厚度H1與第一和第二半導(dǎo)體層100和200之間的距離基本相等。作為選^%,如圖11B和11C所示,下部源極插塞591可以具有小于其間距離的一厚度H2??梢赃€在穿透第二半導(dǎo)體層200的源極插塞500上布置一源極襯墊圖案592以與源極插塞500穩(wěn)定的接觸。頂部源極插塞500未穿透所有的第二器件隔離圖案205之間的第二半導(dǎo)體層200。如圖11C所示,頂部源極插塞500可以穿透預(yù)定的相鄰的兩個(gè)第二器件隔離圖案205之間第二半導(dǎo)體層200從而連接到源極襯墊圖案592或下部源極插塞591。在一個(gè)實(shí)施例中,如圖IID所示,源極插塞500可以交叉第一器件隔離圖案105呈板狀并且穿透第二半導(dǎo)體層200。與根據(jù)圖IIA至IIC所描述的實(shí)施例相似,通過源極插塞500使第一源極區(qū)110S相互連接。另一方面,第二器件隔離圖案205和第二半導(dǎo)體層200未穿透該板狀源極插塞500。圖12是根據(jù)本發(fā)明的一部分NAND型閃存單元陣列的俯視圖??梢耘渲酶鶕?jù)圖1至11所描述的NAND型閃存器件的各半導(dǎo)體層以使其具有一將參照圖12描述的俯視結(jié)構(gòu)。參照圖12,半導(dǎo)體襯底100包含布置有存儲單元晶體管的單元陣列區(qū)。在存儲單元陣列區(qū)中,設(shè)置第一和第二器件隔離圖案105以定義單元有源區(qū)ACT。根據(jù)本發(fā)明,可以交替地形成第一和第二器件隔離圖案105。在第一和第二器件隔離圖案105上布置接地選擇線GSL、行選擇線SSL以及多個(gè)字線WLl-WLn從而與單元有源區(qū)ACT交叉。在接地選4奪線GSL和行選擇線SSL之間布置字線WLl-WLn。在接地選擇線GSL的一側(cè)布置公共源極線CSL以與字線WLl-WLn平行,并且在行選擇線SSL的一側(cè)布置插塞400以連接到與字線WLl-WLn相交的位線BL1-BL4。結(jié)果,存儲單元在位線BL和接地選擇線GSL之間串聯(lián)地耦接。圖13是^4居本發(fā)明的NAND型閃存器件1600的方^f匡圖。NAND型閃存器件1600可包括存儲單元陣列1610、頁緩沖器電路1620、通過/失效檢驗(yàn)電路1630、行選擇器1640、控制邏輯1650、狀態(tài)寄存累加器(statusregisteraccumulator)1660以及狀態(tài)寄存器(statusregister)1670。存儲單元陣列1610可以包含至少一個(gè)存儲塊。行選擇器1640和頁緩沖器電路1620構(gòu)成一寫入/讀取電路,該寫入/讀取電路配置為控制閃存的寫入和讀取操作。行選擇器1640選擇存儲單元陣列1610的字線中的一條。在編程操作過程中,行選擇器1640施加一編程電壓至選擇的字線并且施加通過電壓(passvoltage)至未選擇的字線。在讀取/讀取校驗(yàn)操作過程中,頁緩沖器電路1620檢測存儲在選擇的字線的存儲單元中的數(shù)據(jù)。在讀取操作過程中,通過頁緩沖器電路1620檢測的數(shù)據(jù)通過列選擇器(未示出)輸出到外部。在讀取校驗(yàn)操作過程中,通過頁緩沖器電路1620檢測的數(shù)據(jù)被傳送到通過/失效(pass/fail)檢驗(yàn)電路1630。通過/失效檢驗(yàn)亂一''''、''控制邏輯1650和通過/失效檢驗(yàn)電路1630構(gòu)成一控制電路,該控制電路配置為輸出閃存的讀取操作的結(jié)果??刂七壿?650配置為控制NAND型閃存器件1600的普通操作。狀態(tài)寄存累加器1660接收來自通過/失效檢驗(yàn)電路1630的通過/失效信息并且存儲接收的通過/失效信息。在通過的情況下,狀態(tài)寄存累加器1660繼續(xù)存儲通過狀態(tài)。在失效的情況下,狀態(tài)寄存累加器1660繼續(xù)存儲失效狀態(tài)。當(dāng)狀態(tài)寄存累加器1660存儲失效狀態(tài)時(shí),即使通過被輸入,狀態(tài)寄存累加器1660也繼續(xù)存儲失效狀態(tài)。狀態(tài)寄存器1670通過輸入/輸出引腳從狀態(tài)寄存累加器1660中輸出存儲的狀態(tài)寄存數(shù)據(jù)。圖14表示包含根據(jù)本發(fā)明的半導(dǎo)體器件的電子設(shè)備。參照圖14,包含根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件的電子設(shè)備1500可以被用于無線通信裝置,例如個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)、網(wǎng)絡(luò)平板、無線電話、移動(dòng)電話、數(shù)字音樂播放器、存儲卡或能夠傳送和/或接收信息的所有電子裝置。電子設(shè)備1500可以包含通過總線1550相互連接的控制器1510、輸入/輸出(I/0)器件1520、存儲器1530以及無線接口1540。例如,控制器1510可以包括至少一微處理器、數(shù)字信號處理器、微控制器等。例如,I/O器件1520可以包括小鍵盤、鍵盤和顯示器。例如,存儲器1530可以被用于存儲通過控制器1510執(zhí)行的命令。存儲器1530可以被用于存儲用戶的數(shù)據(jù)。存儲器1530可以包括根據(jù)上文所述實(shí)施例的半導(dǎo)體器件。存儲器1530可以還包括另一種存儲器、易失性隨機(jī)存取存儲器以及各種各樣的存儲器。電子設(shè)備1500可以使用無線接口1540來傳送/接收數(shù)據(jù)至/自使用RF信號進(jìn)行通信的無線通信網(wǎng)絡(luò)。例如,電子設(shè)備1500可以包括天線和無線收發(fā)器。根據(jù)本發(fā)明的實(shí)施例的電子設(shè)備1500可以被用于通信接口協(xié)議,例如CDMA、GSM、NADC、E-TDMA以及例如為WCDMA和CDMA2000的第三代(3G)通信系統(tǒng)。本發(fā)明的實(shí)施例提供半導(dǎo)體器件,其中源極線插塞可以包含具有低電阻率的金屬材料。因此,根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件可以顯示出增強(qiáng)的處理速度、減小的功率損耗、增強(qiáng)的單元電流等。本發(fā)明的實(shí)施例還提供半導(dǎo)體器件,其中源極線插塞可以電連接到用作阱區(qū)的半導(dǎo)體層,從而可不需要連接到單元陣列的阱區(qū)的單獨(dú)的阱插塞。特別地,如上文所述,即使當(dāng)一公共源極線和一阱區(qū)等勢時(shí),根據(jù)本發(fā)明的實(shí)施例的NAND型閃存器件也可以被正常地編程和擦除。從而,本發(fā)明的實(shí)施例可以使得能夠制造操作正常的三維NAND型閃存器件,而沒有不適當(dāng)?shù)膹?fù)雜制造工藝并且不必有單獨(dú)的阱插塞和伴隨的集成度減小。在這里已經(jīng)揭示了本發(fā)明的示例實(shí)施例,并且雖然使用了特定術(shù)語,但是它們的使用和說明僅具有一般的和敘述性的意義,而不是為了限制的目的。因此,將理解的是,在不違反在接下來的權(quán)利要求中所述的本發(fā)明的精神和范圍的情況下,本領(lǐng)域技術(shù)人員可以獲得各種在形式和細(xì)節(jié)上的改變。在韓國知識產(chǎn)權(quán)局于2006年9月14日申請的韓國專利申請No.2006-89327,和于2006年11月27日申請的韓國專利申請No.2006-117759的名稱都為"具有三維排列的存儲單元晶體管的NAND型閃存器件",在這里都引入其全部內(nèi)容作為參考。權(quán)利要求1.一種NAND型閃存器件,包括堆疊的多個(gè)半導(dǎo)體層;設(shè)置在所述多個(gè)半導(dǎo)體層的每個(gè)的預(yù)定區(qū)中的器件隔離圖案,所述器件隔離圖案定義有源區(qū);所述有源區(qū)中的源極和漏極雜質(zhì)區(qū);電連接所述源極雜質(zhì)區(qū)的源極線插塞結(jié)構(gòu);及電連接所述漏極雜質(zhì)區(qū)的位線插塞結(jié)構(gòu),其中所述源極雜質(zhì)區(qū)電連接到所述半導(dǎo)體層。2.根據(jù)權(quán)利要求1的器件,其中所述源極線插塞結(jié)構(gòu)與所述源極雜質(zhì)區(qū)以及與所述多個(gè)半導(dǎo)體層中的至少一個(gè)歐姆接觸。3.根據(jù)權(quán)利要求1的器件,其中所述源極線插塞結(jié)構(gòu)包含至少一種金屬材料。4.根據(jù)權(quán)利要求3的器件,其中所述源極線插塞結(jié)構(gòu)包括金屬插塞,穿過所述多個(gè)半導(dǎo)體層中的至少一個(gè)和所述源極雜質(zhì)區(qū)的至少一個(gè);及阻擋金屬層,至少形成在所述金屬插塞的側(cè)壁處,所述阻擋金屬層直接接觸所述至少一個(gè)半導(dǎo)體層和所述至少一個(gè)源極雜質(zhì)區(qū)。5.根據(jù)權(quán)利要求1的器件,其中所述源極線插塞結(jié)構(gòu)穿過所述多個(gè)半導(dǎo)體層中的至少一個(gè)和所述源極雜質(zhì)區(qū)的至少一個(gè)。6.根據(jù)權(quán)利要求l的器件,其中所述堆疊的多個(gè)半導(dǎo)體層包括下部半導(dǎo)體層,所述下部半導(dǎo)體層為單晶半導(dǎo)體晶片;及堆疊在所述下部半導(dǎo)體層上的至少一個(gè)上部半導(dǎo)體層,其中所述源極線插塞結(jié)構(gòu)穿過所述上部半導(dǎo)體層和所述上部半導(dǎo)體層的源極雜質(zhì)區(qū),所述源極線插塞結(jié)構(gòu)連接到所述下部半導(dǎo)體層的源極雜質(zhì)區(qū)。7.根據(jù)權(quán)利要求6的器件,其中所述源極線插塞結(jié)構(gòu)穿過所述上部半導(dǎo)體層的所述源極雜質(zhì)區(qū)并且電連接到所述下部半導(dǎo)體層的所述源極雜質(zhì)區(qū)。8.根據(jù)權(quán)利要求7的器件,還包括歐姆摻雜區(qū),所述歐姆摻雜區(qū)設(shè)置在所述下部半導(dǎo)體層的所述源極雜質(zhì)區(qū)之下,從而所述下部半導(dǎo)體層與所述源極線插塞結(jié)構(gòu)處于歐姆接觸,其中所述歐姆摻雜區(qū)具有與所述源極和漏極雜質(zhì)區(qū)不同的導(dǎo)電類型。9.根據(jù)權(quán)利要求6的器件,其中所述位線插塞結(jié)構(gòu)穿過所述上部半導(dǎo)體層和所述上部半導(dǎo)體層的所述漏極雜質(zhì)區(qū)并且連接到所述下部半導(dǎo)體層的所述漏極雜質(zhì)區(qū),并且所述位線插塞結(jié)構(gòu)由硅形成,其具有與所述源極和漏極雜質(zhì)區(qū)相同并且與所述半導(dǎo)體層不同的導(dǎo)電類型。10.根據(jù)權(quán)利要求6的器件,其中在所述上部半導(dǎo)體層中的器件隔離圖案穿過所述上部半導(dǎo)體層。11.根據(jù)權(quán)利要求l的器件,還包括設(shè)置在所述位線插塞結(jié)構(gòu)和所述源極線插塞結(jié)構(gòu)之間的柵極結(jié)構(gòu),所述柵極結(jié)構(gòu)交叉每一所述半導(dǎo)體層的所述有源區(qū);交叉所述柵極結(jié)構(gòu)的位線,所述位線通過所述位線插塞結(jié)構(gòu)連接到所述漏極雜質(zhì)區(qū);及通過所述源極線插塞結(jié)構(gòu)連接到所述源極雜質(zhì)區(qū)的公共源極線,其中所述柵極結(jié)構(gòu)包括鄰近于所述位線插塞結(jié)構(gòu)的行選擇線;鄰近于所述源極線插塞結(jié)構(gòu)的接地選擇線;及在所述行選擇線和所述接地選擇線之間的多個(gè)字線。12.根據(jù)權(quán)利要求11的器件,其中所述器件配置為通過施加接地電壓和正的電源電壓中的一個(gè)到所述公共源極線,來編程由預(yù)定的半導(dǎo)體層的預(yù)定的位線和預(yù)定的字線選擇的存儲單元。13.根據(jù)權(quán)利要求12的器件,其中所述器件還配置為通過施加累積電壓到所述接地選擇線來編程所述選擇的存儲單元,所述累積電壓使得所述接地選擇線之下的有源區(qū)處于累積狀態(tài)。14.根據(jù)權(quán)利要求13的器件,其中所述累積電壓在大約負(fù)的電源電壓到大約0伏特的范圍內(nèi)。15.根據(jù)權(quán)利要求11的器件,其中所述器件配置為通過施加擦除電壓16.根據(jù)權(quán)利要求11的器件,其中所述堆疊的多個(gè)半導(dǎo)體層包括順序堆疊的下部半導(dǎo)體層和上部半導(dǎo)體層,所述柵極結(jié)構(gòu)包含分別設(shè)置在所述下部和上部半導(dǎo)體層上的下部字線和上部字線,下部柵極接觸插塞和上部柵極接觸插塞分別連接到所述下部和上部字線,并且所述上部字線從所述下部字線偏移,從而所述下部柵極接觸插塞與所述上部字線隔離。17.根據(jù)權(quán)利要求16的器件,其中所述上部半導(dǎo)體層具有穿過所述上部半導(dǎo)體層的柵極開口,其中所述柵極開口包括其中設(shè)置有所述下部柵極接觸插塞的區(qū)域。18.根據(jù)權(quán)利要求17的器件,其中所述下部和上部柵極接觸插塞包括至少一種金屬材料。19.根據(jù)權(quán)利要求16的器件,其中所述下部和上部柵極接觸插塞為具有與所述源極和漏極雜質(zhì)區(qū)不同的導(dǎo)電類型的硅。20.根據(jù)權(quán)利要求16的器件,其中在器件的運(yùn)行過程中,下部字線和上部字線是等勢的。21.根據(jù)權(quán)利要求l的器件,其中所述位線插塞結(jié)構(gòu)為具有與所述雜質(zhì)區(qū)相同并且與所述半導(dǎo)體層不同的導(dǎo)電類型的硅。22.根據(jù)權(quán)利要求l的器件,還包括在至少一個(gè)所述半導(dǎo)體層中的歐姆摻雜區(qū),所述歐姆摻雜區(qū)與所述源極線插塞結(jié)構(gòu)電接觸并且具有與所述源極和漏極雜質(zhì)區(qū)不同的導(dǎo)電類型。23.根據(jù)權(quán)利要求l的器件,其中在所述器件的運(yùn)行過程中,所述源極雜質(zhì)區(qū)與所述半導(dǎo)體層是等勢的。24.根據(jù)權(quán)利要求l的器件,其中所述源極線插塞結(jié)構(gòu)包括下部源極插塞,配置為將用作源極電極的所述下部半導(dǎo)體層的雜質(zhì)區(qū)相互電連接;及互電連接,其中所述下部源極插塞和所述上部源極插塞至少之一顯示出交叉所述器件隔離圖案的線型形狀。25.根據(jù)權(quán)利要求24的器件,還包括設(shè)置在所述下部源極插塞上的源極襯墊圖案。26.根據(jù)權(quán)利要求l的器件,其中所述源極線插塞結(jié)構(gòu)顯示出板狀并且穿透所述上部半導(dǎo)體層。全文摘要本發(fā)明涉及一種NAND型閃存器件,其包括堆疊的多個(gè)半導(dǎo)體層;設(shè)置在多個(gè)半導(dǎo)體層中的每一個(gè)的預(yù)定區(qū)中的器件隔離圖案,該器件隔離圖案定義有源區(qū);該有源區(qū)中的源極和漏極雜質(zhì)區(qū);電連接所述源極雜質(zhì)區(qū)的源極線插塞結(jié)構(gòu);及電連接所述漏極雜質(zhì)區(qū)的位線插塞結(jié)構(gòu),其中所述源極雜質(zhì)區(qū)電連接到所述半導(dǎo)體層。文檔編號H01L23/522GK101257024SQ200710164878公開日2008年9月3日申請日期2007年9月14日優(yōu)先權(quán)日2006年9月14日發(fā)明者張?jiān)跓[,鄭舜文,鄭載勛,金奇南申請人:三星電子株式會社
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