專(zhuān)利名稱(chēng)：帶源極和漏極絕緣區(qū)域的單晶體管存儲(chǔ)裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法。特別是，本發(fā)明涉及具有與源極 和漏極區(qū)域相關(guān)的絕緣區(qū)域的單晶體管存儲(chǔ)裝置及其制造方法。
背景技術(shù)：
傳統(tǒng)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元是一類(lèi)易失存儲(chǔ)器，典型地 結(jié)合電容器、晶體管和互連單元。響應(yīng)電子裝置日益輕、小和薄的要求， DRAM單元已經(jīng)變得更加高度集成。就是說(shuō)，在有限的空間內(nèi)形成盡可能多 的DRAM單元。然而，高度集成DRAM單元的技術(shù)面臨幾個(gè)限制。
例如，典型的DRAM單元電容器包括上、下電極和電容器介電層。該 上、下電極共享重疊區(qū)域，并且電容器介電層設(shè)置在該上、下電極之間。電 容器的電容與重疊區(qū)域的尺寸成正比，并且與重疊區(qū)域的厚度成反比。因此 要求形成電容器的面積最小化。
已經(jīng)開(kāi)發(fā)了單晶體管浮體DRAM單元，其包括存儲(chǔ)數(shù)據(jù)的浮體區(qū)域。 因?yàn)闆](méi)有電容器，所以單晶體管浮體DRAM單元可以比通常具有電容器的 DRAM單元更高度地集成。
例如，在標(biāo)題為"Scaled IT-bulk Devices Built with CMOS 90nm Technology for Low-cost eDRAM Applications"由 R. RANICA (IEEE Symposium on VLSI Technology Digest of Technical Papers, pp. 38-39 (2005》 撰寫(xiě)的文章中描述了無(wú)電容器單晶體管DRAM單元。這里的圖1是類(lèi)似于 RANICA文章中所討論的單晶體管DRAM單元的截面圖。
參照?qǐng)D1，半導(dǎo)體基板1包括深n阱(deep n-well) 3和位于深n阱3 中的袋形p阱(pocketp-well) 5。絕緣層7設(shè)置在袋形p阱5的預(yù)定區(qū)域內(nèi)， 來(lái)定義袋形p阱5的有源層5a。絕緣層7通過(guò)袋形p阱5與深n阱3接觸。 結(jié)果，有源區(qū)域5a用作電浮置主區(qū)域(electrically floated bulk region ),其由 絕緣層7和深n阱3圍繞。
源極和漏極區(qū)域16s和16d分別設(shè)置在主區(qū)域5a的兩端，并且柵極圖
案10設(shè)置在源極和漏極區(qū)域16s和16d之間的主區(qū)域5a上。柵極圖案10 包括柵極絕緣層8和柵極電極9，他們依次堆疊。隔離物13可以設(shè)置在柵極 圖案10的側(cè)壁上。源極區(qū)域16s可以包括與柵極圖案IO分隔的重?fù)诫s源極 區(qū)域15s和從重?fù)诫s源極區(qū)域15s延伸的輕摻雜源極區(qū)域lls。同樣，漏極 區(qū)域16d可以包括與柵極圖案10分隔的重?fù)诫s漏極區(qū)域15d和從重?fù)诫s漏 極區(qū)域15d延伸的輕摻雜漏極區(qū)域lld。輕摻雜源極和漏極區(qū)域lis和lid 可以設(shè)置在隔離物13的下面。
根據(jù)RANICA，源極和漏極區(qū)域16s和16d在厚度上比有源區(qū)域5a即 主區(qū)域淺，如圖1所示。因此，主區(qū)域5a還可以在源極和漏極區(qū)域16s和 16d下延伸。結(jié)果，在編程操作期間，存儲(chǔ)在主區(qū)域5a中的空穴數(shù)量最大化。 然而，存儲(chǔ)在主區(qū)域5a中的空穴在編程操作后與源極和漏極區(qū)域16s和16d 中的電子可以復(fù)合，并且在很短的時(shí)間內(nèi)被擦除。換言之，圖1中圖解的單 晶體管DRAM單元具有不良的數(shù)據(jù)保持特性。
此外，當(dāng)源極和漏極區(qū)域16s和16d具有很大的結(jié)區(qū)域時(shí)，也增加了源 極和漏極區(qū)域16s和16d的結(jié)電容Cs和Cd。因此，增加了電連接到漏極區(qū) 域16d的位線的負(fù)載電容，這可以導(dǎo)致H據(jù)傳感余量(data sensing margin ) 和單晶體管DRAM單元的操作速度的降低。
單晶體管浮體DRAM裝置的另一個(gè)實(shí)例揭示在美國(guó)專(zhuān)利申請(qǐng)公開(kāi) 2006/0049444號(hào)上，標(biāo)題為"Semiconductor Device and Method of Fabricating the Same",發(fā)明人為SHINO。根據(jù)SHINO,具有單晶體結(jié)構(gòu)的浮體設(shè)置在 半導(dǎo)體基板上。該浮體具有膨脹的結(jié)構(gòu)，能存儲(chǔ)過(guò)量的空穴，盡管過(guò)量的空 穴可以易于通過(guò)源極和漏極區(qū)域擦除。
發(fā)明內(nèi)容
本發(fā)明的 一 個(gè)方面提供一種單晶體管浮體動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器 (DRAM-dynamic random access memory)裝置,包括設(shè)置在半導(dǎo)體基板上 的浮體和設(shè)置在該浮體上的柵極電極，該浮體具有過(guò)量載流子存儲(chǔ)區(qū)域。源 極和漏極區(qū)域分別設(shè)置在柵極電極的兩側(cè)，每個(gè)源極和漏極區(qū)域接觸浮體。 泄漏屏蔽圖案設(shè)置在浮體與源極和漏極區(qū)域之間。泄漏屏蔽圖案可以設(shè)置在 柵極電極的外側(cè)，并且可以接觸源極和漏極區(qū)域的底部表面。泄漏屏蔽圖案 可以包括氧化硅層、氮化硅層和氧氮化硅層中的至少之一。
浮體可以設(shè)置在源極和漏極區(qū)域之間，并且可以在泄漏屏蔽圖案下橫向 延伸。浮體可以包括具有p型摻雜離子的單晶體半導(dǎo)體層。浮體的過(guò)量載流 子存儲(chǔ)區(qū)域的寬度可以大于柵極電極的寬度。
DRAM裝置還可以包括設(shè)置在半導(dǎo)體基板和浮體之間的埋入絕緣層和 定義浮體的隔離層，其中泄漏屏蔽圖案接觸隔離層。同樣，半導(dǎo)體基板可以 構(gòu)造成用作背柵極電極。
本發(fā)明的另一個(gè)方面提供一種制造單晶體管浮體DRAM裝置的方法， 包括在半導(dǎo)體基板中定義浮體，在浮體上形成柵極圖案，以及在柵極圖案 兩側(cè)的浮體中形成泄漏屏蔽圖案。浮體包括過(guò)量載流子存儲(chǔ)區(qū)域，其可以延 伸在泄漏屏蔽圖案下面和源極和漏極區(qū)域之間。形成泄漏屏蔽圖案可以包括 采用柵極圖案作為掩模給浮體注入氧離子，以形成臨時(shí)圖案，并且退火臨時(shí) 圖案。形成泄漏屏蔽圖案還可以包括用柵極圖案作為掩模給浮體注入鍺(Ge ) 離子，以形成臨時(shí)圖案，蝕刻臨時(shí)圖案來(lái)形成間隔，并且用絕緣層填充該間 隔。
制造DRAM裝置的方法還可以包括在間隔上的浮體中形成源極和漏極 區(qū)域，并且形成與泄漏屏蔽圖案接觸的源極和漏極區(qū)域。同樣，柵極介電層 可以在形成柵極圖案前形成在浮體上。形成柵極圖案可以包括依次堆疊柵極 電極、焊盤(pán)氧化物層和掩模氮化物層。同樣，在半導(dǎo)體基板中定義浮體可以
包括形成隔離層。
本發(fā)明的另 一個(gè)方面提供一種單晶體管存儲(chǔ)單元，包括具有主區(qū)域和摻 雜區(qū)域的有源半導(dǎo)體圖案，依次堆疊在半導(dǎo)體基板上，并且與半導(dǎo)體基板絕 緣。該存儲(chǔ)單元還包括通過(guò)摻雜區(qū)域的凹陷區(qū)域，將^^雜區(qū)域分成^f皮此分隔 的源極區(qū)域和漏極區(qū)域，其中凹陷區(qū)域包括分別相鄰于源極和漏極區(qū)域的第 一和第二側(cè)壁。第一絕緣區(qū)域設(shè)置在源極區(qū)域和主區(qū)域之間，并且與凹陷區(qū) 域的第一側(cè)壁分隔，而第二絕緣區(qū)域設(shè)置在漏極區(qū)域和主區(qū)域之間，并且與 凹陷區(qū)域的第二側(cè)壁分隔。每個(gè)第 一絕緣區(qū)域和第二絕緣區(qū)域都可以包括空 白間隔或者絕緣層圖案之一。柵極電極設(shè)置在凹陷區(qū)域內(nèi)。
摻雜區(qū)域的導(dǎo)電類(lèi)型可以不同于主區(qū)域的導(dǎo)電類(lèi)型。主區(qū)域可以包括下 主區(qū)域和上主區(qū)域，下主區(qū)域具有比上主區(qū)域高的摻雜濃度。另外，主區(qū)域 可以包括第 一主區(qū)域和第二主區(qū)域，第 一主區(qū)域延伸在第 一絕緣區(qū)域和第一 惻壁之間，而第二主區(qū)域延伸在第二絕緣區(qū)域和第二側(cè)壁之間。同樣，柵極
電極可以包括在摻雜區(qū)域上表面上方延伸的凸起部分，并且隔離物可以覆蓋 柵極電極的凸起部分的側(cè)壁。第一和第二主區(qū)域可以與隔離物對(duì)準(zhǔn)。柵極絕 緣層可以設(shè)置在4冊(cè)極電極和凹陷區(qū)域的第一與第二側(cè)壁之間。同樣，絕緣層 可以覆蓋半導(dǎo)體基板、源極與漏極區(qū)域以及柵極電極。存儲(chǔ)單元還可以包括 設(shè)置在絕緣層上的背柵極互連，并且通過(guò)穿過(guò)絕緣層的背柵極接觸孔電連接 到半導(dǎo)體基板。 '
本發(fā)明的再一個(gè)方面提供一種制造單晶體管存儲(chǔ)單元的方法，包括在 半導(dǎo)體基板上形成由隔離層圍繞的有源半導(dǎo)體圖案，該有源半導(dǎo)體圖案包括 依次堆疊的主區(qū)域和摻雜區(qū)域。該方法還包括形成通過(guò)摻雜區(qū)域的柵極圖 案，以將摻雜區(qū)域分成彼此分隔的源極區(qū)域和漏極區(qū)域，并且在柵極圖案的 側(cè)壁上形成隔離物。采用柵極圖案和隔離物作為離子注入掩模，將犧牲摻雜 離子注入主區(qū)域中，以分別在源極和漏極區(qū)域下形成第 一和第二犧牲摻雜 層。犧牲摻雜離子可以是硅鍺離子。蝕刻隔離層，以暴露出第一和第二犧牲 摻雜層，并且去除第一和第二犧牲摻雜層，以形成第一和第二底切區(qū)域 (undercut region )，分別暴露源極和漏極區(qū)域的底部表面。絕緣層形成在具 有第 一和第二底切區(qū)域的半導(dǎo)體基板上。
形成有源半導(dǎo)體圖案可以包括提供絕緣體上硅(SOI)基板，其包括 依次堆疊的支撐基板、埋入絕緣層和半導(dǎo)體主體層；在半導(dǎo)體主體層的預(yù)定 區(qū)域中形成與埋入絕緣層接觸的隔離層，以定義隔離的半導(dǎo)體主體圖案；以 及在半導(dǎo)體主體圖案的上部分中形成摻雜區(qū)域，以定義在摻雜區(qū)域下的主區(qū)
域。同樣，形成有源半導(dǎo)體圖案可以包括提供SOI基板，其具有依次堆疊 的支撐基板、埋入絕緣層和半導(dǎo)體主體層；在半導(dǎo)體主體層的上部分中形成 摻雜層，以定義在摻雜層下面的主層(bulk layer);以及在摻雜層和主層的 預(yù)定部分中形成接觸埋入絕緣層的隔離層，以定義包括主區(qū)域和摻雜區(qū)域的 隔離半導(dǎo)體主體圖案。
形成柵極圖案可以包括形成覆蓋摻雜區(qū)域和隔離層的掩模圖案，該掩 模圖案定義在摻雜區(qū)域之上的開(kāi)口；采用掩模圖案作為蝕刻掩模，通過(guò)蝕刻 摻雜區(qū)域和主區(qū)域形成凹陷區(qū)域，該凹陷區(qū)域?qū)㈡鶇㈦s區(qū)域分成源極和漏極區(qū)
第一和第二犧牲摻雜層可以形成為具有在主區(qū)域之上的底部表面，并且 可以定義在第 一犧牲摻雜層和凹陷區(qū)域之間的第 一主區(qū)域以及在第二犧牲 摻雜層和凹陷區(qū)域之間的第二主區(qū)域。絕緣層可以形成為在第 一和第二底切
區(qū)域中留下空白間隔，或者填充第一和第二底切區(qū)域。該方法還可以包括
圖案化絕緣層和形成背柵極接觸孔，以暴露半導(dǎo)體基板，并且形成通過(guò)背柵 極接觸孔電連接到半導(dǎo)體基板的背柵極互連。
將參照附圖來(lái)描述本發(fā)明的實(shí)施例，附圖沒(méi)有必要按比例畫(huà)出，其中 圖1是傳統(tǒng)單晶體管存儲(chǔ)單元的截面圖2是根據(jù)本發(fā)明第一示范性實(shí)施例的單晶體管浮體DRAM裝置的截 面圖3是根據(jù)本發(fā)明第二示范性實(shí)施例的單晶體管浮體DRAM裝置的截 面圖4是根據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元的平面圖； 圖5是沿著圖4中I-I，線剖取的截面圖6是圖解4艮據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元編程方法 的截面圖7是圖解根據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元擦除方法
的截面圖8至11是圖解根據(jù)本發(fā)明第一示范性實(shí)施例的單晶體管浮體DRAM 裝置制造方法的截面圖12至15是圖解根據(jù)本發(fā)明第二示范性實(shí)施例的單晶體管浮體DRAM 裝置制造方法的截面圖；和
圖16至24是圖解根據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元制 造方法的截面圖。
具體實(shí)施例方式
下面將參照附圖更加全面地描述本發(fā)明，其中展示了本發(fā)明的示范性實(shí) 施例。然而，本發(fā)明可以以各種不同的形式予以實(shí)施，并不應(yīng)該解釋成^叉限 于所圖解的實(shí)施例。相反，這些實(shí)施例作為實(shí)例，來(lái)向本領(lǐng)域的技術(shù)人員傳
達(dá)本發(fā)明的概念。因此，對(duì)于本發(fā)明實(shí)施例的一些已知的工藝、元件和技術(shù) 沒(méi)有描述。通篇的附圖和文字描述中，相同的參考數(shù)字將用來(lái)代表相同或者
類(lèi)似的元件。
附圖中，為了清除起見(jiàn)，層和區(qū)域的厚度可以夸大。同樣，當(dāng)一層描述 為形成在另一層上或者在基板上時(shí)，這意味著該層可以形成在另一層上或者 在該基板上，或者第三層可以設(shè)置在該層和另一層或基板之間。
圖2是根據(jù)本發(fā)明第 一示范性實(shí)施例的單晶體管浮體動(dòng)態(tài)隨機(jī)存取存儲(chǔ) 器(DRAM)裝置的截面圖。
參照?qǐng)D2，浮體55在半導(dǎo)體基板51上。柵極電極63可以設(shè)置在該浮體 55上，并且源極和漏極區(qū)域73可以設(shè)置在柵極電極63的兩側(cè)。源極和漏極 區(qū)域73可以與浮體55接觸。泄漏屏蔽圖案71，可以設(shè)置在浮體55與源極和 漏極區(qū)域73之間。過(guò)量載流子存儲(chǔ)區(qū)域55S可以包括在浮體55中。
半導(dǎo)體基板51可以是例如單晶體硅晶片，并且浮體55可以是例如由單 晶體硅形成的半導(dǎo)體層。p或n型摻雜離子可以注入浮體55中。同樣，摻雜 離子可以在浮體55中顯示出分級(jí)離子分布圖(graded ion profile )。例如，p 型摻雜離子可以在濃度上朝著浮體55的表面逐漸降低。
假設(shè)浮體55具有p型摻雜離子，則該裝置描述如下。埋入絕緣層52可 以設(shè)置在半導(dǎo)體基板51和浮體55之間。在此情況下，埋入絕緣層52可以 覆蓋半導(dǎo)體基板51。埋入絕緣層52可以是絕緣層，例如氧化硅層。埋入絕 緣層52將浮體55與半導(dǎo)體基板51絕緣。
定義浮體55的隔離層53設(shè)置在埋入絕緣層52上，并且可以圍繞浮體 55。隔離層53可以是絕緣層，例如氧化硅層、氮化硅層、氧氮化硅層或者 其結(jié)合。
柵極介電層61可以設(shè)置在浮體55和柵極電極63之間。柵極介電層61 可以是例如氧化硅層或者高k介電層。
掩模氮化物層67可以設(shè)置在柵極電極63上。焊盤(pán)氧化物層65可以設(shè) 置在柵極電極63和掩模氮化物層67之間。依次堆疊的柵極電極63、焊盤(pán)氧 化物層65和掩模氮化物層67可以組成柵極圖案。柵極電極63可以由導(dǎo)電 層形成，例如多晶硅層、金屬硅化物層、金屬層或者其結(jié)合。掩模氮化物層 67可以是氮化物層，例如氮化硅層。焊盤(pán)氧化物層65可以是氧化硅層。
源極和漏極區(qū)域73可以包括與浮體55不同導(dǎo)電類(lèi)型的摻雜離子。例如，
當(dāng)浮體55具有p型摻雜離子時(shí)，源極和漏極區(qū)域73可以包括n型摻雜離子。 源極和漏極區(qū)域73可以設(shè)置在柵極電極63的兩側(cè)。同樣，源極和漏極區(qū)域 73可以設(shè)置成相隔一間隔或者距離而彼此面對(duì)，在此情況下，至少部分浮體 55可以設(shè)置在該間隔內(nèi)的源極和漏極區(qū)域73之間。
泄漏屏蔽圖案71，可以設(shè)置在源極和漏極區(qū)域73下。在這種情況下，浮 體55可以在泄漏屏蔽圖案71，下面延伸。泄漏屏蔽圖案71，可以設(shè)置在柵極 電極63的外測(cè)。泄漏屏蔽圖案71，可以是絕緣層，例如氧化硅層。
結(jié)果，浮體55可以設(shè)置在源極和漏極區(qū)域73之間;波此面對(duì)，并且在泄 漏屏蔽圖案71，下面延伸。同樣，浮體55寬度可以大于柵極電極63。過(guò)量 載流子存儲(chǔ)區(qū)域55S同樣可以比柵極電極63具有更大的寬度。
源極和漏極區(qū)域73之一電連接到源極線S,并且源極和漏極區(qū)域73的 另一個(gè)電連接到漏極線D。柵極電極63電連接到柵極線G。同樣，半導(dǎo)體 基板51可以電連接到背柵極線BG。在一個(gè)實(shí)施例中，源極線S可以連接到 接地端，漏極線D可以是位線，并且柵極線G可以是字線。
下面將說(shuō)明在根據(jù)本發(fā)明第一示范性實(shí)施例的浮體DRAM裝置中存儲(chǔ) 數(shù)據(jù)，即寫(xiě)操作。高于閾值電壓(Vt-threshold voltage )的柵極編程電壓可以 施加到柵極電極63，并且位編程電壓可以施加到漏極線D。源極線S可以接 立也。4立編考呈電壓可以為正電壓。
在此情況下，電子-空穴對(duì)(EHP)通過(guò)離子碰撞產(chǎn)生在浮體55中。由 離子/5並撞所產(chǎn)生的電子可以流動(dòng)通過(guò)漏才及線D，而由離子石並撞產(chǎn)生的空穴可 以累積在過(guò)量載流子存儲(chǔ)區(qū)域55S中。就是說(shuō)，過(guò)量空穴累積在過(guò)量載流子 存儲(chǔ)區(qū)域55S中。累積在過(guò)量載流子存儲(chǔ)區(qū)域55S中的過(guò)量空穴改變了閾值 電壓(Vt)。
然而，源極和漏極區(qū)域73與浮體55的接觸表面可以由泄漏屏蔽圖案71， 最小化。換言之，泄漏屏蔽圖案71，可以用于阻擋過(guò)量空穴的泄漏通道。因 此，泄漏屏蔽圖案71，可以在過(guò)量空穴保持在過(guò)量載流子存儲(chǔ)區(qū)域55S中的 期間用于延長(zhǎng)時(shí)間。結(jié)果，根據(jù)本發(fā)明的第一示范性實(shí)施例，顯著地增加了 累積在過(guò)量載流子存儲(chǔ)區(qū)域55S中的過(guò)量空穴保持時(shí)間。
此外，背柵極電壓可以施加到背柵極線BG,可將半導(dǎo)體基板51用作背 柵極，進(jìn)一步延長(zhǎng)過(guò)量空穴的保持時(shí)間。
浮體DRAM裝置的擦除操作可以通過(guò)給柵極電極63施加比閾值(Vt)
電壓高的柵極編程電壓并且給漏極線D施加位〗察除電壓來(lái)完成。源極線S
可以接地。位擦除電壓可以是負(fù)電壓。累積在過(guò)量載流子存儲(chǔ)區(qū)域55S中的
過(guò)量空穴可以由擦除操作擦除。
浮體DRAM裝置的讀操作可以通過(guò)給柵極電極63施加低于柵極編程電 壓的柵極讀電壓并且給漏極線D施加位讀電壓來(lái)完成。源極線S可以接地。 源極線S和漏極線D之間流過(guò)的電流量可以取決于過(guò)量空穴的存在或者不存 在而不同。存儲(chǔ)在浮體DRAM裝置中的數(shù)據(jù)可以通過(guò)傳感源極線S和漏極 線D之間流過(guò)的電流量來(lái)讀出。
圖3是根據(jù)本發(fā)明第二示范性實(shí)施例的單晶體管浮體DRAM裝置的截 面圖。
參照?qǐng)D3，浮體155在半導(dǎo)體基板151上。4冊(cè)極電極163可以設(shè)置在浮 體155上。源極和漏極區(qū)域173可以設(shè)置在柵極電極163的兩側(cè)。源極和漏 極區(qū)域173可以與浮體155接觸。泄漏屏蔽圖案171，可以設(shè)置在浮體155與 源極和漏極區(qū)域173之間。過(guò)量載流子存儲(chǔ)區(qū)域155S可以設(shè)置在浮體155中。
半導(dǎo)體基板151可以是例如單晶體硅晶片。浮體155可以是例如由單體 晶硅形成的半導(dǎo)體層。p型摻雜離子可以注入浮體155中。P型摻雜離子可 以在濃度上朝著浮體155的表面降低。
埋入絕緣層152可以設(shè)置在半導(dǎo)體基板151和浮體155之間。定義浮體 155的隔離層153可以設(shè)在埋入絕緣層152上。^fr極介電層161可以設(shè)置在 浮體155和柵極電極163之間。依次堆疊的焊盤(pán)氧化層165和掩模氮化物層 167可以設(shè)置在柵極電極163上。
源極和漏極區(qū)域173可以具有不同于浮體155的導(dǎo)電類(lèi)型的摻雜離子。 例如，當(dāng)浮體155具有p型摻雜離子時(shí)，源極和漏極區(qū)域173可以包括n型 摻雜離子。源極和漏極區(qū)域173可以分別設(shè)置在柵極電極163的兩側(cè)。同樣， 源極和漏極區(qū)域173可以設(shè)置成以一間隔或者距離彼此面對(duì)。在這種情況下， 至少部分浮體155可以設(shè)置在該間隔內(nèi)的源極和漏極區(qū)域173之間。
覆蓋源極和漏極區(qū)域173的側(cè)壁的層間絕緣層177可以包括在半導(dǎo)體基 板151上。在一個(gè)實(shí)施例中，層間絕緣層177和掩模氮化物層167的頂部表 面可以暴露在相同的平面上。層間絕緣層177可以是絕緣層，例如氧化硅層、 氮化硅層、氧氮化硅層或者其結(jié)合。
層間絕緣層177可以延伸在源極和漏極區(qū)域173與浮體155之間，并且 因此用作泄漏屏蔽圖案171，，位于源^L和漏^l區(qū)域173下。在所述的實(shí)施例 中，浮體155可以延伸通過(guò)泄漏屏蔽圖案171，。泄漏屏蔽圖案171，可以設(shè)置 在柵極電極163的外側(cè)。泄漏屏蔽圖案171，可以由絕緣層形成，例如氧化硅 層、氮化硅層、氧氮化硅層或者其結(jié)合。
結(jié)果，浮體155可以設(shè)置在源極和漏極區(qū)域之間彼此面對(duì)，并且延伸在 泄漏屏蔽圖案171，之下。浮體155在寬度上可以大于柵極電極163。過(guò)量載 流子存儲(chǔ)區(qū)域155S同樣可以在寬度上大于柵極電極163。
源極和漏極區(qū)域173之一電連接到源極線S，而源極和漏極區(qū)域173的 另一個(gè)電連接到漏極線D。柵極電極163電連接到柵極線G。同樣，半導(dǎo)體 基板151可以電連接到背4冊(cè)極線BG。在一個(gè)實(shí)施例中，源極線S可以連接 到接地端，漏極線D可以是位線，并且柵極線G可以是字線。
在根據(jù)本發(fā)明第二示范性實(shí)施例的浮體DRAM裝置中，寫(xiě)操作可以包 括給柵極電極163施加高于閾值電壓(Vt)的柵極編程電壓，并且給漏極線 D施加位編程電壓。源極線S可以接地。位編程電壓可以為負(fù)電壓。
在此情況下，電子-空穴對(duì)(EHP)可以通過(guò)離子碰撞產(chǎn)生在浮體155 中。離子碰撞所產(chǎn)生的電子可以流動(dòng)通過(guò)漏極線D，而離子碰撞所產(chǎn)生的空 穴可以累積在過(guò)量載流子存儲(chǔ)區(qū)域155S中。就是說(shuō)，過(guò)量空穴累積在過(guò)量 載流子存儲(chǔ)區(qū)域155S中。累積在過(guò)量載流子存儲(chǔ)區(qū)域155S中的過(guò)量空穴改 變閾j直電壓(Vt)。
然而，源極和漏極區(qū)域173和浮體155的接觸表面可以由泄漏屏蔽圖案 171，最小化。換言之，泄漏屏蔽圖案171，可以用來(lái)阻擋過(guò)量空穴的泄漏通道。 因此，泄漏屏蔽圖案171，延長(zhǎng)了過(guò)量空穴保持在過(guò)量載流子存儲(chǔ)區(qū)域155S 期間的時(shí)間。結(jié)果，才艮據(jù)本發(fā)明第二示范性實(shí)施例，顯著增加了累積在過(guò)量 載流子存儲(chǔ)區(qū)域155S中的過(guò)量空穴的保持時(shí)間。
圖4是根據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元的平面圖，而 圖5是沿著圖4中的I-I，線剖取的截面圖。
參照?qǐng)D4和5，埋入絕緣層253堆疊在半導(dǎo)體基板251上，并且有源半 導(dǎo)體圖案255a設(shè)在部分埋入絕緣層253上。半導(dǎo)體基板251可以由例如絕 緣體上硅(SOI)基板的支撐基板形成。有源半導(dǎo)體圖案255a可以包括依次 堆疊的主區(qū)域255c和摻雜區(qū)域(用于提供源極區(qū)域261s和漏極區(qū)域261d,
下面討論)。摻雜區(qū)域可以具有不同于主區(qū)域255C的導(dǎo)電類(lèi)型。例如，當(dāng)主
區(qū)域255c由p型半導(dǎo)體形成時(shí)，摻雜區(qū)域可由n型半導(dǎo)體形成。
凹陷區(qū)域R通過(guò)"t參雜區(qū)域，并且延伸進(jìn)入主區(qū)域255c。凹陷區(qū)域R將 摻雜區(qū)域分成彼此分隔的源極區(qū)域261s和漏極區(qū)域261d。換言之，凹陷區(qū) 域R的深度可以大于摻雜區(qū)域即源極區(qū)域261s和261d的厚度，并且小于有 源半導(dǎo)體圖案255a的總厚度。同樣，凹陷區(qū)域R包括第一和第二側(cè)壁SW1 和SW2，他們分別相鄰于源極和漏極區(qū)域261s和261d。
凹陷區(qū)域R可以容納絕緣柵極電極269g，其由柵極絕緣層267與有源 半導(dǎo)體圖案255a絕緣。就是說(shuō)，柵極絕緣層267可以設(shè)置在絕緣柵極電極 269g和凹陷區(qū)域R的第 一和第二側(cè)壁SW1和SW2的內(nèi)壁之間。此外，絕 緣的柵極電極269g可以超過(guò)源極和漏極區(qū)域261s和261d的頂部表面向上 延伸。在此情況下，隔離物271可以設(shè)置在絕緣柵極電極269g的凸起部分 的側(cè)壁上。有源半導(dǎo)體圖案255a、絕緣的柵極電極269g、隔離物271和埋 入絕緣層253可以覆蓋有絕緣層277。
絕緣層277的第一絕緣區(qū)域277s可以設(shè)置在源極區(qū)域261s和主區(qū)域 255c之間，而第二絕緣區(qū)域277d可以設(shè)置在漏極區(qū)域261d和主區(qū)域255c 之間。第 一和第二絕緣區(qū)域277s和277d分別與源極和漏極區(qū)域261 s和261 d 的底部表面接觸。同樣，第一和第二絕緣區(qū)域277s和277d可以與凹陷區(qū)域 R的第一和第二側(cè)壁SW1和SW2相隔特定距離D。因此，第一主區(qū)域255b， 設(shè)置在第一絕緣區(qū)域277s和第一側(cè)壁SW1之間，而第二主區(qū)域255b，，設(shè)置 在第二絕緣區(qū)域277d和第二側(cè)壁SW2之間。結(jié)果，第一和第二主區(qū)域255b， 和255b，，可以與特定距離D具有相同的寬度。當(dāng)包括隔離物271時(shí)，第一和 第二主區(qū)域255b，和255b，，可以與隔離物271自對(duì)準(zhǔn)，以與隔離物271具有相 同的寬度。
第一和第二絕緣區(qū)域277s和277d可以是空白間隔或者絕緣層圖案。主 區(qū)域255c包括第一和第二主區(qū)域255b，和255b"，以及設(shè)置在絕緣區(qū)域277s 和277d、第一和第二主區(qū)域255b，和255b，，和凹陷區(qū)域R之下的基礎(chǔ)主區(qū)域
259。
主區(qū)域255c可以包括上、下主區(qū)域。下主區(qū)i或可以具有比上主區(qū)i或更 高的摻雜濃度。第 一和第二絕緣區(qū)域277s和277d可以具有與上主區(qū)域相同 的厚度。在此情況下，絕緣區(qū)域277s和277d的頂部表面可以與源極和漏極
區(qū)域261s和261d的底部表面接觸，并且絕緣區(qū)域277s和277d的底部表面 可以與基礎(chǔ)主區(qū)域259的頂部表面接觸。換言之，下主區(qū)域可以對(duì)應(yīng)于圖5 的基礎(chǔ)主區(qū)域259,并且上主區(qū)域可以對(duì)應(yīng)于圖5的第一和第二主區(qū)域255b， 和255b"。作為選4奪，第一和第二絕緣區(qū)域277s和277d可以比上主區(qū)域更 薄或者更厚。在任何情況下，第一和第二絕緣區(qū)域277s和277d的頂部表面 可以與源極和漏極區(qū)域261 s和261 d的底部表面接觸。
背柵極互連281b可以設(shè)置在絕緣層277上。背4冊(cè)極互連281b可以通過(guò) 背柵極接觸插塞279b電連接到半導(dǎo)體基板251,例如，填充穿過(guò)絕緣層277 的背4冊(cè)極接觸孔278b。
圖6是圖解編程操作的截面圖，其將數(shù)據(jù)"1"存儲(chǔ)在參照?qǐng)D4和5所 圖解的單晶體管存儲(chǔ)單元中。圖4和5所圖解的單晶體管存儲(chǔ)單元假定是n
溝道MOS晶體管單元，這僅為了描述操作的方便，因此應(yīng)當(dāng)理解所述實(shí)施 例可以結(jié)合不同類(lèi)型的晶體管單元，而不脫離本發(fā)明的精神和范圍。
參照?qǐng)D6，根據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元可以用幾 種方法編程。例如，圖4和5所示的單晶體管存儲(chǔ)單元可以通過(guò)給源極區(qū)域 261 s施加0伏的源極電壓Vs并且給漏極區(qū)域261 d施加具有正脈沖波形的第 一漏極電壓VD1來(lái)編程。在施加第一漏極電壓VD1期間，第一柵極電壓VG1 可以施加到柵極電極269g,并且具有負(fù)電壓的背柵極電壓Vb可以施加到半 導(dǎo)體基板251。
第一柵極電壓Vw可以是對(duì)應(yīng)于漏極電壓Vo的一半的^壓。在此情況 下，離子碰撞產(chǎn)生在漏極區(qū)域261d和第二主區(qū)域255b"之間的結(jié)上，由此產(chǎn) 生大量的空穴和電子?？昭▋?chǔ)存在主區(qū)域255c中，以降低圖6的單晶體管 存儲(chǔ)單元的閾值電壓。
特別是，當(dāng)背柵極電壓VB施加到半導(dǎo)體基板251時(shí)，儲(chǔ)存在主區(qū)域255c 中的大部分過(guò)量空穴通過(guò)背柵極電壓VB引起的電場(chǎng)儲(chǔ)存在主區(qū)域255c的下 區(qū)域(即基礎(chǔ)主區(qū)域259 )中。同樣，源極和漏極區(qū)域261s和261d的結(jié)區(qū) 域AS和AD可以顯著小于例如圖1所示傳統(tǒng)單晶體管存儲(chǔ)單元的源極和漏 極區(qū)域16s和16d的結(jié)區(qū)域，這是由于第 一和第二絕緣區(qū)域277s和277d的
存在。因此，甚至當(dāng)?shù)谝宦O電壓ViM在編程操作后改變到0伏時(shí)，主區(qū)域
255c中的過(guò)量空穴與源極和漏極區(qū)域261s和261d之間的電子的再結(jié)合通道 可以顯著減少，由此增加了保持時(shí)間，即主區(qū)域255c中過(guò)量空穴的lt據(jù)保
持時(shí)間。結(jié)果，數(shù)據(jù)'T，的保持特性依照所述實(shí)施例可以改善。
在另一個(gè)實(shí)施例中，第一柵極電壓Vw可以是負(fù)電壓。在此情況下，空
穴可以被引入第二主區(qū)域255b",以在漏極區(qū)域261d和第二主區(qū)域255b，，之 間引起帶到帶隧穿(BTBT， band-to-band tunneling)。在BTBT期間，大量
的過(guò)量空穴儲(chǔ)存在主區(qū)域255c中。因此，可以完成編程操作。
此外，當(dāng)主區(qū)域255c包括如上所述的堆疊的上、下主區(qū)域時(shí)，數(shù)據(jù)'T， 的保持特性得到進(jìn)一步改善。這是因?yàn)椴皇┘颖硸艠O電壓時(shí)，儲(chǔ)存在主區(qū)域 255c中的大部分過(guò)量空穴可以穩(wěn)定地儲(chǔ)存在具有比上主區(qū)域相對(duì)大的體積 和更高的摻雜濃度的下主區(qū)域中。
圖7是圖解擦除操作的截面圖，其在根據(jù)本發(fā)明第三示范性實(shí)施例的單 晶體管存儲(chǔ)單元中儲(chǔ)存數(shù)據(jù)"o"。此時(shí)，為了描述的方便，單晶體管存儲(chǔ)單 元也假定為n溝道MOS晶體管單元。
參照?qǐng)D7，根據(jù)本發(fā)明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元可以通過(guò) 給源極區(qū)域261s施加0伏的源極電壓Vs并且給漏極區(qū)域261d施加具有負(fù) 脈沖波形的第二漏極電壓Vd2來(lái)擦除。第二漏極電壓V。2在擦除時(shí)間T期間 可以具有負(fù)電壓，以及在擦除時(shí)間T之前的初始狀態(tài)和在擦除時(shí)間T之后的 保持?jǐn)?shù)據(jù)"0"狀態(tài)的0伏電壓。此外，在擦除操作期間，可以給柵極電極 269g施加特定電壓，例如0伏的第二柵極電壓VG2。
主區(qū)域255c中的空穴在擦除時(shí)間T被注入到漏極區(qū)域261d,以增加圖 7的單晶體管存儲(chǔ)單元的閾值電壓。因此，單晶體管存儲(chǔ)單元可以具有對(duì)應(yīng) 于邏輯"0"的數(shù)據(jù)。 .
隨后，當(dāng)?shù)诙O電壓Vo2在擦除時(shí)間T后改變?yōu)?伏時(shí)，可以改變主 區(qū)域255c即溝道區(qū)域的表面電勢(shì)。換言之，當(dāng)溝道區(qū)域在擦除時(shí)間T期間 具有第一表面電勢(shì)時(shí)，溝道區(qū)域在擦除時(shí)間T后可以具有不同于第一表面電 勢(shì)的第二表面電勢(shì)。在此情況下，第一和第二表面電勢(shì)之間的差可以分別根 據(jù)源極和漏極區(qū)域261s和261d中的結(jié)電容Cs，和Cd，的大小來(lái)改變。特別是， 隨著源極和漏極結(jié)電容Cs，和Cd，的降低，第一和第二表面電勢(shì)之間的差也 減少。
根據(jù)本發(fā)明的單MOS晶體管的源極和漏極結(jié)電容Cs，和Cd，顯著小于例 如圖1所圖解的傳統(tǒng)單晶體管存儲(chǔ)單元的源極和漏極結(jié)電容Cs和Cd，這是 由于第一和第二絕緣區(qū)域277s和277d的存在。因此，在圖1的傳統(tǒng)單晶體
管存儲(chǔ)單元擦除后，例如采用上面參照?qǐng)D7所描述的方法，傳統(tǒng)單晶體管存 儲(chǔ)單元的溝道區(qū)域可以具有高于第二表面電勢(shì)的第三表面電勢(shì)。因此，應(yīng)該 理解的是，由于溝道區(qū)域的表面電勢(shì)在擦除操作后降低，在擦除之前和之后 單晶體管存儲(chǔ)單元的閾值電壓之差進(jìn)一步增加。結(jié)果，根據(jù)本實(shí)施例的單晶 體管存儲(chǔ)單元在擦除之前和之后的閾值電壓之差可以高于圖1所圖解的傳統(tǒng) 單晶體管存儲(chǔ)單元。因此，根據(jù)本實(shí)施例的單晶體管存儲(chǔ)單元顯示了大于圖 1所示傳統(tǒng)單晶體管存儲(chǔ)單元的傳感余量。
此外，在擦除操作后，例如0伏的特定電壓可以連續(xù)施加到柵極電極
269g。在此情況下，第二主區(qū)域255b"可以全部或者部分耗盡。因此，甚至 在正電壓施加到漏極區(qū)域261d時(shí)，第二主區(qū)域255b"和漏極區(qū)域261d之間 的BTBT現(xiàn)象也被有效防止。
在擦除操作后BTBT發(fā)生在漏極區(qū)域261d的結(jié)上時(shí)，過(guò)量空穴注入主 區(qū)域255c，并且因此圖7的單晶體管存儲(chǔ)單元可以被再次編程。然而，根據(jù) 該實(shí)施例，如上所述，擦除的單晶體管存儲(chǔ)單元的隧穿現(xiàn)象被抑制，因此改 善了擦除的單晶體管存儲(chǔ)單元的數(shù)據(jù)保持特性。特別是，當(dāng)?shù)诙鲄^(qū)域255b" 的寬度減小時(shí)，可以全部耗盡第二主區(qū)域255b"。在此情況下，在漏4及區(qū)域 261d的結(jié)上的BTBT可以進(jìn)一步得到抑制。
圖8至11是圖解根據(jù)本發(fā)明第一示范性實(shí)施例的單晶體管浮體DRAM 裝置制造方法的截面圖。
參照?qǐng)D8，埋入絕緣層52可以形成在半導(dǎo)體基板51上，以覆蓋半導(dǎo)體 基板51。埋入絕緣層52可以由例如氧化硅層形成。浮體55和絕緣層53可 以形成在埋入絕纟彖層52上。
浮體55可以是例如由單晶體硅形成的半導(dǎo)體層。p或n型摻雜離子可以 注入浮體55中。摻雜離子可以顯示出在浮體55中的分級(jí)離子分布圖。例如， p型摻雜離子可以在濃度上朝著浮體55的表面降低。
假定浮體55具有p型摻雜離子，其制造方法描述如下。隔離層53可以 形成為圍繞浮體55。隔離層53可以是絕緣層，例如氧化硅層、氮化硅層、 氧氮化硅層或者其結(jié)合。隔離層53可以由公知的淺溝道隔離(STI)方法形 成。作為選擇，浮體55和隔離層53可以釆用絕緣體上硅(SOI)晶片形成。
參照?qǐng)D9，柵極介電層61可以形成為覆蓋至少一部分浮體55。柵極介 電層61可以是例如氧化硅層或者高k介電層。在一個(gè)實(shí)施例中，柵極介電
層61可以形成為覆蓋浮體55和至少部分隔離層53。 .
穿過(guò)浮體55的柵極圖案可以形成在柵極介電層61上。柵極圖案可以由 彼此依次堆疊的柵極電極63、焊盤(pán)氧化物層65和掩模氮化物層67形成。柵 極電極63可以是導(dǎo)電層，例如由多晶硅層、金屬硅化物層、金屬層或者其 結(jié)合形成。掩模氮化物層67可以是例如由氮化硅層形成的氮化物層。焊盤(pán) 氧化物層65可以是例如氧化硅層。當(dāng)柵極電極63由多晶硅形成，并且掩模 氮化物層67由氮化硅形成時(shí)，焊盤(pán)氧化物層65可以用于減小由多晶硅層和 氮化硅層之間的熱膨脹系數(shù)之差引起的應(yīng)力。
參照?qǐng)D10,氧離子OX可以采用柵極圖案作為離子注射掩模注入浮體 55，由此形成臨時(shí)圖案71。氧離子的注入可以采用各種角度和能量來(lái)完成。
臨時(shí)圖案71可以形成在柵極圖案的兩側(cè)，并且設(shè)置在柵極圖案的外側(cè)。 此外，臨時(shí)圖案71可以局域地形成在浮體55中的預(yù)定深度。就是說(shuō)，浮體 55可以形成為保留在臨時(shí)圖案71之下。臨時(shí)圖案71的一個(gè)表面可以形成為 與隔離層53接觸。掩模氮化物層67可以用于防止氧離子注入柵極電極63。
參照?qǐng)D11,具有臨時(shí)圖案71的半導(dǎo)體基板51可以被退火，以形成泄漏 屏蔽圖案71，。當(dāng)退火半導(dǎo)體基板51時(shí)，在臨時(shí)圖案71中的氧離子與硅反 應(yīng)，因此形成氧化硅層。因此，泄漏屏蔽圖案71，可以由氧化硅層形成。結(jié) 果，泄漏屏蔽圖案71，總體上與臨時(shí)圖案71設(shè)置得相同，例如設(shè)置在柵極圖 案的外側(cè)，因此也在柵極電極63的外側(cè)。
摻雜離子采用柵極圖案作為離子注射掩模注入浮體55,由此形成源極和 漏極區(qū)域73。當(dāng)浮體55具有p型摻雜離子時(shí)，源極和漏極區(qū)域73可以通過(guò) 注射n型摻雜離子形成。
源極和漏極區(qū)域73可以分別形成在柵極電極63的兩側(cè)。同樣，源極和 漏才及區(qū)域73可以形成為以一距離或者間隔彼此面對(duì)。在此情況下，至少部 分浮體55可以保持在源極和漏極區(qū)域73之間的間隔中。源極和漏極區(qū)域73 與浮體5 5可以;波此4妻觸。
源極和漏極區(qū)域73可以形成在泄漏屏蔽圖案71，上，并且至少部分浮體 55可以保持在泄漏屏蔽圖案71，下。結(jié)果，浮體55可以設(shè)置在源極和漏極 區(qū)域73之間，以及在泄漏屏蔽圖案71，之下。浮體55可以形成為具有大于 柵極電極63的寬度。
如參照?qǐng)D2所描述，過(guò)量載流子存儲(chǔ)區(qū)域55S可以形成在浮體55中。
過(guò)量載流子存儲(chǔ)區(qū)域55S也可以具有大于柵極電極63的寬度。
源極和漏極區(qū)域73與浮體55的接觸表面可以由泄漏屏蔽圖案71，最小
化。就是說(shuō)，泄漏屏蔽圖案71，用于阻擋過(guò)量空穴的泄漏通道。因此，泄漏
屏蔽圖案71，延長(zhǎng)了過(guò)量空穴保持在過(guò)量載流子存儲(chǔ)區(qū)域55S期間的時(shí)間。 隨后，單晶體管浮體DRAM裝置可以由半導(dǎo)體裝置公知的制造方法形
成，例如形成4立線和4翁塞。
圖12至15是圖解根據(jù)本發(fā)明第二示范性實(shí)施例的單晶體管浮體DRAN
裝置的截面圖。
參照?qǐng)D12，埋入絕緣層152、浮體155和隔離層153可以由上面參照?qǐng)D 8描述的相同方法形成在半導(dǎo)體基板151上?？梢孕纬筛采w浮體155的柵極 介電層161。穿過(guò)浮體155的柵極圖案可以形成在柵極介電層161上，如上 參照?qǐng)D9所描述。柵極圖案可以由依次堆疊的柵極電極163、焊盤(pán)氧化物層 165和掩模氮化物層167形成。
采用柵極圖案作為離子注射掩模，將鍺(Ge)離子注入浮體155中，由 此形成臨時(shí)圖案171，如圖12所示。Ge離子的注入可以采用各種角度和能 量完成。臨時(shí)圖案171可以形成在柵極圖案的兩側(cè)，在此情況下，臨時(shí)圖案 171可以設(shè)置在柵極圖案的外側(cè)。此外，臨時(shí)圖案171可以局域地形成在浮 體155中的預(yù)定深度，從而至少部分浮體155可以保持在臨時(shí)圖案171下。 臨時(shí)圖案171的一側(cè)可以形成為與隔離層153接觸。掩模氮化物層167防止 Ge離子注入柵極電極163中。
參照?qǐng)D13,掩模圖案175形成在半導(dǎo)體基板151上。掩模圖案175可以 形成為具有暴露隔離層153的開(kāi)口 175H。掩模圖案175可以由例如光致抗 蝕劑層或者硬掩模層形成。
隔離層153可以采用掩模圖案175為蝕刻掩模來(lái)蝕刻，直到暴露臨時(shí)圖 案171。結(jié)果，浮體155和臨時(shí)圖案171可以暴露在開(kāi)口 175H中。
間隔171G可以通過(guò)去除臨時(shí)圖案171形成。間隔171G可以通過(guò)在臨 時(shí)圖案171和浮體155之間具有蝕刻選擇性的各向同性蝕刻工藝形成。
如上所述，在臨時(shí)圖案171中，可以保持Ge離子注入單晶體硅中的狀 態(tài)。在此情況下，注入Ge離子的單晶體硅的蝕刻速度可以是浮體155的例 如10()倍高。然后可以去除掩模圖案175。
參照?qǐng)D14，摻雜離子可以采用柵極圖案作為離子注射掩模通過(guò)間隔 171G注入浮體155中，由此形成源極和漏極區(qū)域173。當(dāng)浮體155具有p 型摻雜離子時(shí)，源極和漏極區(qū)域173可以通過(guò)注入n型摻雜離子形成。源極 和漏極區(qū)域173可以分別形成在柵極電極163的兩側(cè)。同樣，源極和漏極區(qū) 域173可以形成為以一間隔或者距離彼此面對(duì)。在此情況下，浮體155可以 保持在彼此面對(duì)的源極和漏極區(qū)域173之間的間隔中。如上所述，浮體155 可以保持在間隔171G下。
參照?qǐng)D15，層間絕緣層177形成為覆蓋半導(dǎo)體基板151，填充間隔171G。 層間絕緣層177可以由例如氧化硅、氮化硅、氧氮化硅或者其結(jié)合形成。掩 模氮化物層167的頂部表面可以通過(guò)平坦化層間絕緣層177而暴露。在此情 況下，層間絕緣層177和掩模氮化物層167的頂部表面可以暴露在基本上相 同的平面上。
填充間隔171G的層間絕緣層177用作泄漏屏蔽圖案171，。就是說(shuō)，泄 漏屏蔽圖案171，可以形成在源極和漏極區(qū)域173與浮體155之間。
隨后，單晶體管浮體DRAM裝置可以由公知的半導(dǎo)體裝置制造工藝制 造，例如形成位線和插塞。
結(jié)果，泄漏屏蔽圖案171，形成在源極和漏極區(qū)域173之下。浮體155可 以保持在泄漏屏蔽圖案171，下。泄漏屏蔽圖案171，可以設(shè)置在柵極電極163 的外側(cè)。就是說(shuō)，浮體155可以設(shè)置在彼此面對(duì)的源極和漏極區(qū)域173之間， 并且形成為延伸在泄漏屏蔽圖案171，下。浮體155可以具有大于柵極電極 163的寬度。
如參照?qǐng)D3所描述，過(guò)量載流子存儲(chǔ)區(qū)域155S可以形成在浮體155中。 過(guò)量載流子存儲(chǔ)區(qū)域155S也可以形成為具有大于柵極電極163的寬度。
源極和漏極區(qū)域173與浮體155的接觸表面可以由泄漏屏蔽圖案171， 最小化。換言之，泄漏屏蔽圖案171，用于阻擋過(guò)量空穴的泄漏通道。因此， 泄漏屏蔽圖案171，延長(zhǎng)了過(guò)量空穴保持在過(guò)量載流子存儲(chǔ)區(qū)域155S中的時(shí) 間。
圖16至24是沿著圖4中的I-I，線剖取的截面圖，圖解了制造才艮據(jù)本發(fā) 明第三示范性實(shí)施例的單晶體管存儲(chǔ)單元的方法。 .
參照?qǐng)D4和16,提供SOI基板256。 SOI基板256可以包括支撐基板251 、 形成在支撐基板251上的埋入絕緣層253和形成在埋入絕緣層253上的半導(dǎo) 體主體層255。例如，支撐基板251可以是半導(dǎo)體基板，而半導(dǎo)體主體層255 例如可以是硅層。
參照?qǐng)D4和17，隔離層257形成在半導(dǎo)體主體層255的預(yù)定區(qū)域中，以 形成有源區(qū)域255r。隔離層257可以形成為與埋入絕緣層253接觸。結(jié)果， 有源區(qū)域255r可以由隔離層257和埋入絕緣層253與支撐基板251電絕緣。
參照?qǐng)D4和18,第一摻雜離子注入有源區(qū)域255r的表面中，以形成摻 雜區(qū)域261。摻雜區(qū)域261可以形成為具有不同于有源區(qū)域255r的導(dǎo)電類(lèi)型。 例如，當(dāng)有源區(qū)域255r是p型時(shí)，摻雜區(qū)域261可以是n型。第二摻雜離 子注入有源區(qū)域255的下部，以形成主區(qū)域255c,其包括下主區(qū)域259和由
下主區(qū)域259可以形成為具有與有源區(qū)域255r相同的導(dǎo)電類(lèi)型。在此情況 下，下主區(qū)域259可以具有高于上主區(qū)域255b的摻雜濃度。主區(qū)域255c和 摻雜區(qū)域261組成了有源半導(dǎo)體圖案255a。
作為選擇，有源半導(dǎo)體圖案255a可以由不同于上面描述的方法形成。 例如，可以省略形成下主區(qū)域259的工藝。同樣，在形成隔離層257之前， 摻雜層和下主層可以分別形成在半導(dǎo)體主體層255的上表面上和下區(qū)域中， 以在摻雜層和下主層之間定義上主層。然后，隔離層257可以形成在摻雜層、 上主層和下主層中，以定義有源半導(dǎo)體圖案255a。
參照?qǐng)D4和19,掩模圖案266形成在具有有源半導(dǎo)體圖案255a的基板 上。掩模圖案266可以形成為定義在有源半導(dǎo)體圖案255a上面的開(kāi)口 266a。 掩模圖案266還可以包括至少兩個(gè)絕緣層。例如掩模圖案266可以形成為包 括依次堆疊的焊盤(pán)氧化物層圖案263和焊盤(pán)氮化物層圖案265。
有源半導(dǎo)體圖案255a采用掩模圖案266作為蝕刻掩模進(jìn)行蝕刻，以形 成通過(guò)摻雜區(qū)域261的凹陷區(qū)域R。因此，凹陷的溝道區(qū)域沿著凹陷區(qū)域R 的底部表面和側(cè)壁形成。凹陷區(qū)域R可以形成為比摻雜區(qū)域261的厚度深， 而比有源半導(dǎo)體圖案255a的總厚度淺。結(jié)果，凹陷區(qū)域R將摻雜區(qū)域261 分成源極區(qū)域261s和漏極區(qū)域261d,他們;波此分隔或者隔開(kāi)。凹陷區(qū)域R 可以包括相鄰于源極區(qū)域26ls的第一側(cè)壁SW1和相鄰于漏極區(qū)域261d的 第二側(cè)壁SW2。
參照?qǐng)D4和20，柵極絕緣層267形成在凹陷區(qū)域R的內(nèi)壁上。柵極絕 緣層267可以是例如熱氧化物層。填充凹陷區(qū)域R和開(kāi)口 266a的纟冊(cè)才及導(dǎo)電 層形成在具有柵極絕緣層267的基板上，然后平坦化，以暴露掩模圖案266 的頂部表面。結(jié)果，柵極導(dǎo)電層圖案形成在凹陷區(qū)域R和開(kāi)口 266a中。柵 極導(dǎo)電層圖案可以進(jìn)一步蝕刻，以形成凹陷柵極電極269g。柵極導(dǎo)電層可以 由例如摻雜多晶硅層形成。
柵極頂蓋絕緣層形成在具有凹陷的柵極電極269g的基板上，然后平整 化，以暴露掩模圖案266的頂部表面。結(jié)果，頂蓋絕緣層圖案270可以形成 在凹陷的柵極電極269g上面的開(kāi)口 266a中。柵極頂蓋絕緣層可以由相對(duì)于 掩模圖案266具有蝕刻選擇性的材料形成，例如氧化硅層。柵極電極269g 和頂蓋絕緣層圖案270組成了柵極圖案270g。
參照?qǐng)D4和21，可以去除至少部分掩模圖案266，例如焊盤(pán)氮化物層圖 案265 ，由此暴露柵極圖案270g的上側(cè)壁。結(jié)果，柵極圖案270g的上區(qū)域 可以突出在隔離層257上面。隔離物271可以形成在柵極圖案270的凸起部 分的側(cè)壁上。隔離物271可以由相對(duì)于頂蓋絕緣層圖案270具有蝕刻選擇性 的絕緣層形成。例如，隔離物271可以由氮化硅層形成。在隔離物271的形 成期間，可以過(guò)蝕刻在源極和漏極區(qū)域261s和261d上的焊盤(pán)氧化物層263 (圖20)。在此情況下，可以暴露源極和漏極區(qū)域261s和261d。
參照?qǐng)D4和22，犧牲#^雜離子273采用4冊(cè)4l圖案270g和隔離物271作 為離子注入掩模注入主區(qū)域255c中，分別在源極和漏極區(qū)域261s和261d 之下形成第一和第二犧牲摻雜層273s和273d。第一犧牲#^雜層273s的頂部 表面形成為接觸源極區(qū)域261s的底部表面，并且第二犧牲摻雜層273d的頂 部表面形成為接觸漏極區(qū)域261d的底部表面。結(jié)果，第一主區(qū)域255b，定義 在第一犧牲摻雜層273s和凹陷區(qū)域R之間，并且第二主區(qū)域255b"定義在第 二犧牲摻雜層273d和凹陷區(qū)域R之間。在該實(shí)施例中，第一和第二主區(qū)域 255b，和255b，，可以具有與隔離物271相同的寬度D，這是因?yàn)樗麄兣c隔離物 271自對(duì)準(zhǔn)。犧牲摻雜離子可以是例如硅鍺離子。在此情況下，第一和第二 犧牲摻雜層273s和273d可以由硅鍺層形成。
在選擇性實(shí)施例中，第一和第二犧牲摻雜層273s和273d在厚度上可以 與上主區(qū)域255b (圖21 )相同或者不同。例如，如圖22所圖解的第一和第 二犧牲摻雜層273s和273d描述為與上主區(qū)域255b具有相同的厚度。同樣， 凹陷區(qū)域R可以形成為具有與源極和漏極區(qū)域261 s和261 d及上主區(qū)域25 5b 的總厚度相同的深度。在此情況下，第一和第二主區(qū)域255b，和255b，，可以是 保持在隔離物271下的上主區(qū)域255b,并且主區(qū)域255c可以包括第一和第
二主區(qū)域255b，和255b"及下主區(qū)域259。然而，在本發(fā)明的選擇性實(shí)施例中， 第一和第二犧牲摻雜層273s和273d的厚度以及凹陷區(qū)域R的深度可以變 化，而不脫離本發(fā)明的精神和范圍。例如，第一和第二犧牲摻雜層273s和 273d可以形成為比上主區(qū)域255b更薄或者更厚，而凹陷區(qū)域R可以形成為 具有高于或者低于下主區(qū)域259和上主區(qū)域255b之間結(jié)的底部表面。
參照?qǐng)D4和23，蝕刻隔離層257 (圖22)，以暴露第一和第二犧牲摻雜 層273s和273d。當(dāng)頂蓋絕緣層圖案270 (圖22 )由與隔離層257 (例如， 氧化硅層)相同的材料層形成時(shí)，在蝕刻隔離層257期間可以去除頂蓋絕緣 層圖案270。然后，暴露的犧牲摻雜層273s和273d被類(lèi)似地選擇性去除。 結(jié)果，第一底切區(qū)域275s可以形成在源極區(qū)域261s下，并且第二底切區(qū)域 275d可以形成在漏極區(qū)域261d下。
參照?qǐng)D4和24,絕緣層277形成在具有底切區(qū)域275s和275d的基板上。 在該工藝中，絕緣層277填充了底切區(qū)域275s和275d,以在源極和漏極區(qū) 域261s和261d下分別定義第一和第二絕緣區(qū)域277s和277d。換言之，第 --絕緣區(qū)域277s可以是在第一底切區(qū)域275s中的第一絕緣層圖案277s，并 且第二絕緣區(qū)域277d可以是在第二底切區(qū)域275d中的第二絕緣層圖案 277d。作為選擇，絕緣層277可以形成分別在底切區(qū)域275s和275d中留下 空白間隔。在此情況下，第一絕緣區(qū)域277s可以是在第一底切區(qū)域275s中 的第 一空白間隔，并且第二絕緣區(qū)域277d可以是在第二底切區(qū)域275d中的 第二空白間隔。
隨后，可以圖案化絕緣層277和埋入絕緣層253,以形成背柵極接觸孔 278b、源極接觸孔278s、柵極接觸孔278g和漏極接觸孔278d，他們分別暴 露支撐基板251 、源極區(qū)域261s、柵極電極269g和漏極區(qū)域261 。背柵極接 觸插塞279b、源極接觸插塞279s、柵極接觸插塞279g和漏極接觸插塞279d 可以分別形成在接觸孔278b、 278s、 278g和278d中。在具有接觸插塞279b、 279s、 279g和279d的基板上形成導(dǎo)電層，例如金屬層。圖案化該導(dǎo)電層， 以形成背柵極互連281b、源極互連281s、柵極互連281g和漏4及互連281d， 他們分別電連接到接觸插塞279b、 279s、 279g和279d。
根據(jù)上述實(shí)施例，泄漏屏蔽圖案設(shè)置在源極和漏極區(qū)域之下。泄漏屏蔽 圖案可以設(shè)置在柵極電極的外側(cè)。浮體可以設(shè)置在彼此面對(duì)的源極和漏極區(qū) 域之間，并且延伸在泄漏屏蔽圖案之下。過(guò)量載流子存儲(chǔ)區(qū)域可以設(shè)置在浮
體中。
因此，源極和漏極區(qū)域與浮體的接觸表面由泄漏屏蔽圖案最小化。泄漏 屏蔽圖案阻擋累積在過(guò)量載流子存儲(chǔ)區(qū)域中的過(guò)量空穴的泄漏通道。因此， 累積在過(guò)量載流子存儲(chǔ)區(qū)域中的過(guò)量空穴的保持時(shí)間與傳統(tǒng)技術(shù)相比顯著延長(zhǎng)。
此外，絕緣區(qū)域設(shè)置在凹陷溝道區(qū)域側(cè)面的源極和漏極區(qū)域下。因此， 源極和漏極區(qū)域的結(jié)面積顯著減少，因此改善了儲(chǔ)存在凹陷的溝道區(qū)域下主
區(qū)域中的過(guò)量電荷(例如過(guò)量空穴)的保持特性(例如數(shù)據(jù)"r)。而且， 可以提供在絕緣區(qū)域和凹陷的溝道區(qū)域之間并具有精確寬度的第 一和第二 主區(qū)域。因此，當(dāng)一定的電壓施加給位于凹陷區(qū)域中的柵極電極時(shí)，第一和 第二主區(qū)域可以完全或者部分耗盡。結(jié)果，顯著抑制了源極和漏極區(qū)域之間 的結(jié)上的帶到帶隧穿，因此改善了保持特性(例如，數(shù)據(jù)"o，，)。而且，第 一和第二主區(qū)域可以與形成在柵極電極側(cè)壁上的隔離物對(duì)準(zhǔn)。
盡管已經(jīng)參照示范性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng) 理解的是，可以對(duì)其進(jìn)行各種變化和修改，而不脫離本發(fā)明的精神和范圍。 因此，應(yīng)當(dāng)理解的是，上述實(shí)施例并非限定，而是示例性的。
權(quán)利要求
1、一種單晶體管浮體動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置，包括浮體，設(shè)置在半導(dǎo)體基板上，該浮體包括過(guò)量載流子存儲(chǔ)區(qū)域；柵極電極，設(shè)置在所述浮體上；源極和漏極區(qū)域，分別設(shè)置在所述柵極電極的兩側(cè)，每個(gè)所述源極和漏極區(qū)域都接觸所述浮體；和泄漏屏蔽圖案，設(shè)置在所述浮體與所述源極和漏極區(qū)域之間。
2、 根據(jù)權(quán)利要求1所述的裝置，其中所述泄漏屏蔽圖案設(shè)置在所述柵 極電極的外側(cè)。
3、 根據(jù)權(quán)利要求1所述的裝置，其中所述泄漏屏蔽圖案接觸所述源極 和漏極區(qū)域的底部表面。
4、 根據(jù)權(quán)利要求3所述的裝置，其中所述浮體設(shè)置在所述源極和漏極 區(qū)域之間，并且在所述泄漏屏蔽圖案下橫向延伸。 '
5、 根據(jù)權(quán)利要求1所述的裝置，其中所述泄漏屏蔽圖案包括氧化硅層、 氮化硅層和氧氮化硅層中至少之一 。
6、 根據(jù)權(quán)利要求1所述的裝置，其中所述過(guò)量載流子存儲(chǔ)區(qū)域的寬度 大于所述柵極電極的寬度。
7、 根據(jù)權(quán)利要求1所述的裝置，其中所述浮體包括具有p型摻雜離子 的單晶半導(dǎo)體層。
8、 根據(jù)權(quán)利要求1所述的裝置，還包括 埋入絕緣層，設(shè)置在所述半導(dǎo)體基板和所述浮體之間。
9、 根據(jù)權(quán)利要求1所述的裝置，還包括 定義該浮體的隔離層，所述泄漏屏蔽圖案接觸該隔離層。
10、 根據(jù)權(quán)利要求1所述的裝置，其中所述半導(dǎo)體基板構(gòu)造成用作背柵 極電極。
11、 一種制造單晶體管浮體動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置的方法，包括 在半導(dǎo)體基板中定義浮體，該浮體包括過(guò)量載流子存儲(chǔ)區(qū)域； 在所述浮體上形成柵極圖案；并且 在所述4冊(cè)才及圖案兩側(cè)的所述浮體中形成泄漏屏蔽圖案。
12、 根據(jù)權(quán)利要求11所述的方法，其中形成所述泄漏屏蔽圖案包括采用所述柵極圖案作為掩模將氧離子注入所述浮體，以形成臨時(shí)圖案；并且退火所述臨時(shí)圖案。
13、 根據(jù)權(quán)利要求11所述的方法，其中形成所述泄漏辟蔽圖案包括 采用所述柵極圖案作為掩模將鍺(Ge)離子注入所述浮體中，以形成臨時(shí)圖案；蝕刻所述臨時(shí)圖案以形成間隔；并且 用絕緣層填充所述間隔。
14、 根據(jù)權(quán)利要求13所述的方法，還包括 在所述間隔上面的所述浮體中形成源極和漏極區(qū)域。
15、 根據(jù)權(quán)利要求11所述的方法，還包括形成與所述泄漏屏蔽圖案接觸的源極和漏極區(qū)域。
16、 根據(jù)權(quán)利要求15所述的方法，其中所述過(guò)量載流子存儲(chǔ)區(qū)域在所 述泄漏屏蔽圖案之下和所述源極和漏極區(qū)域之間延伸。
17、 根據(jù)權(quán)利要求11所述的方法，其中每個(gè)所述泄漏屏蔽圖案包括氧 化硅層、氮化硅層和氧氮化硅層中至少之一。 .
18、 根據(jù)權(quán)利要求11所述的方法，還包括 在形成所述柵極圖案前，在所述浮體上形成柵極介電層。
19、 根據(jù)權(quán)利要求11所述的方法，其中形成所述柵極圖案包括依次堆 疊柵極電極、焊盤(pán)氧化物層和掩模氮化物層。
20、 根據(jù)權(quán)利要求11所述的方法，其中在所述半導(dǎo)體基板中定義所述 浮體包括形成隔離層。
21、 一種單晶體管存儲(chǔ)單元，包括有源半導(dǎo)體圖案，包括依次堆疊在半導(dǎo)體基板上的主區(qū)域和摻雜區(qū)域， 并且與所述半導(dǎo)體基板絕緣；凹陷區(qū)域，通過(guò)所述摻雜區(qū)域，將所述摻雜區(qū)域分成源極區(qū)域和漏極區(qū) 域，它們彼此分隔，該凹陷區(qū)域包括分別相鄰于所述源極和漏極區(qū)域的第一 和第二側(cè)壁； '第一絕緣區(qū)域，設(shè)置在所述源極區(qū)域和所述主區(qū)域之間，并且與所述凹陷區(qū)域的第一側(cè)壁分隔；第二絕緣區(qū)域，設(shè)置在所述漏極區(qū)域和所述主區(qū)域之間，并且與所述凹陷區(qū)域的第二側(cè)壁分隔；和柵極電極，設(shè)置所述該凹陷區(qū)域內(nèi)。
22、 根據(jù)權(quán)利要求21所述的存儲(chǔ)單元，其中所述摻雜區(qū)域的導(dǎo)電類(lèi)型 不同于所述主區(qū)域的導(dǎo)電類(lèi)型。
23、 根據(jù)權(quán)利要求21所述的存儲(chǔ)單元，其中每個(gè)所述第一絕緣區(qū)域和 所述第二絕緣區(qū)域都包括空白間隔或者絕緣層圖案之一。
24、 根據(jù)權(quán)利要求21所述的存儲(chǔ)單元，其中所述主區(qū)域包括下主區(qū)域 和上主區(qū)域，該下主區(qū)域具有比該上主區(qū)域高的摻雜濃度。
25、 根據(jù)權(quán)利要求21所述的存儲(chǔ)單元，其中所述柵極電極包括在所述 摻雜區(qū)域的上表面之上延伸的凸起部分。
26、 根據(jù)權(quán)利要求25所述的存儲(chǔ)單元，還包括 覆蓋所述柵極電極的所述凸起部分的側(cè)壁的隔離物。
27、 根據(jù)權(quán)利要求26所述的存儲(chǔ)單元，其中所述主區(qū)域包括第一主區(qū) 域和第二主區(qū)域，該第 一主區(qū)域在該第 一絕緣區(qū)域和該第 一側(cè)壁之間延伸，而該第二主區(qū)域在該第二絕緣區(qū)域和該第二側(cè)壁之間延伸。
28、 根據(jù)權(quán)利要求27所述的存儲(chǔ)單元，其中所述第一主區(qū)域和所述第 二主區(qū)域與所述隔離物對(duì)準(zhǔn)。
29、 根據(jù)權(quán)利要求21所述的存儲(chǔ)單元，還包括 ' 設(shè)置在所述柵極電極與所述凹陷區(qū)域的第 一和第二側(cè)壁之間的柵極絕緣層。
30、 根據(jù)權(quán)利要求21所述的存儲(chǔ)單元，還包括覆蓋所述半導(dǎo)體基板、所述源極和漏極區(qū)域及所述柵極電極的絕緣層。
31、 根據(jù)權(quán)利要求30所述的存儲(chǔ)單元，還包括背柵極互連，設(shè)置在所述絕緣層上，并且通過(guò)穿過(guò)所述絕緣層的背柵極 接觸孔電連接到所述半導(dǎo)體基板。
32、 一種制造單晶體管存儲(chǔ)單元的方法，包括在半導(dǎo)體基板上形成由隔離層圍繞的有源半導(dǎo)體圖案，所述有源半導(dǎo)體 圖案包括依次堆疊的主區(qū)域和摻雜區(qū)域；形成通過(guò)所述摻雜區(qū)域的柵極圖案，以將所述摻雜區(qū)域分成彼此分隔的 源極區(qū)域和漏極區(qū)域，并且在所述柵極圖案的側(cè)壁上形成隔離物；采用所述柵極圖案和所述隔離物作為離子注射掩模，給所述主區(qū)域注入犧牲摻雜離子，以分別在所述源極和漏極區(qū)域下形成第 一和第二犧牲摻雜層；蝕刻所述隔離層，以暴露所述第一和第二犧牲摻雜層；去除所述第一和第二犧牲^慘雜層，以形成第一和第二底切區(qū)域，分別暴露所述源極和漏極區(qū)域的底部表面；并且在具有所述第 一和第二底切區(qū)域的半導(dǎo)體基板上形成絕緣層。
33、 根據(jù)權(quán)利要求32所述的方法，其中形成所述有源半導(dǎo)體圖案還包括提供絕緣體上硅基板，其包括依次堆疊的支撐基板、埋入絕緣層和半導(dǎo) 體主體層；在所述半導(dǎo)體主體層的預(yù)定區(qū)域中形成與所述埋入絕緣層接觸的隔離 層，以定義隔離半導(dǎo)體主體圖案；并且在所述半導(dǎo)體主體圖案的上部分中形成所述摻雜區(qū)域，以定義所述摻雜 區(qū)域下的所述主區(qū)域。
34、 根據(jù)權(quán)利要求32所述的方法，其中形成所述有源半導(dǎo)體圖案包括 提供絕緣體上硅基板，其具有依次堆疊的支撐基板、埋入絕緣層和半導(dǎo)體主體層；在所述半導(dǎo)體主體層的上部分中形成所述摻雜層，以定義在所述摻雜層 下的所述主層；并且在所述摻雜層和所述主層的預(yù)定部分中形成接觸所述埋入絕緣層的隔 離層，以定義包括所述主區(qū)域和所述摻雜區(qū)域的隔離半導(dǎo)體主體圖案。
35、 根據(jù)權(quán)利要求32所述的方法，其中所述摻雜區(qū)域的導(dǎo)電類(lèi)型不同 于所述主區(qū)域的導(dǎo)電類(lèi)型。
36、 根據(jù)權(quán)利要求32所述的方法，其中形成所述柵極圖案包括形成覆蓋所述摻雜區(qū)域和所述隔離層的掩模圖案，該掩模圖案定義在該 摻雜區(qū)域之上的開(kāi)口；采用所述掩模圖案作為蝕刻掩模，通過(guò)蝕刻所述摻雜區(qū)域和所述主區(qū)域 形成凹陷區(qū)域，所述凹陷區(qū)域?qū)⑺鰮诫s區(qū)域分成所述源極和漏極區(qū)域。形成覆蓋所述凹陷區(qū)域的底部表面和側(cè)壁的^冊(cè)極絕緣層； 在所述凹陷區(qū)域內(nèi)的所述柵極絕緣層上形成依次堆疊的柵極電極和頂 蓋絕緣層圖案；并且去除所述掩模圖案，以暴露所述柵極電極和所述頂蓋絕緣層圖案。
37、 根據(jù)權(quán)利要求32所述的方法，其中所述犧牲摻雜離子包括硅鍺離子。
38、 根據(jù)權(quán)利要求32所述的方法，其中所述第一和第二犧牲摻雜層形 成為具有在所述主區(qū)域之上的底部表面。
39、 根據(jù)權(quán)利要求32所述的方法，其中所述第一和第二犧牲摻雜層定 義了在所述第 一犧牲^滲雜層和所述凹陷區(qū)域之間的第 一主區(qū)域和在所述第 二犧牲摻雜層和所述凹陷區(qū)域之間的第二主區(qū)域，所述第 一和第二主區(qū)域與 所述隔離物自對(duì)準(zhǔn)。
40、 根據(jù)權(quán)利要求32所述的方法，其中所述絕緣層形成為在所述第一 和第二底切區(qū)域中留下空白間隔。
41、 根據(jù)權(quán)利要求32所述的方法，其中所述絕緣層形成為填充所述第 一和第二底切區(qū)域。
42、 根據(jù)權(quán)利要求32所述的方法，還包括圖案化所述絕緣層，并且形成背柵極接觸孔，以暴露所述半導(dǎo)體基板；以及形成通過(guò)所述背柵極接觸孔電連接到所述半導(dǎo)體基板的背柵極互連。
全文摘要
一種單晶體管浮體動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)裝置，包括設(shè)置在半導(dǎo)體基板上的浮體和設(shè)置在浮體上的柵極電極，浮體包括過(guò)量載流子存儲(chǔ)區(qū)域。DRAM裝置還包括分別設(shè)置在柵極電極兩側(cè)的源極和漏極區(qū)域，以及設(shè)置在浮體與源極和漏極區(qū)域之間的泄漏屏蔽圖案。每個(gè)源極和漏極區(qū)域都接觸浮體，浮體可以設(shè)置在源極和漏極區(qū)域之間。浮體還可以在泄漏屏蔽圖案下橫向延伸，該泄漏屏蔽圖案可以設(shè)置在柵極電極的外側(cè)。
文檔編號(hào)H01L27/108GK101174632SQ20071016779
公開(kāi)日2008年5月7日 申請(qǐng)日期2007年11月1日 優(yōu)先權(quán)日2006年11月1日
發(fā)明者卓南均, 吳昌佑, 宋基煥, 趙佑榮 申請(qǐng)人:三星電子株式會(huì)社