專利名稱：半導體集成電路的布局設計方法
技術領域：
本發(fā)明涉及一種半導體集成電路，其具有形成在半導體襯底、絕 緣襯底或玻璃襯底上的晶體管，并且更具體地說，涉及一種能夠在小 寬度范圍內布局的半導體集成電路，以及一種能夠實現(xiàn)此類布局的電 路布局設計方法。
背景技術：
在顯示器件和傳感器上通常使用的方法是，用于驅動用于控制顯 示元件或傳感元件的一組晶體管(有源陣列)的外圍電路安裝在顯示 區(qū)域或檢測區(qū)域周圍，或形成在與有源陣列相同的襯底上(見，例如， 以下的專利文獻1和2)。為了增大顯示區(qū)域或檢測區(qū)域，外圍電路處 于顯示區(qū)域或檢測區(qū)域的周圍狹窄的直線區(qū)域中。在這樣的狹窄區(qū)域 中形成一種小寬度的外圍電路布局，從而能夠提供具有增大的顯示或 檢測區(qū)域的窄框顯示器件或傳感器。通過柔性印刷電路(FPC)等將來自 外部的信號線和電源線從該器件的框架部分連接到外圍電路。因此外 圍電路的外部連接端子集中在一側且布局的自由度較低。另一方面， 存在相對其他信號線增大電源線寬度的需要，從而在大電流流過電源線時，通過將流過器件中電路的電流集中，限制電壓降和功率損耗。圖2示出一電路，用于在多條電源線之間切換，例如包括三條或三 條以上電源線的電路。圖32示出小寬度區(qū)域中此電路的布局的一種可 能情況的例子。在該切換電路中，電源線a34有選擇地通過柵極信號cb
連接到線A32或線B33。由于該電路由兩個晶體管10和11組成，柵極30 和31每個都具有柵極長度Lg和柵極寬度Wg，且它們在一個方向上對齊 以形成小寬度布局。也就是說，長度為Wg且寬度為W的電源線A32和 B32縱向對齊地位于柵極30和31的側面，且長度為2Wg寬度為W的電源 線a34位于與柵極30和31相對的位置。每條電源線都由第一金屬層形成， 并通過觸點(未示出)電連接到晶體管10和11體內的有源區(qū)。此布局中的 布局寬度為一個柵極寬度與兩條電源線的寬度的總和(Lg + 2W)，該 寬度是很小的。為便于說明，將柵極與第一金屬層電極之間的間隙設 為零。將布局面積大致表示為，(Lg+2W)x2Wg。圖33示出一般可能布局的一個例子，其中，電源線A32和B33從布 局的上側到外端點都是相連的，且電源線a34布線在該布局中。作為內 部連接的布線，電源線a34在附圖的視角中向下延伸，而不增加布局寬 度。同樣地，作為連接到外部端點的布線，電源線A32和B33在該圖視 角下向上延伸。但是，由于路徑A32和B33以彼此不交疊的形式延伸， 所以將該布局寬度必要地增大一個與電源線寬度W相當?shù)牧俊亩?，?局面積增大到(Lg+3 W) x 2 Wg 。圖34示出一種布局的例子，其中柵極30的形成方式為，將其分段 且各個分段彼此平行放置。柵極30的布局面積因此而減小。如果不是 由平行排列減小了柵極的面積，因為晶體管10的柵極區(qū)30的柵極面積 LgxWg與晶體管ll的相同，則柵極區(qū)30的長度表示為(LgxWg)/(Lg+W)。 圖34中所示的布局方案中，不含連線延伸部分的布局面積為寬度(Lg + 3W)與長度(Wg + (+ (Lg xWg )/(Lg +\￥))之積，即，(Lg + 3W)xWg x(2Lg +W)/(Lg +W)。如果WX)，則此面積總是小于圖33中所示的面積。但 是，在此布局中不能容易地作出改動，因為如果增加電路的復雜程度， 則最佳的并聯(lián)柵極位置會因不同的晶體管而不同。(專利文獻l) 日本專利號No.2697728(專利文獻2)日本未決專利公開號No.lO-133232如圖32到34所示的電路布局方案，都是通常所采用的在小寬度區(qū) 域內布局的布局方案。但是在這些電路布局中，增大了布局面積或者 是因晶體管而定的布局很復雜且不能容易地對布局作出更改。而且， 在外部輸入/輸出端子都集中在一側使得布局的自由度較低的情況下， 延伸的連線增大了布局寬度。發(fā)明內容根據(jù)本發(fā)明的一方面，提供了一種半導體集成電路的布局設計方法，包括搜索步驟，用于搜索一組路徑通路對任何一個晶體管只 通過一次且一組中路徑的組合能夠覆蓋電路數(shù)據(jù)所表示的整個電路網(wǎng) 絡；抽選步驟，從所述搜索一組路徑的步驟發(fā)現(xiàn)的作為搜索結果的各 組路徑中，選出具有最小路徑數(shù)的一組路徑；確定布局寬度的步驟， 確定的依據(jù)為每個晶體管的源極和漏極的寬度、源極和漏極之間區(qū) 域的寬度、未結合成公共電極的一些相鄰晶體管對的源極和漏極之間 區(qū)域的寬度、晶體管的數(shù)目、以及由所述抽選一組路徑的步驟選出的 路徑組中所包含的路徑數(shù)；形成關于布局的信息的步驟，其中，包括 在所述電路中的晶體管的源極、漏極和柵極都位于小寬度區(qū)域內，該 小寬度區(qū)域的寬度由所述確定布局寬度的步驟確定；輸出布局信息的 步驟，該布局信息由所述形成關于布局的信息的步驟確定。


圖l為一示圖，示出根據(jù)本發(fā)明的第一實施例的布局方案;圖2為^一示圖，示出電源線開關電路；圖3為一示圖，示出根據(jù)本發(fā)明的第二.實施例的布局方案;圖4為一示圖，示出電源線開關電路；圖5為一示圖，示出根據(jù)本發(fā)明的第三:實施例的布局方案;
圖6為一示圖，示出根據(jù)本發(fā)明的第三實施例的另一種布局方案； 圖7為一示圖，示出根據(jù)本發(fā)明的第四實施例的布局方案； 圖8為一示圖，示出根據(jù)本發(fā)明的第五實施例的顯示器件或傳感器 的電路布局的例子；圖9為該顯示器件或傳感器的電路布局的放大圖；圖10為一示圖，示出根據(jù)本發(fā)明第六實施例的薄膜晶體管電路的硅多晶化步驟；圖ll為一示圖，示出薄膜晶體管電路的柵電極形成步驟； 圖12為根據(jù)本發(fā)明第七實施例的布局設計儀器的框圖； 圖13為根據(jù)本發(fā)明第八實施例的布局設計儀器的框圖； 圖14為在根據(jù)第八實施例的本發(fā)明的實施例中，自動布局形成算法的流程圖；圖15為示出在根據(jù)第八實施例的實施例中自動布局形成的系統(tǒng)框圖；圖16為示出電荷泵型升壓電路的示圖；圖17為一示圖，示出二維電路網(wǎng)絡映射表，連通節(jié)點數(shù)組以及連 通樹數(shù)組；圖18為示出外部連通節(jié)點數(shù)組的示圖；圖19為一示圖，示出關于"路徑組"的數(shù)據(jù)的一個例子；圖20為自動連接(全路徑搜索)的流程圖；圖21為單路徑(一筆劃)搜索的流程圖；圖22為一示圖，示出變換數(shù)據(jù)表的一個例子；圖23為互連流程圖；圖24為第X組路徑的互連流程圖；圖25為Cbuf互連流程圖；圖26為一示圖，示出級聯(lián)路徑Rbuf(Nmii^2)的一個例子； 圖27為互連過程以及對Rbuf做總長計算的流程圖； 圖28為一示圖，示出級聯(lián)路徑Rbuf、互連數(shù)據(jù)M以及總互連布線 長度SUM的一個例子；圖29為形成外部連線數(shù)據(jù)的流程圖30為示出自動布局算法的執(zhí)行結果的示圖； 圖31為示出自動布局的一個例子的示圖； 圖32為示出普通布局的一個例子的示圖； 圖33為示出普通布局的一個例子的示圖；以及圖34為一示圖，示出一種布局的例子，其中柵極30的形成方式為，將其分段且各個分段彼此平行。
具體實施方式
以下將參考附圖詳細說明本發(fā)明的實施例。圖l示出根據(jù)本發(fā)明的第一實施例的布局。此布局與圖2所示的電路相對應，該電路為用于在 電源線A32和B33之間切換電源線a34的連接的電路。以上述順序布置電 源線A32、 a34和B33，且晶體管10和1 l位于電源線A32、 a34和B33之間 的間隙中。在圖l所示的布局中，每個晶體管都具有一個柵極。晶體管 10的柵極由30指出，且晶體管11的柵極由31指出。柵極30和31位于電 源線a34的相對側，且每個柵極都由一柵極層形成。每條電源線都由第 一金屬層形成，并通過觸點(未示出)電連接到晶體管體內的有源區(qū)。由柵極、源極和漏極構成的一個晶體管所占區(qū)域的最小寬度為柵 極長度Lg與源極和漏極的寬度W的和(Lg+2W)。為了便于說明，將柵 極和源極或漏極之間的空隙設為零。如果這樣形成的兩個晶體管位于 柵極長度方向上，則這兩個晶體管的寬度為單個晶體管寬度的二倍， 即，2Lg + 4W。在兩個晶體管的源極或漏極串聯(lián)的情況下，如圖2所示 的電路，電路寬度可減少至2Lg + 3W，因為這兩個電極能夠合并一個 公共電極，如圖l中所示的本實施例中的情況。由于電路的長度與柵極 寬度Wg相當，所以整個該布局所占的面積可大致計算為 (2Lg+3W)xWg。此布局的面積總是比如圖34所示地排布的相同電路的 布局的面積小2Lgx W/(Lg+W)。圖3為一示圖，示出說明了本發(fā)明的第二實施例的布局。在此實施 例中，在圖l所示的布局中增加了連接到集中在一側的外部端子的功
能。為了從外部施加電位到電源線A32和B33，電源線在使用第一金屬 層布線的同時如圖所示地向上延伸，從而能夠通過外接端子50連接。 電源線a34如圖所示地向下延伸，作為連接到另一內部電路的布線。此 布局的特征在于，避免了增大電路布局的寬度，同時又達到了擴展布 線的目的。圖5為一示圖，示出說明了本發(fā)明的第三實施例的布局。此布局對 應于圖4所示的布線切換電路。在此電路中，只在電源線A32與B33以及 電源線a34與b35之間進行連接。此電路的工作方式如下所述。當柵極信 號4)為高電平時，晶體管10和13都處于開狀態(tài)，電源線A32和a34彼此 相連，且電源線B33和電源線b35也彼此相連。當柵極信號々為低電平 時，晶體管11和12都處于開狀態(tài)并建立反向連接，即，電源線A32和b35 彼此相連，而且電源線B33和電源線a34彼此相連，也就形成了反向連 接。例如，此電路用作極性換向電路。由柵極信號cl)分別將電源線a34 和b35設為高電位和低電位，同時保持輸入電源線A32和B33分別處于高 電位和低電位。而且，可進行切換以將電源線a34和b35分別設為低電位 和高電位。該布局中，電源線A32、 a34、 B33、 b35和A36都按上述順序排布， 且晶體管處于每個相鄰的電源線對之間的間隙中。即，晶體管10及其 柵極30位于電源線A32和a34之間；晶體管ll及其柵極31位于電源線a34 和B33之間；晶體管13及其柵極37位于電源線B33和b35之間；且晶體管 12及其柵極38位于電源線b35和A36之間。如從圖4的電路圖中可理解 的，有必要在電源線A32和A36上施加相同的電位。此實施例的特征在 于，提供了互連線39，用于連接兩條電源線A32和A36，同時避免連接 到電源線B33。互連線39以直角與每條電源線相交。在圖5所示的布局 中，互連線39由柵極層形成，且通過觸點40和41與第一金屬層形成的 電源線A32和A36相連。在圖6所示的布局中，互連線42由第二金屬層形 成且通過觸點43和44與第一金屬層形成的電源線A32和A36相連。觸點 40、 41、 43和44中的每一個都可以形成為多個觸點，而不是如所說明
的一個觸點。圖7為一示圖，示出說明了本發(fā)明的第四實施例的布局。此布局對 應于圖4所示的布線切換電路。此實施例的特征在于，提供柵極信號線45、 46、 47和48，用于傳播柵極信號4>以及通過將柵極信號反向得到 的信號。柵極信號線45、 46、 47和48的電阻小于柵極的電阻。而且， 柵極信號線的寄生電容也小于柵極的寄生電容。例如，柵極信號線在 第一金屬層上形成，以改善由CR時間常數(shù)決定的柵極信號傳播速度。 以此方式，即使是在狹窄電路布局中使用大柵極寬度晶體管的情況下， 也能減少切換時間延遲。圖8為一示圖，示出本發(fā)明的第五實施例，該實施例為一顯示器件 或傳感器。顯示器件或傳感器包括，位于顯示區(qū)域或檢測區(qū)域102中的 矩陣內的顯示元件或傳感元件；用于分別驅動顯示元件或傳感元件的 有源矩陣晶體管；外圍電路103;多層印刷電路板104，外部信號和電 源通過該電路板輸入或輸出；以及接線端子100。有源矩陣晶體管和外 圍電路103由形成在不同于半導體襯底的絕緣襯底或玻璃襯底101上的 薄膜晶體管構成。在圖8所示的布置方案中，例如圖4所示的布線切換 電路位于外圍電路區(qū)域105中。此電路用于在各供電電壓等等之間切換 的用途。參考圖9所示的放大圖，該電路的布局與圖5所示的布局相同， 且電極A32和B33延伸以連接到外接端子100，且電極a34和b35延伸以連 接到內部電路。圖10和11示出根據(jù)本發(fā)明的第六實施例的薄膜晶體管制造工藝。 構成外圍電路103的薄膜晶體管為多晶半導體110到113，通過進行激光 退火等實現(xiàn)在生長在玻璃襯底101上的非晶半導體106上多晶化過程， 從而形成該多晶半導體。以光蝕刻等方法形成晶體管10到13的島110到 113。島110到113可與多晶化過程同時形成或在其后形成。之后，形成 柵極絕緣膜(未示出)，并在柵極絕緣膜上形成柵極30、 31、 37、 38 和43，如圖11所示。在形成觸點孔之后，由第一金屬層形成源極和漏 極A32、 B33、 a34、 b35、以及A36。該觸點孔用于在多晶半導體島110 到113與第一層金屬電極之間建立電連接，也在互連線43與電極A32和 A36之間建立電連接。此實施例的特征在于，如圖10所示，在非晶半導體106的結晶過程 中，結晶過程的方向107和柵極寬度方向108彼此平行。在柵極長度方 向上彼此平行排布的多個晶體管可在此過程中同時結晶。即使在結晶 過程中發(fā)生溫度和熱傳導的變化，也能夠對排布的晶體管之間的性能 差異加以限制。以下將參考圖12說明一種用于自動形成上述各實施例的布局的布 局設計儀器，作為本發(fā)明的第七實施例。參考圖12，此實施例的布局設計儀器201由處理器202、內存203、 電路數(shù)據(jù)存儲器204、布局結果存儲器205、以及記錄介質206組成。內 存203包括搜索結果存儲部分211、抽選結果存儲部分212、確定寬度存 儲部分213、以及確定布局存儲部分214。處理器202包括搜索部分221、 抽選部分222、寬度確定部分223、布局確定部分224、以及輸出部分225。電路數(shù)據(jù)存儲器204為使用磁盤等的存儲裝置，用于存儲關于電路 的電路數(shù)據(jù)，該電路由多個晶體管構成且布局設計在其上進行。布局 結果存儲部分205為使用磁盤等的存儲裝置，用于存儲與設計出的布局 有關的信息。內存203由計算機的主內存構成，且處理器202由計算機的CPU構 成。記錄介質206為計算機可讀的記錄介質，例如磁盤或CD-ROM，布 局設計程序記錄在其上。構成處理器202的CPU讀取記錄在記錄介質206 上的布局設計程序，且該布局設計程序用于控制處理器202的工作，從 而在處理器202上實現(xiàn)搜索部分221、抽選部分222、寬度確定部分223、 布局確定部分224以及輸出部分225。
搜索部分221將電路數(shù)據(jù)從電路數(shù)據(jù)存儲器204輸入，并搜索至少 一組路徑，其中，對于一個晶體管路徑只通過一次。相同組中的路徑的組合能夠覆蓋電路數(shù)據(jù)所表示的電路網(wǎng)絡。搜索部分221將搜索結果 存儲在存儲部分211中。抽選部分222從存儲部分211輸入搜索結果，選出包含最少路徑數(shù) 的至少一組路徑，并將抽選結果記錄在存儲部分212中。寬度確定部分223從電路數(shù)據(jù)存儲部分204輸入電路數(shù)據(jù)，并輸入 來自存儲部分212的關于路徑數(shù)最少的路徑組中路徑數(shù)目的信息，計算 布局寬度，并將計算結果記錄在存儲部分213中。寬度確定部分223計 算布局寬度，其計算根據(jù)為，每個晶體管的源極與漏極的寬度；每個 晶體管的源極與漏極之間區(qū)域的寬度； 一些未結合成公共電極的相鄰 晶體管對的源極或漏極之間區(qū)域的寬度；在欲布局的電路中所包含的 晶體管的數(shù)目；以及路徑的數(shù)目。例如，如果每個晶體管的每個源極和漏極的寬度為W;源極與漏 極之間區(qū)域的寬度為L;未結合成公共電極的一些相鄰晶體管對的源極 或漏極之間區(qū)域的寬度為P;晶體管的數(shù)目為n;且路徑的數(shù)目為m，則 寬度確定部分223將通過以下表達式計算布局寬度布局寬度=W(n + m) + L(n + m - 1) - (L - P)(m - 1) ... (1)當在源極與漏極之間的區(qū)域內有柵極時，可將未結合成公共電極 的一些相鄰晶體管對的源極或漏極之間區(qū)域的寬度設置為符合掩膜規(guī) 定的最小距離。因此，通常能夠滿足P〈L。在采用方程(l)的情況下，假設所有的源極和漏極的寬度都彼此相 等。源極和漏極的寬度可以是不等的。例如，源極和漏極之中某一個 的寬度可以大于另一個的寬度。在這樣的情況下，可以通過考慮源極 和漏極寬度之間的差異來計算布局寬度。而且在源極與漏極之間的區(qū) 域寬度不等的情況下，或是在未結合成公共電極的一些相鄰晶體管對 的源極或漏極之間的區(qū)域寬度不等的情況下，可以通過考慮實際寬度 來計算布局寬度。更具體地說，如果Wi代表晶體管的源極和漏極的寬 度；Lj為源極和漏極之間區(qū)域的寬度；Pk為未結合成公共電極的一些相 鄰晶體管對的源極和漏極之間區(qū)域的寬度；n為晶體管的數(shù)目；且m為路徑的數(shù)目，則通過以下表達式獲得布局寬度<formula>formula see original document page 12</formula>Wi、 Lj和Pk的實際值可作為電路數(shù)據(jù)的一部分存儲在電路數(shù)據(jù)存 儲器204中。顯然，它們可以作為參數(shù)被分別指定。布局確定部分224從電路數(shù)據(jù)存儲器204輸入電路數(shù)據(jù)，并從存儲 部分213輸入關于布局寬度的信息，并生成關于布局的信息，在該布局 中，根據(jù)電路數(shù)據(jù)的晶體管的所有源極、漏極和柵極都處于具有依據(jù) 該信息的布局寬度的一小寬度區(qū)域中。在此實施例中，布局確定部分 224從存儲部分212輸入關于任意一組路徑的數(shù)據(jù)，并根據(jù)該組中的路徑將源/漏極與柵極交替排布，其排布順序為，該路徑所指定的通過晶 體管的順序，或者是與通路順序相反的順序。布局確定部分224還確定 每個連結等電位的若干源極或漏極的互連線的位置。而且，為了連接 到外部端子，布局確定部分224將源極和漏極延伸出由電路數(shù)據(jù)指定的 長度，作為連接到外部端子的電極。布局確定部分224將這樣確定的布 局信息記錄在存儲部分214中。輸出部分225從存儲部分214輸入布局信息，并將布局結果輸出到 布局結果存儲器205。輸出的布局信息不局限于輸出到布局結果存儲器 205。布局信息可以輸出到未示出的打印機或顯示器件。根據(jù)輸出到布局結果存儲器205的布局信息，制造半導體集成電
路。制造出的半導體集成電路的結構為根據(jù)電路數(shù)據(jù)的晶體管的所 有源極、漏極和柵極都處于一小寬度區(qū)域內，該區(qū)域的寬度由至少一 組路徑中具有最少路徑數(shù)的一組路徑的路徑數(shù)確定，該至少一組路徑 的形成方式為，路徑對于一個晶體管僅通過一次且一組中路徑的組合 能夠覆蓋電路數(shù)據(jù)所表示的電路網(wǎng)絡；晶體管的源極和漏極的寬度； 源極和漏極之間區(qū)域的寬度；未結合成公共電極的一些相鄰晶體管對 的各源極和各漏極之間區(qū)域的寬度；以及電路數(shù)據(jù)中晶體管的數(shù)目。圖13為根據(jù)本發(fā)明第八實施例的布局設計儀器的框圖。此實施例 的布局設計儀器301的結構不同于圖12所示的布局設計儀器201的結 構，不同之處在于，在處理器202中有互連線長度最短組確定部分226， 且在內存203中有確定設置存儲部分215。而且，布局設計儀器301的布 局確定部分224的功能部分不同于布局設計儀器201的布局確定部分 224的功能。記錄介質207為計算機可讀的記錄介質，例如磁盤或 CD-ROM，布局設計程序記錄在其上。構成處理器202的CPU讀取記錄 在記錄介質207上的布局設計程序，且該布局設計程序用于控制處理器 202的工作，從而在處理器202上實現(xiàn)搜索部分221、抽選部分222、寬 度確定部分223、布局確定部分224、輸出部分225以及互連線長度最短 組確定部分226?，F(xiàn)在將說明此實施例的布局設計儀器301的工作過程。每個搜索部分221、抽選部分222和寬度確定部分223執(zhí)行的操作都 與圖12所示的布局設計儀器201中對應分區(qū)所執(zhí)行操作相同?；ミB線長 度最短組確定部分226從電路數(shù)據(jù)存儲器204輸入電路數(shù)據(jù)，并從存儲 部分212輸入所有具有最短路徑數(shù)的路徑組的數(shù)據(jù)，并在提供的各組路 徑中確定出互連線總長最短的一組路徑，以便在電位相同的若干源 極或漏極之間建立相互連接；包含在該組中的多條路徑的順序；以及 該組中每條路徑的連接方向，并將確定的信息項目記錄在存儲部分215 中。布局確定部分224從電路數(shù)據(jù)存儲器204輸入電路數(shù)據(jù)，并從存儲
部分213輸入關于布局寬度的信息，并生成關于布局的信息，在該布局 中，根據(jù)電路數(shù)據(jù)的晶體管的所有源極、漏極和柵極都處于具有依據(jù) 該信息的布局寬度的一小寬度區(qū)域中。在此實施例中，布局確定部分224從存儲部分213輸入任一路徑組的數(shù)據(jù)、包含在該組中的多條路徑的順序、以及該組中包含的每條路徑的連接方向，并按照該組中的路 徑、該組中多條路徑的順序、以及該組中包含路徑的連接方向，將源/ 漏極和柵極交替排布。由布局確定部分224執(zhí)行的另一處理過程以及輸出部分225執(zhí)行的 處理過程都與圖12所示的布局設計儀器中相同。根據(jù)輸出到布局結果存儲器205的布局信息，制造半導體集成電 路。制造出的半導體集成電路的結構為根據(jù)電路數(shù)據(jù)的晶體管的所 有源極、漏極和柵極都處于一小寬度區(qū)域內，該區(qū)域的寬度由至少一 組路徑中具有最少路徑數(shù)的一組路徑的路徑數(shù)確定，該至少一組路徑 的形成方式為，路徑對于一個晶體管僅通過一次且一組中路徑的組合 能夠覆蓋電路數(shù)據(jù)所表示的電路網(wǎng)絡；晶體管的源極和漏極的寬度； 源極和漏極之間區(qū)域的寬度；未結合成公共電極的一些相鄰晶體管對 的源極和漏極之間區(qū)域的寬度；以及電路數(shù)據(jù)中晶體管的數(shù)目。在這 方面，此實施例的布局設計儀器301與圖12所示的布局設計儀器201相 同。但是，總的來說，比起圖12所示的布局設計儀器201來，此實施例 的布局設計儀器301減少了電路所占的面積。其原因在于，源/漏極與 柵極交替排布，其排布是根據(jù)互連線總長最短的路徑組，從而在具有 最少路徑數(shù)的路徑組中的相同電位的源極或漏極之間建立相互連接； 包含在該組中的多條路徑的順序；以及在該組中路徑的連接方向。以下將參考

本發(fā)明的布局設計儀器的一個實施例。下述 實施例對應于本發(fā)明的第八實施例。圖14為一流程圖，示出在此實施例的布局設計儀器中采用的布局確定算法的概要。圖15為一示圖，示出此實施例中布局設計儀器的系 統(tǒng)配置。在"電路數(shù)據(jù)輸入"(步驟A)中，從輸入設備/面板121、磁盤單元122或內部存儲器123處獲得關于要布局的電路的數(shù)據(jù)，g卩，關于電 路中各個連接的信息，并將其處理使之變成存儲在內部存儲器123中的 數(shù)組數(shù)據(jù)。在"自動連線"(步驟B)中，首先根據(jù)電路網(wǎng)絡形成一路徑(一 筆劃)，其中，源極或漏極連續(xù)串聯(lián)在一起，從而將電路寬度減到最 小，S卩，將未結合成任何公共電極的源極和漏極的數(shù)目減到最小。如 果不能在一條串聯(lián)路徑上通過所有的晶體管，則形成一個"路徑組"， 以便沿多條路徑通過所有晶體管。在如此的各組路徑中搜索至少一個 具有最少路徑數(shù)的"路徑組"。在"自動定位并互連"(步驟C)中，在上個步驟中確定的成組路 徑之間進行互連，以便形成所需電路，并進行搜索，搜索用于互連的 路徑總長最短的路徑組合以及各組的次序。在"連接到外部端子"(步驟D)中，要連接到外部端子上的源極 或漏極，除去重疊部分外，都延伸以連接到外部端子。在"電路布局輸出"(步驟E)中，晶體管的排布數(shù)據(jù)、互連數(shù)據(jù)以 及到外部端子的連線數(shù)據(jù)都以數(shù)組數(shù)據(jù)、圖表、或布局圖的形式記錄 在內部存儲器123或磁盤設備122中，并通過輸出裝置125輸出。在上述步驟中，通過總線126進行程序塊之間的數(shù)據(jù)交換，并且由 計算和控制部分124執(zhí)行搜索等處理并對每個程序塊進行控制。例如， 通過執(zhí)行存儲在磁盤設備122中的布局設計程序，計算和控制部分124 執(zhí)行搜索等處理，并對每個程序塊進行控制。以下將參考附圖，以電荷泵型升壓電路的布局設計為例，詳細說 明此實施例中布局設計儀器的工作過程。圖16示出由電容和電子開關構成的電荷泵型升壓電路的一個例子。此電路作為電源電路，將輸入的電源電壓VDD生成為例如2x、 3x 以及-2x的增高電壓。此升壓電路排布在圖8所示的外圍電路區(qū)域103內 的小寬度布局中，這樣做優(yōu)點在于，從外部只供給低電壓VDD作為電 源電壓，并因此，輸入接口能夠得以簡化?？墒褂蒙鲜?x、 3x和-2x增 高電壓作為高于VDD的供電電壓以及其他外圍電路需要的負電源電 壓，例如用于有源矩陣的柵極驅動電路和數(shù)據(jù)驅動電路所需要的負電 源電壓。對圖16所示的電路進行升壓操作的方式為，通過用柵極信號4)和 柵極信號的反信號來控制晶體管開關A到L，以改變連接到電容154、157 以及160的連接。當柵極信號4)為高電平時，晶體管A和D開啟，且電容 154以輸入電源電壓VDD 150充電。同時，晶體管F和E開啟，且電容157 以輸入電源電壓VDD 150充電。當柵極信號4)變?yōu)榈碗娖綍r，晶體管B 和C被開啟，以將電容154串聯(lián)到輸入電源上。從而將輸出端子151的電 位提升到2xVDD。同時，晶體管G和H開啟，以將電容157與輸入電源 150和電容154串聯(lián)。從而將輸出端子152的電位提升到3xVDD。另一方 面,當柵極信號4)為低電平時，晶體管I和L開啟，且電容160以輸出端子 的電位充電，即以2xVDD充電。當柵極信號4)再次變?yōu)楦唠娖綍r，晶 體管K和J開啟，從而將電容160的高電位側設為與接地點163相同的電 位。從而，在低電位側的電容160的電位，即，輸出端子153的電位， 被設為-2xVDD，與充電電壓的極性相反。電壓保持電容器(未示出)與 每個輸出端子151、 152和153相連，以保持升高后的電壓。如果上述升壓電路對負載提供大約lmA的電流，且如果柵極信號 的時鐘頻率為10kHz，變化幅度小于等于0.1V，則電壓保持電容所需的
電容約為lmA/(0.1Vxl0kHz): 1 u F。如果電容器具有這樣高的電容， 就有必要將電容器安裝在半導體集成電路之外。流過連結在輸入電源 150、輸出端子151、 152和153之間的任何布線導體、流過安裝在外部 的電容器154、 157和160、以及流過晶體管A到L的電流對應于輸出電流。 因此，將布線導體作為電源布線對待?，F(xiàn)在將說明根據(jù)圖14所示的布局確定算法確定圖16所示電路的布 局的過程。在電路數(shù)據(jù)輸入步驟(步驟A)中，進行如下所述的處理。首先， 將構成電路的節(jié)點(觸點)按字母a、 b、…、k的順序標記，而樹形結構 (在該情況下為晶體管)則標記為A、 B、…、L。然后，自動形成一 個二維映射表，其中，各行代表"目標節(jié)點"，各列代表連接到目標 節(jié)點的"連通節(jié)點"，且數(shù)組的內容為"連通樹"，從而使節(jié)點間的 連接關系反映出電路排布。而且，從二維映射表自動形成節(jié)點數(shù)組N(目 標節(jié)點、計數(shù))和樹數(shù)組T(目標節(jié)點、計數(shù))，節(jié)點數(shù)組N將目標節(jié)點 作為參數(shù)并將連通節(jié)點作為內容，樹數(shù)組T將目標節(jié)點作為參數(shù)并將連 通樹作為內容。每個計數(shù)表明連接到一個目標節(jié)點上的節(jié)點或樹的數(shù) 目。圖17示出關于圖16所示電路的二維映射表，連通節(jié)點數(shù)組以及連 通樹數(shù)組。從連接信息中識別出在圖16的電路圖中要從外部連接的節(jié)點，并 將其存儲在外部連通節(jié)點數(shù)組CONNECT中。如下所述的用于外部連接 的端子為輸入和輸出端子，而且是用于外部安裝的電容器的端子對。 總共十一個節(jié)點是從外部連接的節(jié)點a，其上加有輸入電壓VDD;節(jié) 點b和c，與電容器154的兩個末端相連；節(jié)點d， 2x的升高電壓通過該 節(jié)點輸出；節(jié)點f和g，與電容器157的兩個末端相連；節(jié)點h， 3x的升高 電壓通過該節(jié)點輸出；節(jié)點i和j,與電容器160的兩個末端相連；以及 節(jié)點k， -2x的升高電壓通過該節(jié)點輸出。圖18示出數(shù)組C0NNECT。
在自動連接步驟(步驟B)中，搜索一路徑(一筆劃)，其中在整個 電路網(wǎng)絡中晶體管都是連續(xù)串聯(lián)的。不可能一條路徑包括所有的樹(晶 體管)，結合其他的路徑以形成"路徑組"。對具有構成"路徑組" 的最少路徑數(shù)的"路徑組"進行搜索。關于第X條路徑(一筆劃)的數(shù)據(jù) 以節(jié)點名+樹名+節(jié)點名+ ...... +樹名+節(jié)點名的形式保留在字符數(shù)組buf(x， l)中。符號"+ "并不保留在數(shù)組中。在多條路徑y(tǒng)覆蓋電路網(wǎng) 絡的情況下，由多個路徑數(shù)據(jù)項buf(x，l)、 buf(x,2)、 、 buf(x，y)表示第x條"路徑組"。圖19示出有兩條路徑buf(x，1)、 buf(x， 2)的路徑組的 一個例子。對選出作為起始節(jié)點Nst的所有節(jié)點(a、 b、 c、……、k)進行路 徑搜索。在實際操作中，按照起始節(jié)點Nst^^、 b、 c、……、k的順序， 調用"單路徑搜索"子程序(S102)，如圖20的全路徑搜索流程圖所 示。對應于一個起始節(jié)點，可能存在多個"路徑組"。如果在"單路 徑搜索"子程序中發(fā)現(xiàn)新路徑，則設定一個附加標志。如果在單路徑 搜索結束時設定了附加標志，則從相同的起始節(jié)點再進行一次"單路 徑搜索"(S105)。如果沒有設定附加標志，則沒有將當前節(jié)點作為 起始節(jié)點的新"線路組"。在此情況下，將起始節(jié)點更新到下一節(jié)點， 并連續(xù)地進行其他的"單路徑搜索"(S104)。圖21示出該子程序的具體內容。在此子程序中，對一個從起始節(jié) 點Nst開始覆蓋了整個網(wǎng)絡的"線路組"進行搜索。在實際搜索中，參 照圖17所示的連通樹數(shù)組T和節(jié)點數(shù)組N，將buf(x，l)設為"Nst"，并 將"+T(Nst, 1)十N(Nst, l)"與buf(x,l)接在一起，"+T(Nst ， 1) +N(Nst, l)"代表與起始節(jié)點Nst相鏈接的樹和節(jié)點。之后，參照在當前路徑 buf(x，l)中鏈接到最終節(jié)點"N(Nst， l)"的樹和節(jié)點，并將"+T(N(Nst, 1)， 1)+N(N(Nst, 1)， l)"與buf (x, l)接在一起(S207)?？蓪@些操 作的重復形容為，將在當前路徑buf(x,y)中的鏈接到最終節(jié)點Nc的樹 T(Nc，z)和節(jié)點N(Nc,z)都接在當前路徑buf(x,y)的尾部。
如果在buf(x，y)中，欲串接的樹T(Nc，z)已經(jīng)從第x個路徑組buf(x，l) 中被選出(在S203中的"是")，或者如果串接結果buf(x,y)+T(Nc,z) 十N(Nc，z)已經(jīng)包含在了路徑buf(l,l)到buf(x,y)中(S204中的"是")， 則跳過串接過程以避免重疊，并給z加上l，從而對下個連通樹T(Nc ,z+l) 進行搜索(S205)。另一方面，在執(zhí)行串接過程的情況下，設定一個 附加標志(S206)。如果線路搜索無法繼續(xù)，即，與最終節(jié)點Nc鏈接 的樹T(Nc，z)已經(jīng)被選出，且T(Nc，z)為空(S202中的"是")，則終止 路徑buf(x，y)。如果所有的樹(A、 B、……、L)都包括在當前獲得的第x個"線路 組"buf(x，l)、……、buf(x、 y)中，S卩，當完成了對所有構成此"線路 組"中電路的樹的選擇時(S210中的"是")，就完成了此線路組。 如果有一些必要的樹還沒有被選出(S210中的"否")，則將新路徑 buf(x,y+l)加到此組線路上(S211到S213)。該"再搜索"并不從起始 節(jié)點Nst開始，而是從序列中的第一節(jié)點a開始。在自動布線步驟(步驟B)完成的時候，獲得了在一組中路徑的最 小數(shù)Nmin以及多個具有最小路徑數(shù)的"路徑組"(S107)。此時，即 確定了全電路寬度(布局寬度)。對電路寬度的計算可在此時或者在 此后進行。對電路寬度的計算方法已經(jīng)進行了說明，以下不再重復。在接下來的自動布局和互連步驟(步驟C)中，可進行互連，使得 每個具有最小路徑數(shù)的"路徑組"都形成所需的電路排布，并搜索互連布線長度總數(shù)最小的組合。圖23示出互連流程圖。路徑的最小數(shù)由變量Nmin代替，并獲得從 buf(X, 1)到buf(X,Nmin)中字符總數(shù)的平方值，且(Nmin-1)作為最小互連 布線總長度Lmin的初值(S301)。而且，將整數(shù)l， 2,…,Nmin中Nmin個 元素的排列都存儲在數(shù)組tbl中(S302)。數(shù)列tbl中的行數(shù)對應于Nmin！ 個排列，數(shù)列tbl中的列數(shù)對應于取出的Nmin個整數(shù)。圖22示出在Nmin
二2的情況下數(shù)組tbl的一個例子，以及Nmin-3的情況下的另一個例子。 在所有"路徑組"中搜索第X個"路徑組"buf(X， l)到buf(X，Nmin)， 其具有的路徑數(shù)等于Nmin，且進程進入一子程序(S303, S304)。圖24為根據(jù)步驟304中第X個"路徑組"的詳細互連流程圖。參考 此流程圖，在改變路徑排布順序時，根據(jù)具有最小路徑數(shù)的第X個"路 徑組"作出互連，該路徑組即，buf(X,l)，buf(X， 2)，…，buf(X，Nmin) (S401 到S406)。以Nmin!種方法作出上述Nmin個要排布的路徑的排歹ij，且任 意排列Cbuf(l),Cbuf(2)，…，Cbuf (Nmin)都是參考預先準備的排列數(shù)據(jù)tbl 而作出。圖24示出在Nmin = 2的情況下的buf(X， 1) 、 buf (X， 2) 、 Cbuf (1)、 和Cbuf (2)。在流程圖中，循環(huán)變量Q用于重復Nmin!且R用于將buf(X) 存儲在Nmin個Cbuf實例中。圖25示出步驟S406中過程的細節(jié)。在圖25所示的流程圖中，先前 步驟給出的"路徑組"Cbuf (l),Cbuf (2)， ...，Cbuf(Nmin)都與一個數(shù)據(jù)項 Rbuf串接。在串接Cbuf(l)，Cbuf (2)， ...,Cbuf(Nmin)時，可以按正方向設 定每條路徑Cbuf(J)，也可以按反方向設定每條路徑Cbuf(J)，且如果考 慮到了所有Nmin條路徑，則路徑的組合數(shù)為2的Nmin次方。循環(huán)變量I 用于重復2的Nmin次方，J用于通過串接Nmin個Cbuf的實例生成Rbuf， 且整型變量K用于鏈接到J并按照正向或反向生成每條路徑。圖26示出 Rbuf的一個例子，在Nmin = 2的情況下Cbuf(l)和Cbuf(2)與其串接。在 路徑之間插入符號"/"作為連接符。圖27示出步驟S508中過程的細節(jié)。參考圖27中的流程圖，在串接 路徑Rbuf之間進行互連，并計算總的互連布線長度(S601到S609)。 循環(huán)變量I和J用于根據(jù)Rbuf的字符數(shù)重復Rbuf。對每個互連的搜索以如 下方式進行在第(I+l)個字符中搜索與Rbuf的第I個字符相同的字符， 而且，如果找到第J個字符為相同字符，則將連線距離(J-I)作為互連 數(shù)據(jù)代入一維數(shù)組M(I)。對Rbuf的所有字符重復此過程。從而將用于形 成所需電路的連接數(shù)據(jù)存儲在數(shù)組M中。將數(shù)組M的內容加在一起以獲 得總的互連布線長度SUM。圖28示出根據(jù)圖26所示Rbuf的八個實例， 互連數(shù)據(jù)M以及總的互連布線長度SUM的一例。在下一步中，判斷Rbuf的每個實例的總互連布線長度SUM是否最 小(S610)。在說明此判斷過程之前，先對最終得到的結果加以說明。 最終結果由最短互連布線長度Lmin以及相應的路徑Lbuf和互連Mbuf表 示。用二維數(shù)組來存儲用于Lbu飾Mbuf的多個路徑數(shù)據(jù)項。第I條路徑 Lbuf(I)為一數(shù)組，將其表示為"節(jié)點+樹+節(jié)點+...+節(jié)點+/+節(jié)點+樹+ 節(jié)點+...+節(jié)點+樹+節(jié)點"的形式，其中包括所有構成電路的節(jié)點。此 數(shù)組表示每個晶體管的源極、漏極以及柵極的位置。對于第I條路徑， 用于第J個節(jié)點的互連數(shù)據(jù)存儲在互連數(shù)據(jù)Mbuf(I，J)中。即，表明了第J 個節(jié)點通過互連與第J+Mbuf(I，J)個節(jié)點相連。以下將說明比較總互連布線長度SUM和最小互連布線長度Lmin (S610到616)的步驟。如果SUM不大于Lmin，則意味著存在有其他具 有更短互連布線長度的路徑。如果存在這樣的值，則之前積累的所有 的最少連接路徑Lbuf都是無效的，且因此，Lbuf和Mbu0皮全部清空。 然后，將當前總數(shù)SUM設定為Lmin且將當前路徑Rbuf和互連數(shù)據(jù)M分 別替代為最少連接路徑Lbuf(l)和互連數(shù)據(jù)Mbuf(l)。如果SUM等于Lmin，則意味著當前路徑Rbuf具有與先前的連線連 接路徑Lbu纖目同的互連布線長度。因此，在此情況下，將Rbuf和M增加 為通往Lbuf和Mbuf的不同路徑。最后，通過所有的組合，獲得路徑Lbuf的CNT數(shù)和互連數(shù)據(jù)Mbuf 項，且總的互連布線長度為最小值Lmin。圖29示出連接到外部端子的步驟的詳細內容(步驟D)。參考圖29 的流程圖，外部連接dataNbuf由路徑Lbu娥得，互連數(shù)據(jù)Mbuf以及外部 連接節(jié)點數(shù)組如圖18所示。變量I用于從1重復到CNT， J用于從l重復到
路徑長度，K用于從l重復到外部連接節(jié)點數(shù)。外部連接數(shù)據(jù)Nbuf為二 維數(shù)組。如果第I條路徑Lbuf的第J個字符節(jié)點為外部連接節(jié)點，則將 Nbuf(I， J)設為l (真)。如果第I條路徑Lbuf的第J個字符節(jié)點不是外部 連接節(jié)點，貝i」Nbuf(1， J) = 0 (假)。在從外部連接數(shù)據(jù)CONNECT的頂 部字符開始檢査第I條路徑Lbuf(I)之前，需要避免具有相同電位而彼此 相連的節(jié)點重疊?？蓞⒖糓buf作出決定，是否第I條路徑的第J個字符 Lbuf(I, J)為互連狀態(tài)的節(jié)點。如果Mbuf為空，貝ULbuf(I， J)不是互連狀 態(tài)的節(jié)點。在此情況下，在其后即開始檢查CONNECT。如果Mbuf不為 空，貝'JLbuf(I， J)為互連狀態(tài)下的節(jié)點，且隨后出現(xiàn)等電位節(jié)點。因此， 在此情況下，將Nbuf(I， J)設為O。在檢査CONNECT時，如果在K從1循 環(huán)到外部連接節(jié)點數(shù)的過程中，Lbuf(I， J)等于CONNECT (K)，則Nbuf(I, J)為l。 Lbuf(I， J)除節(jié)點名以及連接符"/"之外還包括樹名。但是，在 這些項與CONNECT(K)之間沒有發(fā)生匹配。因此，跳過這些項。從l到 CNT重復上述步驟，以獲得與路徑Lbuf相應的外部連接數(shù)據(jù)Nbuf。根據(jù)上述自動布局形成算法的處理程序在圖16所示的電路上執(zhí) 行，以獲得Nmin二2且Lmin:24，如圖30所示。圖31示出一電路布局， 其中根據(jù)Lbuf(l)進行排布，根據(jù)Mbuf(l)進行互連且根據(jù)Nbuf(l)進行外 部連接。源極、漏極和柵極的排布以如下方式進行將第一層金屬電 極和柵極以h、 H、 g、 F、 a、 A、 b、 C、 d的順序交替排布在第一路徑 中，且對應于表示第一金屬電極之間間距的連接符"/"，提供根據(jù)掩膜 規(guī)定的最小間距。隨后，將第一金屬電極和柵極以a、 B、 c、…、J、 k 的順序交替放入第二路徑中。根據(jù)在Mbuf(l)中不為空的Mbuf(l， 5)、 Mbuf(l, 9)和Mbuf(1, 15)， 互連成功完成。首先，將對應于Lbuf(l)中第五字符的電極a以及對應于 Lbuf(l)中第(5 +Mbuf(l, 5))個字符的電極a，即第H^—個字符，延長一 個大于等于外部連接端子的一側上一個互連導體寬度的距離，并通過 觸點165和166與柵極層形成的互連導體164相連。之后，將對應于Lbuf(1) 中第九字符的電極d以及對應于Lbuf(l)中第(9 + Mbuf(l, 9))個字符的電
極d，即第十九個字符，延長一個大于等于外部連接端子的一側上兩個 互連導體寬度的距離，并通過觸點168和169與柵極層形成的互連導體 167相連。最后，將對應于Lbuf(l)中第十五個字符的電極e以及對應于 Lbuf(l)中第(15 + Mbuf(1， 15))個字符的電極e，即第二十三個字符，延 長一個大于等于外部連接端子的一側上三個互連導體寬度的距離，并 通過觸點171和172與柵極層形成的互連導體170相連。最后，在給要加到柵極電壓上的時鐘布局時，將對應于Nbuf(l， 1) 到Nbuf(l，27)中l(wèi)的電極Nbuf(l，X)延長，以連接到外部端子，從而完成 自動布局過程。在根據(jù)本發(fā)明第一方面的半導體集成電路中，晶體管位于多條電 源線的間隙內，從而形成一電路，其中，即使考慮到所有電源線的總 寬度以及晶體管的寬度，也能夠減小電路的總寬度，且能夠將該電路 置于一小寬度面積內。在根據(jù)本發(fā)明的第二方面的半導體集成電路中，當晶體管的電極 連線到外部連接端子時，無需增加電路寬度，從而能夠形成小寬度電 路。在根據(jù)本發(fā)明的第三方面的半導體集成電路中，即使電路結構很 復雜，也能將未連通的電源線連通，從而在不增大電路寬度的前提下 對布局復雜性加以限制。在根據(jù)本發(fā)明的第四方面的半導體集成電路中，相對所有晶體管 的布局面積，增大電源線的布局面積，以便在電源線中限制電壓降或 電能損耗的增加。在根據(jù)本發(fā)明的第五方面的半導體集成電路中，與柵極相比，柵 極信號線具有低阻抗和低電容特性，從而即使在置于小寬度區(qū)域內的 晶體管中，也能減少柵極信號的延遲時間。在根據(jù)本發(fā)明的第六方面的半導體集成電路中，能夠將小寬度薄 膜晶體管電路置于顯示屏周圍或顯示器件或傳感器的檢測區(qū)域中，從而能夠增大顯示屏或檢測區(qū)域。在根據(jù)本發(fā)明的第七方面的半導體集成電路制造方法中，排列在 一行中的晶體管能夠在薄膜晶體管制造過程的結晶步驟中同時結晶， 以減小不同晶體管之間的性能差異。在根據(jù)本發(fā)明的第八方面的電荷泵電路中，可以將小寬度電源電 路置于顯示屏或傳感器的檢測區(qū)域周圍，以增大顯示屏或檢測區(qū)域， 同時簡化輸入接口。本發(fā)明的第九或第十方面中的布局設計儀器，能夠自動形成能將 由多個晶體管構成的電路布置在小寬度區(qū)域內的布局。本發(fā)明的第十一方面中的布局設計儀器，能夠自動形成一布局， 比起柵極在布局中彼此均勻間隔、且通常用于排布彼此均勻間隔的多 個晶體管的布局方法，該布局能夠在寬度更小的區(qū)域內排布。本發(fā)明的第十二方面中的布局設計儀器，不一定保證獲得能夠在 小面積內排布的布局，但是能簡化可置于小寬度區(qū)域內的半導體集成 電路的布局設計過程。本發(fā)明的第十三方面中的布局設計儀器，能夠自動形成能將由多 個晶體管構成的電路布置在小寬度面積內的布局。本發(fā)明的第十四方面中的布局設計儀器，即使在所需電路較復雜 的情況下，也能夠限制布局復雜性的增加以及外部端子數(shù)的增加。
本發(fā)明的第十五方面中的布局設計儀器，能夠對這樣的半導體集 成電路自動布局即使在外部輸入/輸出端子集中在一側，使得設計自 由度較低的情況下，電路也能夠連接到外部輸入/輸出端子而不增大布 局寬度。本發(fā)明的第十六或第十七方面中的半導體集成電路能夠將由多個 晶體管構成的電路布置在小寬度區(qū)域內。本發(fā)明的第十八方面中的半導體集成電路，比起柵極在其中彼此 均勻間隔的普通半導體集成電路來，能夠在寬度更小的區(qū)域中布置電 路元件。本發(fā)明的第十九方面中的半導體集成電路，盡管不一定能保證在 小面積內布置電路元件，但是其能夠簡化布局設計過程。本發(fā)明的第二十方面中的半導體集成電路能夠將由多個晶體管構 成的電路布置在小寬度面積內。本發(fā)明的第二十一方面中的半導體集成電路，即使所需電路比較 復雜，也能夠限制布局復雜性的增加以及外部端子數(shù)的增加。本發(fā)明的第二十二方面中的半導體集成電路，即使在外部輸入/輸 出端子集中在一側，導致設計自由度較低的情況下，該半導體集成電 路也能夠連接到外部輸入/輸出端子同時又不增大布局寬度。
權利要求
1.一種半導體集成電路的布局設計方法，包括搜索步驟，用于搜索這樣形成的一組路徑通路對任何一個晶體管只通過一次且一組中路徑的組合能夠覆蓋電路數(shù)據(jù)所表示的整個電路網(wǎng)絡；抽選步驟，從所述搜索一組路徑的步驟發(fā)現(xiàn)的作為搜索結果的各組路徑中，選出具有最小路徑數(shù)的一組路徑；確定布局寬度的步驟，確定的依據(jù)為每個晶體管的源極和漏極的寬度、源極和漏極之間區(qū)域的寬度、未結合成公共電極的一些相鄰晶體管對的源極和漏極之間區(qū)域的寬度、晶體管的數(shù)目、以及由所述抽選一組路徑的步驟選出的路徑組中所包含的路徑數(shù)；形成關于布局的信息的步驟，其中，包括在所述電路中的晶體管的源極、漏極和柵極都位于小寬度區(qū)域內，該小寬度區(qū)域的寬度由所述確定布局寬度的步驟確定；以及輸出布局信息的步驟，該布局信息由所述形成關于布局的信息的步驟確定。
全文摘要
一種半導體集成電路的布局設計方法，包括搜索步驟，用于搜索一組路徑通路對任何一個晶體管只通過一次且一組中路徑的組合能夠覆蓋電路數(shù)據(jù)所表示的整個電路網(wǎng)絡；抽選步驟，從所述搜索一組路徑的步驟發(fā)現(xiàn)的作為搜索結果的各組路徑中，選出具有最小路徑數(shù)的一組路徑；確定布局寬度的步驟，確定的依據(jù)為每個晶體管的源極和漏極的寬度、源極和漏極之間區(qū)域的寬度、未結合成公共電極的一些相鄰晶體管對的源極和漏極之間區(qū)域的寬度、晶體管的數(shù)目、以及由所述抽選一組路徑的步驟選出的路徑組中所包含的路徑數(shù)；形成關于布局的信息的步驟，其中，包括在所述電路中的晶體管的源極、漏極和柵極都位于小寬度區(qū)域內，該小寬度區(qū)域的寬度由所述確定布局寬度的步驟確定；輸出布局信息的步驟，該布局信息由所述形成關于布局的信息的步驟確定。
文檔編號H01L27/04GK101158992SQ20071018121
公開日2008年4月9日 申請日期2003年9月11日 優(yōu)先權日2002年9月11日
發(fā)明者野中義弘 申請人:日本電氣株式會社