專利名稱：非易失性半導(dǎo)體存儲器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器件，尤其涉及對MONOS (Metal Oxide Nitride Oxide Semiconductor)型存儲單元的高可靠度、 高速動作有效的技術(shù)。
背景技術(shù)：
作為集成于LSI中的集成半導(dǎo)體存儲器之一有非易失性存儲器。 這種元件即使切斷LSI的電源也能保留存儲信息，其廣泛用于各種應(yīng) 用當(dāng)中，因此成為極為重要的元件。在非易失性存儲器中能夠利用各 種方法存儲信息，利用電子、空穴的電荷積蓄量來存儲信息的方式的 非易失性存儲器，眾所周知有在導(dǎo)電材料中積蓄電荷的所謂浮置柵極 型、和在絕緣材料中積蓄電荷的所謂MONOS型。MONOS型存儲單 元除了柵極絕緣膜的結(jié)構(gòu)以外為公知的MOS晶體管結(jié)構(gòu)，因此一般 公認(rèn)能夠與CMOS LSI工藝兼容性良好地形成存儲器。
并且，作為使用了 MONOS結(jié)構(gòu)的存儲單元的用途，已知用于例 如結(jié)構(gòu)為將NAND型閃存單元的浮置柵極替換為MONOS結(jié)構(gòu)的大 容量數(shù)據(jù)存儲(專利文獻(xiàn)1),另外還已知用于結(jié)構(gòu)為與由MONOS 結(jié)構(gòu)構(gòu)成的存儲柵極相鄰而配置有選擇柵極的可高速寫入或刪除的 混裝微機(jī)(專利文獻(xiàn)2)。前者結(jié)構(gòu)的各存儲單元由1個晶體管構(gòu)成， 因此能夠減d、存儲單元面積，后者結(jié)構(gòu)利用與存儲柵極相鄰的選擇柵 極能使用高能電子或空穴那樣的電荷，因此能夠?qū)崿F(xiàn)寫入或刪除的高 速動作。本發(fā)明尤其涉及上述混裝微機(jī)用的存儲單元的高可靠度和高 速動作。
作為混裝微機(jī)用的存儲單元的寫入、刪除動作，已知通過注入具 有不同符號的電荷代替注入、放出相同符號的電荷，來進(jìn)行存儲信息的改寫(專利文獻(xiàn)2)。
圖1示出專利文獻(xiàn)2記載的存儲單元的等效電路，圖2和圖3示 出元件剖視結(jié)構(gòu)。圖2是存儲單元的源極、漏極方向的剖視圖，圖3 是圖2的A-A，方向的剖視圖，是存儲柵極的延伸方向的剖視圖。 首先，對圖2進(jìn)行說明。在圖2中，存儲柵極00002的柵極絕緣膜的 一部分為電荷積蓄膜00004，例如為氮化硅膜。在電荷積蓄膜的上層 和下層配置有絕緣膜，例如使用氧化硅膜。這樣，成為由氧化硅膜夾 著氮化硅膜的所謂MONOS結(jié)構(gòu)。接著，對圖3進(jìn)行說明。在圖3的 剖視圖中，元件分離絕緣膜00006形成在半導(dǎo)體襯底00005上，防止 相鄰的存儲單元之間的電流干擾，將元件彼此分離。并且，存在元件 分離絕緣膜的區(qū)域成為元件分離區(qū)域。另外，元件分離絕緣膜之間成 為元件形成區(qū)域。即不存在元件分離絕緣膜的區(qū)域成為元件形成區(qū) 域。并且，從圖3可知，在現(xiàn)有結(jié)構(gòu)的存儲單元中，具有在元件分離 區(qū)域的元件分離絕緣膜上也存在作為電荷積蓄膜的氮化硅膜的結(jié)構(gòu)。
接著，對存儲單元的動作進(jìn)行說明。作為該存儲單元的基本動作， 能想到(l)寫入、(2)刪除、(3)保持、(4)讀出這四種狀態(tài)。 但是，這四種狀態(tài)的叫法作為代表使用，對于寫入和刪除也可以取為 相反的叫法。另外，動作操作也使用代表性的情況進(jìn)行說明，但也可 以考慮各種不同的操作法。這里，為了說明而對以n-MOS類型形成 的存儲單元進(jìn)行描述，但用p-MOS類型在原理上也能夠同樣地形 成。
(l)對寫入時進(jìn)行說明。寫入時，對存儲柵極側(cè)擴(kuò)散層00003 提供正電位，對選擇柵極側(cè)擴(kuò)散層00003提供與半導(dǎo)體襯底相同的接 地電位。通過對存儲柵極施加較高的柵極過驅(qū)動(overdrive)電壓， 使存儲柵極下的溝道成為導(dǎo)通狀態(tài)。此處，通過將選擇柵極00001的 電位取為比閾值高例如0.1 ~0.2V的值，成為導(dǎo)通狀態(tài)。此時，在2 個柵極的邊界附近產(chǎn)生最強(qiáng)的電場，因此產(chǎn)生很多熱電子，向存儲柵 極側(cè)注入。這種現(xiàn)象已知源側(cè)熱電子注入(Source Side Injection: SSI)。 作為這種寫入方式中的熱電子注入的優(yōu)點在于，電場集中在選擇柵極
和存儲柵極邊界附近，因此在存儲柵極的選擇柵極側(cè)端部集中地進(jìn)行 注入。另外，如浮置柵極型那樣，電荷積蓄膜不是導(dǎo)電膜而是絕緣膜， 所以被注入的電子不會在絕緣膜中自由移動，因此電子被保持在極狹 小的區(qū)域內(nèi)。
(2) 對刪除時進(jìn)行說明。刪除時，通過對存儲柵極提供負(fù)電位、 對存儲柵極側(cè)擴(kuò)散層提供正電位，在擴(kuò)散層端部的存儲柵極和擴(kuò)散層
重疊的區(qū)域發(fā)生強(qiáng)反轉(zhuǎn)，由此能夠引起帶間隧穿(Band to Band Tunneling: BTBT)現(xiàn)象，生成空穴。在該存儲單元中，產(chǎn)生的空穴 ;故向溝道方向加速，被存儲柵極的偏壓吸引而^皮注入到0N0膜中， 從而進(jìn)行刪除動作。即能夠利用被注入的空穴的電荷降低因電子的電 荷而上升的存儲柵極的閾值。
(3) 對保持時進(jìn)行說明。電荷保持時，電荷作為被注入到作為 絕緣膜的ONO膜中的載流子被保持。因為絕緣膜中的載流子移動極 少并且慢，因此即使不對電極施加電壓，也能良好地進(jìn)行保持。
(4) 對讀出時進(jìn)行說明。讀出時，通過對選擇柵極側(cè)擴(kuò)散層提 供正電位、對選擇柵極提供正電位，由此使選擇柵極下的溝道成為導(dǎo) 通狀態(tài)。此處，通過提供能夠判別因?qū)懭?、刪除狀態(tài)而賦予的存儲柵 極的閾值差的適當(dāng)?shù)拇鎯艠O電位(即寫入狀態(tài)的閾值與刪除狀態(tài)的 閾值的中間電位)，能夠判別電流的導(dǎo)通和非導(dǎo)通，能夠利用電流量 讀出所保持的電荷信息。
專利文獻(xiàn)1:日本特開2002 - 28(M67號公才艮 專利文獻(xiàn)2:日本特開2006 - 49"7號公報

發(fā)明內(nèi)容
但是，在專利文獻(xiàn)2所記述的那樣的、在元件分離區(qū)域內(nèi)存在作 為電荷積蓄層的氮化硅膜的存儲單元陣列中，在今后進(jìn)行了微細(xì)化的 情況下，將產(chǎn)生以下那樣的問題。 (課題1 )
本申請的發(fā)明人新發(fā)現(xiàn)如下課題(圖55):在專利文獻(xiàn)2所記載
的存儲單元中，作為存儲器的寫入方式使用基于SSI的熱電子注入， 作為刪除方式使用基于BTBT的熱空穴注入，因此也會對原本應(yīng)注入 的元件形成區(qū)域內(nèi)的電荷積蓄膜以外的區(qū)域、即元件分離區(qū)域的元件 分離絕緣膜上的電荷積蓄膜注入電荷。這是因為熱電子具有半導(dǎo)體襯
運動能量的熱電子因存儲柵極和溝道區(qū)域之間的電場而被注入到電 荷積蓄膜。另外，該現(xiàn)象在使用了熱空穴的刪除動作等中也同樣會發(fā) 生。
(課題2 )
另外，會發(fā)生如下問題由于也在元件分離區(qū)域內(nèi)形成電荷積蓄 膜，因此在數(shù)據(jù)保持時，在元件形成區(qū)域內(nèi)的電荷積蓄膜內(nèi)所保持的 電子和空穴等的電荷經(jīng)由元件分離區(qū)域內(nèi)的電荷積蓄膜擴(kuò)散。由此， 由于來自不在存儲柵極正下方的元件分離區(qū)域內(nèi)的電荷積蓄膜中存 在的電荷的電場，GIDL ( Gate Induced Drain Leakage )增力口 ， 乂人而抗 誤寫入(干擾)性能惡化?；蛘撸渤蔀檎`讀出的原因。 (課題3 )
進(jìn)一步，在分離柵極型的MONOS型中，選擇柵極和存儲柵極相 鄰，因此相鄰的4冊極間的電容或各個電極的電阻直接關(guān)系到動作延 遲。并且，在元件分離區(qū)域內(nèi)，當(dāng)在存儲柵極正下方配置有作為電荷 保持膜的氮化硅時，氮化硅膜的介電常數(shù)高于氧化硅膜，因此與配置 有相同膜厚的氧化硅膜的情況相比，電極間的電容較大，將成為阻礙 存儲器動作速度高速化的主要因素。這是由于由存儲柵極和選擇柵極 構(gòu)成的電容器的電容是相對的面的電容與由下表面和上表面構(gòu)成的 電容的并聯(lián)電容的和，因此要求也減少由存儲柵極的下表面?zhèn)刃纬傻?電容。
(課題4 )
另外，如課題3所述的那樣，存儲柵極的電容也取決于由相對面 形成的電容。并且，在現(xiàn)有的存儲單元中，在元件分離區(qū)域內(nèi)相對的 面相對于水平方向幾乎重疊，所以存儲柵極和選擇柵極的電極間的電
容變大。今后，需要用于使電容降低并高速動作的新型存儲器陣列結(jié) 構(gòu)。
(課題5 )
此外，在將存儲單元形成為多值結(jié)構(gòu)的情況下，與2值存儲器相 比通常各存儲單元閾值分布間的間隔變窄，因此抗誤寫入性能的惡化 在存儲單元的多值化時成為重要課題。 (課題6 )
另外，處理工序減少與掩模片數(shù)量等的減少有關(guān)，因此如何減少 掩模片數(shù)量來制造性能大致相同的元件也成為重要的課題。
這里，關(guān)于NAND型單元中的上述課題2的電荷擴(kuò)散引起的存儲 器特性惡化，例如在專利文獻(xiàn)l中公開了其改善方法。
但是，在NAND型單元中，上述課題l未公開。這是由于在廣泛 用于NAND型單元的F-N寫入、刪除方式中，與SSI寫入、BTBT 刪除方式相比，在電荷注入時不會擴(kuò)散注入到元件分離區(qū)域上的電荷 積蓄層。因此，課題l成為采用SSI寫入方式那樣的熱電子注入方式 或熱空穴注入方式的存儲單元固有的課題。
另外，在專利文獻(xiàn)1的NAND型單元中，因為不是分離柵極型， 所以涉及動作的高速化的技術(shù)未被公開。
進(jìn)一步，在專利文獻(xiàn)2的分離柵極型的存儲單元中，埋入元件分 離絕緣膜后，形成選擇柵極，對其選擇柵極自對準(zhǔn)地形成ONO膜， 因此電荷積蓄膜也殘留在元件分離區(qū)域，難以僅除去元件分離區(qū)域的 電荷積蓄膜。
本發(fā)明的目的在于提供一種能夠使非易失性半導(dǎo)體存儲器件的
可靠度提高的技術(shù)。
另外，本發(fā)明的另一目的在于提供一種能夠使非易失性半導(dǎo)體存 儲器件的動作速度提高的技術(shù)。
本發(fā)明的上述以及其它目的和新特征根據(jù)本說明書的記述和附 圖來明確。
以下簡單說明在本申請公開的發(fā)明中的有代表性的內(nèi)容的概要。
包括多個元件分離區(qū)域，形成在半導(dǎo)體襯底上，沿第一方向延 伸；元件形成區(qū)域，形成在上述多個元件分離區(qū)域之間； 一對半導(dǎo)體 區(qū)域，形成在元件形成區(qū)域內(nèi)，成為源區(qū)和漏區(qū)；第一柵極電極，沿 與第一方向交叉的第二方向延伸；第二柵極電極，沿第二方向延伸； 電荷積蓄膜，形成在半導(dǎo)體襯底與第一柵極電極之間，其中，第一柵 極電極與上述第二柵極電極，在第一方向上相鄰，第一柵極電極與第 二柵極電極形成在一對半導(dǎo)體區(qū)域之間，電荷積蓄膜僅形成在元件形 成區(qū)域與第 一柵極交叉的區(qū)域，通過對電荷積蓄膜注入熱電子或熱空 穴，進(jìn)行信息的寫入或刪除。
由于通過注入熱電子或熱空穴，即使進(jìn)行了信息的寫入或刪除， 由于在元件分離區(qū)域內(nèi)不存在電荷積蓄膜，所以元件分離區(qū)域內(nèi)的電 荷不會駐留，能夠抑制因駐留引起的各種弊端。另外，在元件分離區(qū) 域內(nèi)不存在電荷積蓄膜，因此能夠抑制從元件形成區(qū)域內(nèi)的電荷積蓄 膜向元件分離區(qū)域內(nèi)的電荷擴(kuò)散。此外，在元件分離區(qū)域內(nèi)的存儲柵 極電極的正下方作為電荷積蓄膜的代表性材料的、且介電常數(shù)高于氧 化硅的氮化硅膜不存在，因此能夠降低存儲柵才及電極和選擇柵極電極 間的電容。由此，能夠?qū)崿F(xiàn)高可靠度和高速動作。
另外，作為發(fā)明的其它方式，包括多個元件分離區(qū)域，形成在 半導(dǎo)體襯底上，沿第一方向延伸；元件形成區(qū)域，形成在多個元件分 離區(qū)域之間； 一對半導(dǎo)體區(qū)域，形成在元件形成區(qū)域內(nèi)，成為源區(qū)和 漏區(qū)；第一柵極電極，沿與第一方向交叉的第二方向延伸；第二柵極 電極，沿第二方向延伸；電荷積蓄膜，形成在半導(dǎo)體襯底與第一柵極 電極之間，其中，第一柵極電極與第二柵極電極，在第一方向上相鄰， 第 一柵極電極與第二柵極電極形成在一對半導(dǎo)體區(qū)域之間，電荷積蓄 區(qū)域僅形成在元件形成區(qū)域和第一柵極電極交叉的區(qū)域，元件分離區(qū) 域內(nèi)的第 一 柵極電極的底面的位置位于比元件分離區(qū)域內(nèi)的第二柵 極電極的底面的位置高的位置。
因為電荷積蓄膜僅形成在元件形成區(qū)域和第 一 柵極電極的交叉 區(qū)域，在第一柵極電極和第二柵極電極的電容降低效果的基礎(chǔ)上，元
件分離區(qū)域內(nèi)的第一柵極電極的底面位置位于比元件分離區(qū)域內(nèi)的 第二柵極電極的底面位置高的位置，因此能夠減小元件分離區(qū)域內(nèi)的 第一柵極電極和第二柵極電極的相對面的重疊面積，或者能夠消除重 疊，進(jìn)而能夠?qū)嵸|(zhì)性地降低電極間的電容。由此，能夠進(jìn)行高速動作。
另外，作為本發(fā)明的其它方式，包括如下步驟在半導(dǎo)體襯底上 形成包括電荷積蓄膜的第一柵極絕緣膜的步驟；在第一柵極絕緣膜上 形成第 一導(dǎo)電性材料膜的步驟；除去由沿第 一方向延伸的多個成為元 件分離區(qū)域的區(qū)域內(nèi)的第 一導(dǎo)電性材料膜的步驟；至少以第 一導(dǎo)電性 材料膜的圖案為掩模，將已除去了第 一導(dǎo)電性材料膜的區(qū)域內(nèi)的電荷 積蓄膜除去的步驟；通過蝕刻已除去了第 一導(dǎo)電性材料膜的區(qū)域內(nèi)的 半導(dǎo)體襯底的表面，形成成為元件分離區(qū)域的溝的步驟；在溝內(nèi)埋入 元件分離絕緣膜的步驟；在元件分離絕緣膜和第一導(dǎo)電性材料膜之上 形成第二導(dǎo)電性材料膜的步驟；加工第二導(dǎo)電性材料膜、第一導(dǎo)電性 材料膜、以及第一柵極絕緣膜以成為沿與第一方向交叉的第二方向延 伸的圖案的步驟；在第一導(dǎo)電性材料膜的側(cè)壁形成絕緣膜的步驟；在 半導(dǎo)體襯底上隔著第 一絕緣膜形成第三導(dǎo)電性材料膜的步驟；加工第 三導(dǎo)電性材料膜以成為沿第二方向延伸的圖案的步驟；以夾著第一導(dǎo) 電性材料膜、第二導(dǎo)電性材料膜、以及第三導(dǎo)電性材料膜的方式形成 一對半導(dǎo)體區(qū)域的步驟。
因為將成為存儲柵極電極的第 一導(dǎo)電性材料膜取為掩模，除去電 荷積蓄膜，蝕刻加工元件分離區(qū)域內(nèi)的半導(dǎo)體襯底的表面，因此不會 在元件分離區(qū)域內(nèi)殘留電荷積蓄膜，能夠僅在元件形成區(qū)域內(nèi)殘留電 荷積蓄膜。也就是，能夠自對準(zhǔn)地在元件形成區(qū)域內(nèi)殘留電荷積蓄膜。 此外，不僅是存儲單元陣列區(qū)域內(nèi)，在外圍電路區(qū)域的晶體管內(nèi)也需 要元件分離區(qū)域，因此與存儲單元陣列區(qū)域內(nèi)的工序同時地形成用于 形成該晶體管的元件分離絕緣膜的溝，由此能夠謀求處理工序的簡 化，削減成本。
以下簡單說明由本申請公開的發(fā)明中的代表性內(nèi)容得到的效果。
根據(jù)本申請公開的發(fā)明，能夠?qū)崿F(xiàn)非易失性半導(dǎo)體存儲器件尤其
是MONOS型存儲單元的高可靠度和高速動作。


圖1是表示現(xiàn)有的非易失性半導(dǎo)體存儲器件的存儲單元的電路圖。
圖2是表示現(xiàn)有的非易失性半導(dǎo)體存儲器件的存儲單元的剖視圖。
圖3是沿圖2的A-A，線的剖視圖。
圖4表示作為本發(fā)明實施方式1的非易失性半導(dǎo)體集成存儲器件 的存儲單元區(qū)域的要部俯視圖。
圖5是沿圖4的A-A，線的剖視圖。 圖6是沿圖4的B-B，線的剖視圖。 圖7是沿圖4的C-C，線的剖視圖。
圖8是表示作為本發(fā)明的實施方式1的非易失性半導(dǎo)體集成器件 的外圍電路區(qū)域的要部俯視圖。
圖9是是沿圖8的D-D，線的剖視圖。
圖10是表示包括作為本發(fā)明實施方式1的非易失性半導(dǎo)體集成 存儲器件的存儲單元和外圍電路的區(qū)域的制造方法的剖視圖。
圖ll是表示接著圖IO的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖12是表示接著圖11的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖13是表示接著圖12的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖14是表示接著圖13的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖15是表示接著圖14的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖16是表示接著圖15的非易失性半導(dǎo)體集成存儲器件的制造方法的剖視圖。
圖17是表示接著圖16的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖18是表示接著圖17的非易失性半導(dǎo)體集成存儲器件的制造方法的剖視圖。
圖19是表示接著圖18的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖20是表示接著圖19的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖21是表示接著圖20的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖22是表示接著圖21的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖23是表示接著圖22的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖24是表示接著圖23的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖25是表示接著圖24的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖26是表示接著圖25的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖27是將本發(fā)明實施方式1、 3的選擇晶體管和存儲晶體管間的 電容與對比技術(shù)相比較來表示的圖。
圖28是將本發(fā)明實施方式1的抗誤寫入性能與對比技術(shù)相比較 來表示的圖。
圖29是表示包括作為本發(fā)明實施方式2的非易失性半導(dǎo)體集成 存儲器件的存儲單元和外圍電路的區(qū)域的要部剖視圖。
圖30是表示作為本發(fā)明實施方式3的非易失性半導(dǎo)體集成存儲 器件的存儲單元區(qū)域的要部俯視圖。
圖31是沿圖30的A-A，線的剖視圖。 圖32是沿圖30的B-B，線的剖視圖。 圖33是沿圖30的C-C，線的剖視圖。
圖34是表示作為本發(fā)明實施方式3的非易失性半導(dǎo)體集成存儲 器件的外圍電路區(qū)域的要部俯視圖。
圖35是沿圖34的D-D，線的剖視圖。
圖36是表示作為本發(fā)明實施方式3的非易失性半導(dǎo)體集成存儲 器件的包括存儲單元和外圍電路的區(qū)域的制造方法的剖視圖。
圖37是表示接著圖36的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖38是表示接著圖37的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖39是表示接著圖38的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖40是表示接著圖39的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖41是表示接著圖40的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖42是表示作為本發(fā)明實施方式4的非易失性半導(dǎo)體集成存儲 器件的包括存儲單元和外圍電路的區(qū)域的要部剖視圖。
圖43是表示作為本發(fā)明實施方式5的非易失性半導(dǎo)體集成存儲 器件的包括存儲單元和外圍電路的區(qū)域的要部剖視圖。
圖44是表示作為本發(fā)明實施方式5的非易失性半導(dǎo)體集成存儲 器件的存儲單元的要部剖視圖。
圖45是表示作為本發(fā)明實施方式6的非易失性半導(dǎo)體集成存儲 器件的存儲單元的要部剖視圖。
圖46是表示作為本發(fā)明實施方式6的非易失性半導(dǎo)體集成存儲 器件的包括存儲單元和外圍電路的區(qū)域的制造方式的剖視圖。
圖47是表示接著圖46的非易失性半導(dǎo)體集成存儲器件的制造方
法的剖視圖。
圖48是表示接著圖47的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖49是表示接著圖48的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖50是表示接著圖49的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖51是表示接著圖50的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖52是表示接著圖51的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖53是表示接著圖52的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖54是表示接著圖53的非易失性半導(dǎo)體集成存儲器件的制造方 法的剖視圖。
圖55是用于說明本申請的發(fā)明的課題的俯視圖。
具體實施例方式
以下，根據(jù)附圖詳細(xì)說明本發(fā)明的實施方式。在用于說明實施方 式的全部附圖中，對相同的部件原則上標(biāo)記相同的標(biāo)號。 [實施方式1]
圖4是示出實施方式1的非易失性半導(dǎo)體存儲器件的存儲單元區(qū) 域的一個例子的半導(dǎo)體襯底的一部分的俯視圖。在硅村底(半導(dǎo)體襯 底)000的表面沿橫向延伸的元件分離區(qū)域內(nèi)形成有沿橫向延伸的元 件分離絕緣膜009,防止在縱向相鄰的存儲單元間的電流干擾。另外， 其以外的區(qū)域為元件形成區(qū)域，形成有存儲單元、源極線以及位線。 并且，在其上存儲晶體管的柵極電極010 (以下，稱為存儲柵才及或存 儲柵極電極)在縱方向延伸，選擇晶體管的柵極電極016 (以下稱為 選擇柵極或選擇柵極電極)以與存儲晶體管的柵極電極010相鄰的方
式在縱方向延伸。并且，在元件形成區(qū)域和存儲柵極010交叉的區(qū)域 形成有存儲柵極010控制的溝道區(qū)域，在元件形成區(qū)域和選擇柵極電 極016交叉的區(qū)域形成有選擇柵極電極016控制的溝道區(qū)域。其它區(qū) 域為源極區(qū)域或漏極區(qū)域，形成有作為連接各存儲單元的布線發(fā)揮作 用的雜質(zhì)區(qū)域。根據(jù)這樣的結(jié)構(gòu)可知，在圖4中存在著4個存儲單元。 另外，在左右上下方向存在多個這樣的結(jié)構(gòu)的存儲單元，構(gòu)成1個存 儲單元陣列。
圖5、圖6、圖7分別是沿圖4中的A-A，線、B-B，線、以 及C-C，線的半導(dǎo)體襯底的剖視圖。圖5是存儲柵極電極010的縱 方向的剖視圖，對圖5進(jìn)行說明。在硅襯底OOO上形成有元件分離絕 緣膜009。并且，在元件分離絕緣膜009之間及其上形成有存儲柵極 電極OIO,存儲柵極電極OIO由存儲柵極電極010延伸的方向的存儲 單元共用。另外，在存儲柵極電極010和硅襯底000的表面之間形成 有存儲晶體管的柵極絕緣膜(絕緣膜003、電荷積蓄膜004、以及絕 緣膜005 )。其柵極絕緣膜的一部分由電荷積蓄膜004構(gòu)成，例如為 氮化硅膜。并且，夾著該電荷積蓄膜004形成絕緣膜003、 OO5。絕緣 膜003、 005例如為氧化硅膜。根據(jù)這樣的結(jié)構(gòu)，在電荷積蓄膜004 中積蓄電子，并且防止向存儲柵極010側(cè)或硅襯底000側(cè)流出電子。 作為本申請的發(fā)明的特征之一，列舉了在形成于元件分離區(qū)域內(nèi)的元 件分離絕緣膜009上沒有形成電荷積蓄膜004的情況。換言之，僅在 存儲柵極電極010延伸的區(qū)域和元件形成區(qū)域交叉的區(qū)域形成有電荷 積蓄膜004。這樣，如上所述，能夠有效地防止本來不需要的電荷被 注入或移動到元件分離區(qū)域而引起的問題。
接著，對圖6進(jìn)行說明。圖6是與存儲柵極電極010和選擇柵極
電極016延伸的方向垂直的方向的元件形成區(qū)域內(nèi)的剖視圖，是1個 存儲單元的剖視圖。在本申請的發(fā)明中，并不是一定限定為垂直方向， 只要是與選擇柵極電極016延伸的方向相交的方向即可。選擇晶體管 和存儲晶體管隔著在彼此的柵極電極010、 016之間形成的絕緣膜彼 此相鄰。并且，形成為一組雜質(zhì)區(qū)域以夾著存儲柵極電極010和選擇柵極電極06,構(gòu)成了存儲單元的源極電極或漏極電極。另外，如用
圖5說明的那樣，在存儲柵極電極010的柵極絕緣膜配置有電荷積蓄 膜004。雖然要由后述的工序流程來明確，但在選擇柵極電極016和 硅襯底000的表面之間沒有形成電荷積蓄膜004。
接著，對圖7進(jìn)行說明。圖7是與選擇柵極電極016延伸的方向 垂直的方向的元件分離區(qū)域內(nèi)的剖視圖。存儲柵極電極010正下方的 元件分離絕緣膜009為凸型。這是由于，在形成元件分離絕緣膜009 時，埋入絕緣膜直至硅襯底OOO表面的上方，蝕刻形成有存儲柵極電 極010的區(qū)域以外的元件分離絕緣膜009。并且，在圖7中，僅呈現(xiàn) 用于結(jié)束存儲柵極電極OIO中的各個存儲柵極電極010的導(dǎo)電膜。并 且，可知與用圖5所說明的相同，在元件分離絕緣膜009上沒有形成 電荷積蓄膜004。
接著，對圖8和圖9進(jìn)行說明。圖8是表示該器件的配置在存儲 單元陣列的周邊的外圍電路區(qū)域的一個例子的俯視圖，圖9是沿D-D，線的剖視圖。
首先，對圖8進(jìn)行說明。在俯視圖中，省略覆層(cap)絕緣膜和 接觸插塞等結(jié)構(gòu)。在外圍電路區(qū)域配置有各種電路，那些電路由多個 晶體管構(gòu)成。在圖8中，僅示出l個晶體管。晶體管形成在元件形成 區(qū)域，該元件形成區(qū)域被形成有元件分離絕緣膜009的元件分離區(qū)域 所包圍。并且，晶體管的柵極電極010是殘留成為元件形成區(qū)域的源 極電極和漏極電極的區(qū)域并橫跨元件形成區(qū)域和元件分離區(qū)域而形 成的。
接著，對圖9進(jìn)行說明。圖9是溝道寬度方向的剖視圖。硅襯底 OOO和存儲柵極電極OIO隔著柵極絕緣膜OOI對置。并且，元件分離 絕緣膜009間的寬度相當(dāng)于溝道寬度。并且，存儲柵極電極010重疊 在元件分離絕緣膜009上形成。 一般來說，在圖9中省略了用于元件 分離絕緣膜009上的存儲柵極電極010和布線層電連接的區(qū)域。并且， 在柵極絕緣膜OOl上形成有為了圖形化存儲柵極電極OIO而設(shè)置的作 為覆層絕緣膜發(fā)揮作用的氮化硅膜011。另外，在元件分離絕緣膜009
上的存儲柵極電極010的兩側(cè)壁上形成有例如由氧化硅膜等絕緣膜
014形成的側(cè)壁絕緣膜。
圖10~圖26是表示本發(fā)明實施方式1的非易失性半導(dǎo)體存儲器 件的半導(dǎo)體襯底的一部分剖視圖。在表示制造方法的附圖中，分為存 儲單元區(qū)域、外圍電路區(qū)域進(jìn)行記載。圖中A-A，到D-D，對應(yīng) 于圖4和圖8的A-A，線到D-D，線。即圖中的A-A，到C - C， 相當(dāng)于存儲單元區(qū)域的剖視圖，D-D，相當(dāng)于為外圍電路區(qū)域的剖 視圖(圖10)。
首先，在硅襯底OOO上形成了 p型和n型阱后，用熱氧化法在硅 襯底OOO上形成成為外圍電路區(qū)域的MOS晶體管的柵極絕緣膜的氧 化石圭膜OOl，然后，由CVD (Chemical Vapor Deposition)法淀積成 為外圍MOS晶體管的柵極電極的多晶硅膜002 (圖11 )。這里，利 用光刻和干法蝕刻技術(shù)，氧化硅膜001也能夠形成多種程度的氧化膜 厚度。
接著，利用光刻和干法蝕刻技術(shù)除去存儲單元區(qū)域的多晶硅膜 002和氧化硅膜001，進(jìn)行存儲單元的闊值調(diào)整用的離子注入。按照 該工序，僅在外圍電路區(qū)域殘留多晶硅膜002 (圖12)。然后，利用 熱氧化法在硅襯底000表面形成氧化硅膜003后，淀積成為電荷積蓄 膜的氮化硅膜004，對該氮化硅膜004進(jìn)行熱氧化，形成氧化硅膜005。 此時，氧化硅膜005不限于氮化硅膜004的熱氧化，也能夠通過利用 CVD法淀積氧化硅膜來形成。由此，在存儲單元區(qū)域的硅襯底000 表面上形成氧化硅膜003、氮化硅膜004以及氧化硅膜005的層疊膜， 即所謂的ONO膜。另一方面，在外圍電路區(qū)域中，多晶硅膜002沒 有被除去，因此在多晶硅膜002上形成有ONO膜。在本實施方式1 中，以氧化硅膜003的膜厚為5nm、氮化硅膜O(M的膜厚為8nm、氧 化硅膜005的膜厚為5nm的方式形成了 ONO膜。然后，依次淀積成 為存儲柵極電極的多晶硅膜006和氮化硅膜007 (圖13 )。此時，如 果從存儲單元區(qū)域的硅襯底000的表面到氮化硅膜007的上表面的高 度與從外圍電路區(qū)域內(nèi)的MOS晶體管形成區(qū)域的硅襯底000表面到
成為MOS晶體管的柵極電極的多晶硅膜002上的氧化硅膜/氮化硅膜 /氧化硅膜的高度大致相等，則能夠使存儲單元區(qū)域內(nèi)的氮化硅膜007 和外圍電路區(qū)域內(nèi)的氮化硅膜004作為蝕刻阻止層發(fā)揮作用，因此在 后續(xù)的CMP ( Chemical Mechanical Polishing )時,晶片面內(nèi)的平坦性提高。
接著，利用光刻和干法蝕刻技術(shù)除去外圍電路區(qū)域的氮化硅膜 007和多晶硅膜006后(圖14 )，使用例如光致抗蝕劑008那樣的有 機(jī)材料，為了成為元件形成區(qū)域的區(qū)域在后續(xù)的工序中不被蝕刻，保 留該區(qū)域的光致抗蝕劑008進(jìn)行圖形化(圖15)。
然后，例如對氮化^i膜007進(jìn)行蝕刻使其成為用光致抗蝕劑008 形成的圖案，除去光致抗蝕劑008后，將氮化硅膜007取為掩模，在 存儲單元區(qū)域中，蝕刻多晶硅膜006、 ONO膜(氧化硅膜003、氮化 硅膜004、氧化硅膜005 )，對成為元件分離區(qū)域的區(qū)域進(jìn)行蝕刻直 到從硅襯底000的表面削減300nm左右。氮化硅膜007和氮化硅膜 004的材料相同，但氮化硅膜007與氮化硅膜004相比，膜厚相對較 厚，因此在蝕刻氮化硅膜004時，即使稍微削減氮化硅膜007也不成 問題。另一方面，在外圍電路區(qū)域內(nèi)，將ONO膜的氮化硅膜004取 為掩模，蝕刻多晶硅膜002、柵極絕緣膜OOl、硅襯底OOO表面。也 可以僅以光致抗蝕劑008為掩模，蝕刻至存儲單元區(qū)域和外圍電路區(qū)
域的硅襯底o(hù)oo表面。由此，硅襯底o(hù)oo表面未#:蝕刻的區(qū)域成為元
件形成區(qū)域。接著，淀積成為元件分離絕緣膜的氧化硅膜009，然后 利用CMP法將存儲單元區(qū)域的氮化硅膜007和外圍電路區(qū)域的氮化 硅膜004用作蝕刻阻止層進(jìn)行平坦化。由此，形成有氧化硅膜009的 區(qū)域成為元件分離區(qū)域(圖16)。
通過這樣的工序，僅在存儲單元區(qū)域內(nèi)的元件形成區(qū)域自對準(zhǔn)地 形成成為電荷積蓄膜的氮化硅膜004，而在成為存儲單元區(qū)域內(nèi)的元 件分離區(qū)域的區(qū)域沒有形成成為電荷積蓄膜的氮化硅膜004。另外， 在外圍電路區(qū)域內(nèi)也形成元件形成區(qū)域和元件分離區(qū)域。此時，保留 著元件分離絕緣膜使得元件分離絕緣膜的上表面位于多晶硅膜006的
上表面的上方。
然后，利用濕法蝕刻除去氮化硅膜007和外圍電路區(qū)域內(nèi)的氮化 硅膜004后，淀積用于結(jié)束存儲柵極的多晶硅膜010,進(jìn)一步，依次 淀積氮化硅膜011、氧化硅膜012。利用該多晶硅膜010即使在后續(xù) 的工序中進(jìn)行存儲柵極電極的圖形化，各存儲單元的存儲柵極電極也 能夠電連接。另外，在外圍電路區(qū)域內(nèi)，在元件分離絕緣膜上形成有 多晶硅膜010 (圖17)。接著，使光致抗蝕劑013那樣的有機(jī)材料淀 積在硅襯底000表面，將存儲柵極電極和外圍MOS晶體管的柵極電 極的圖案轉(zhuǎn)印到光致抗蝕劑013上(圖18)。然后，進(jìn)一步將該圖案 轉(zhuǎn)印到氧化硅膜012上，將該氧化硅膜012取為硬掩模來干法蝕刻氮 化硅膜011、多晶硅膜010和ONO膜，形成存儲柵極電極。此處， 外圍MOS晶體管的柵極電極的加工也同時進(jìn)行(圖19)。在該工序 中，蝕刻元件分離區(qū)域內(nèi)的元件分離絕緣膜即沒有形成成為存儲柵極 電極的多晶硅膜010的區(qū)域的元件分離絕緣膜。
利用該工序，在存儲單元區(qū)域內(nèi)，在元件形成區(qū)域除去沒有形成 存儲柵極電極的區(qū)域內(nèi)的ONO膜，露出硅村底OOO表面。另一方面， 在元件分離區(qū)域內(nèi)如圖19的C-C，線剖面那樣形成凸形狀的元件分 離絕緣膜。
接著，利用氧化硅膜014形成用于使存儲柵極電極和選擇柵極電 極絕緣的側(cè)壁(圖20)。然后，利用熱氧化法形成成為選擇晶體管的 柵極絕緣膜的氧化硅膜015后，淀積成為該選擇晶體管的柵極電極的 多晶硅膜016,利用CMP法將氮化硅膜011用作蝕刻阻止層進(jìn)行平 坦化(圖21 )。
此處，從圖21可知，在先前的工序中，通過蝕刻了元件分離區(qū) 域內(nèi)的沒有形成存儲柵極電極的區(qū)域的元件分離絕緣膜，存儲柵極電 極的底面位置成為比在其后形成的成為選擇柵極電極的多晶硅膜016 的底面位置高的位置。接著，為了將成為選擇柵極電極的多晶硅膜016 圖形化，在珪襯底000的整個面淀積如光致抗蝕劑017那樣的有機(jī)材 料，將選擇柵極淀積的圖案轉(zhuǎn)印到光致抗蝕劑017上(圖22)。
然后，將光致抗蝕劑017和氮化硅膜011取為掩模形成選擇柵極 電極(圖23)。由此，形成與存儲柵極電極隔著氧化硅膜014相鄰的 選擇柵極電極。
然后，進(jìn)行用于形成成為p-MOS和n-MOS的各源極電極和漏 極電極的高濃度雜質(zhì)區(qū)域的離子注入(圖24),形成構(gòu)成源極電極和 漏極電極的擴(kuò)散層018 (圖25)。通過該工序，夾著存儲柵極電極和 選擇柵極電極形成一對源極電極和漏極電極。另外，雖未圖示，但外 圍電路區(qū)域內(nèi)的MOS晶體管的源極電極和漏極電極也同時形成。
然后，在選擇柵極電極的側(cè)壁由氧化硅膜019形成側(cè)壁，在選擇 柵極電極上、存儲單元的源極電極以及漏極電極上淀積鈷膜后，通過 例如進(jìn)行鈷硅化形成鈷硅化物膜020,能夠使選擇柵極電極、存儲單 元的源極電極以及漏極電極低電阻化(圖26)。在不需要鈷硅化物膜 020等硅化物膜的低電阻化的情況下，形成硅化膜不是必需的工序。 其后雖未圖示，但在淀積了布線層間膜之后，在存儲晶體管、選擇晶 體管、外圍MOS晶體管形成用于導(dǎo)通的接觸孔。接著，在層間絕緣 膜上淀積金屬膜，對其進(jìn)行圖形化而形成布線，由此完成非易失性半導(dǎo)體存儲器件存儲晶體管之間的電容對該柵極電極之間形成的絕緣膜的膜厚的依 賴性。在圖27中，(a)為如圖55所示除去了選擇柵極00001和存 儲柵極00002之間的氮化硅膜、而未除去元件分離區(qū)域內(nèi)的存儲柵極 00002和元件分離絕緣膜00006之間的氮化硅膜的存儲單元的特性， (b)為本實施方式1的存儲單元的特性，(c)為后述的實施方式3 的存儲單元的特性。另外，在(b)的結(jié)構(gòu)中，為了驗證氮化硅膜的 效果，使用通過將元件分離區(qū)域內(nèi)的存儲柵極00002的結(jié)束部的高度 抑制得較低來抑制在(a)的元件分離區(qū)域內(nèi)的存儲柵極00002和選 擇柵極00001的相對面的水平方向上的重疊量引起的電容值的影響的 結(jié)構(gòu)。
在本實施方式1的存儲單元中，自對準(zhǔn)地除去了元件分離區(qū)域的
氮化硅膜，因此與(a)的存儲單元的結(jié)構(gòu)相比，能夠減小選擇柵極 -存儲柵極間的電容。其結(jié)果能夠減小選擇晶體管的時間常數(shù)，因此 存儲器動作速度提高。
另外，圖28示出電路圖和抗干擾性能。其中，示出在對電路圖
中的單元A施加了寫入電壓的情況下，單元B受到的干擾的耐受性，
圖中(a)為與上述(a)相同的結(jié)構(gòu)的特性，(b)為本實施方式1 的存儲單元的特性。
在(a)的結(jié)構(gòu)中，因為在元件分離區(qū)域存在成為電荷積蓄膜的氮 化硅膜，因此在存儲單元寫入、刪除時電荷被注入到元件分離區(qū)域內(nèi) 的氮化硅膜。并且，因來自存在于元件分離區(qū)域內(nèi)的氮化硅膜的電荷 的電場，GIDL增加，如圖28所示產(chǎn)生干擾。在本實施方式l的存儲 單元中，在元件分離區(qū)域沒有氮化硅膜，不能積蓄電荷，因此電場較 弱，結(jié)果，抗干擾性能得到改善。本發(fā)明能夠減小對干擾的容限，縮 短存儲單元閾值分布間的間隔，因此適于將存儲單元取為多值結(jié)構(gòu)的情況。
在此，總結(jié)發(fā)明的內(nèi)容如下。即在元件分離區(qū)域內(nèi)不形成電荷積 蓄膜，因此即使進(jìn)行使用了熱電子和熱空穴的信息的寫入或刪除動 作，也完全不會被注入到元件分離區(qū)域內(nèi)，從而改善抗干擾性能。
另外，在元件分離區(qū)域內(nèi)沒有形成電荷積蓄膜，因此在元件形成 區(qū)域內(nèi)的電荷積蓄膜所積蓄的電荷不會擴(kuò)散到元件分離區(qū)域內(nèi)，從而 改善抗千擾性能。
進(jìn)一步，在元件分離區(qū)域沒有形成有作為電荷積蓄膜的、介電常 數(shù)高于氧化硅膜的氮化硅膜，因此存儲柵極電極和選擇柵極電極之間 的電容降低，存儲器的動作速度提高。
另外，本申請的發(fā)明，是以兩層多晶硅膜形成存儲柵極電極的工 藝，形成以各存儲單元的存儲柵極電極的第2層多晶硅膜結(jié)束的結(jié)構(gòu)。 因此，如本申請，以元件分離區(qū)域內(nèi)成為結(jié)束部的第2層多晶硅膜的 存儲柵極電極的底面的位置能夠配置在比元件分離區(qū)域內(nèi)的選擇柵 極電極的底面的位置高的位置。因此，能夠使元件分離區(qū)域內(nèi)的存儲 柵極電極和選擇柵極電極的水平方向的重疊量比以往少。由此，能使 元件分離區(qū)域內(nèi)的存儲柵極電極和選擇柵極電極的相對面的單位面 積的電容比元件形成區(qū)域內(nèi)的相對面的單位面積的電容小，因此能夠 降低存儲柵極電極和選擇柵極電極的電容，存儲單元的動作速度提 高。關(guān)于信息寫入或刪除的方式，即使不使用熱電子或熱空穴也能獲 得該效果。
進(jìn)一步，在本申請的發(fā)明中，元件分離區(qū)域形成用的溝的形成、 元件分離絕緣膜的形成、元件分離絕緣膜的埋入、存儲柵極電極和外 圍MOS晶體管的柵極電極的加工，在存儲器陣列區(qū)域和外圍電路區(qū) 域同時進(jìn)行，因此能夠謀求處理工序數(shù)量的減少或掩模片數(shù)的減少， 降低工藝成本。
(實施方式2)
圖29是表示作為本發(fā)明實施方式2的非易失性半導(dǎo)體集成存儲 器件的剖視圖。本實施方式2的存儲單元結(jié)構(gòu)和上述實施方式1的不 同點為通過側(cè)壁加工形成選擇柵極電極016。通過取為側(cè)壁，除了實 施方式1的效果還能夠縮小存儲單元面積。
(實施方式3 )
圖30與上述實施方式1的圖4相同，是表示作為本發(fā)明實施方式3的非易失性半導(dǎo)體存儲器件的一個例子的半導(dǎo)體村底的一部分俯 視圖，圖31、圖32以及圖33分別是沿圖30的A-A，線、B - B， 線、C-C，線的半導(dǎo)體襯底的剖視圖。另外，圖34是表示該器件的 外圍電路區(qū)域的一個例子的俯視圖，圖35是沿D-D'線的剖視圖。 即，圖中的A-A，線、B-B，線、以及C-C，線相當(dāng)于存儲單元 區(qū)域的剖視圖，D-D，線相當(dāng)于外圍電路區(qū)域的剖視圖。本實施方 式3與上述實施方式1的不同點為在元件分離區(qū)域內(nèi)，存儲柵極電極 在比選擇柵極電極的上表面高的位置由多晶硅膜結(jié)束。由此，與實施 方式1相比，能夠進(jìn)一步減小選擇晶體管-存儲晶體管之間的電容， 從而進(jìn)一步實現(xiàn)高速動作。
圖36~圖41是表示本實施方式3的非易失性半導(dǎo)體存儲器件的
制造方法的半導(dǎo)體襯底的 一部分剖視圖。在表示制造方法的附圖中，
分為存儲單元區(qū)域、外圍電路區(qū)域進(jìn)行記載。圖中A-A，到D-D， 對應(yīng)于圖30、圖36的A-A，線到D-D，線。從圖10到圖20的工 序與實施方式l相同，因此省略。
圖20的后續(xù)工序為圖36,相當(dāng)于圖21。并且，在形成圖36后， 蝕刻多晶硅膜116使得成為選擇柵極電極的多晶硅116的上表面的位 置比結(jié)束存儲柵極電極的多晶硅膜IIO的底面的位置低(圖37)。這 樣 一 來，能取消元件形成區(qū)域內(nèi)的存儲柵極電極和選擇柵極電極的水 平方向的重疊，能夠減小存儲柵極電極和選擇柵極電極之間的電容。 并且，淀積用于圖形化選擇柵極電極的光致抗蝕劑117,蝕刻光致抗 蝕劑117，使得成為選擇柵極電極的圖案。
接著，將光致抗蝕劑117取為掩模，將多晶硅膜116加工為選擇 柵極電極的形狀之后(圖38),進(jìn)行用于形成成為p-MOS、 n-MOS 的各源極電極和漏極電極的高濃度雜質(zhì)區(qū)域的離子注入(圖39),形 成擴(kuò)散層118(圖40)。接著，在選擇柵極電極的側(cè)壁由氧化硅膜119 形成側(cè)壁，對該選#^冊極電極和擴(kuò)散層118進(jìn)行例如鈷>^圭化(圖41 )。
然后，雖未圖示，但在淀積布線層間膜后，形成用于導(dǎo)通存儲晶 體管、選擇晶體管、外圍MOS晶體管的接觸孔。接著，在層間絕緣 膜上淀積金屬膜，對其進(jìn)行圖形化形成布線，由此完成非易失性半導(dǎo) 體存儲器件。
圖27將經(jīng)以上工序制造的半導(dǎo)體存儲器件的選擇晶體管-存儲 晶體管間的電容對該部分的絕緣膜厚度的依賴性與上述(a)的存儲 單元和上述實施方式1的存儲單元比較來進(jìn)行表示。在(c)的存儲 器單元中，使用存儲柵極的底面位置與選擇柵極電極的上表面的位置 幾乎相同的結(jié)構(gòu)。從圖27可知，能夠利用(b)的存儲單元進(jìn)一步降 低柵極電極間的電容。這樣，在本實施方式3的存儲器單元中，對于 上述實施方式1的存儲單元，致力于在元件分離區(qū)域內(nèi)使存儲柵極電 極的底面位置成為與選擇柵極電極的上表面位置相同或比選擇柵極 電極的上表面位置高的位置，因此能夠進(jìn) 一 步降低柵極電極間的電
容，減小選擇晶體管的時間常數(shù)。由此，存儲器動作速度提高。
根據(jù)以上，由本發(fā)明能夠提供高可靠度且能高速動作的非易失性 半導(dǎo)體集成存儲器件。
(實施方式4)
圖42是表示作為本實施方式4的非易失性半導(dǎo)體集成存儲器件 的剖視圖。本實施方式4的存儲單元結(jié)構(gòu)和上述實施方式1以及實施 方式3的存儲單元結(jié)構(gòu)的不同點為存儲柵極電極也進(jìn)行了硅化。
關(guān)于制造方法，在圖41中，在利用濕法蝕刻除去存儲柵極電極 上部的氮化硅膜lll后，進(jìn)行鈷硅化即可。利用硅化能夠降低存儲柵 極電極的電阻，與上述實施方式3相比，能夠使存儲器更加高速地動 作。也能夠應(yīng)用于上述實施方式1,獲得相同的效果。 (實施方式5 )
圖43是表示作為本實施方式5的非易失性半導(dǎo)體集成存儲器件 的剖視圖。在圖44中，示出圖44最左側(cè)的剖視圖(沿B-B，線的 剖面)所示的沿E-E，線和F-F，線的剖一見圖。本實施方式5的存 儲單元結(jié)構(gòu)和上述實施方式3的存儲單元結(jié)構(gòu)的不同點為將選擇晶體 管取為Fin結(jié)構(gòu)。即為不僅是元件形成區(qū)域的上表面、側(cè)面區(qū)域也可
作為選擇晶體管的溝道利用的結(jié)構(gòu)。
作為形成方法，在圖20中，在存儲晶體管側(cè)壁由氧化硅膜014 形成側(cè)壁后，通過將元件分離區(qū)域內(nèi)的氧化硅膜009蝕刻得比硅襯底 000上表面深，使元件分離區(qū)域內(nèi)的氧化硅膜009露出到元件形成區(qū) 域的側(cè)面，使元件形成區(qū)域成為凸形狀。然后，能夠利用與圖21以 后相同的工藝制造。在圖44中，進(jìn)行加工使得成為上述實施方式3 的選擇柵極電極，但也可應(yīng)用于上述實施方式1和2的存儲單元，也 可應(yīng)用于上述實施方式4的存儲單元。除了上述實施方式l、 2、 3、 4 的效果，元件形成區(qū)域的側(cè)面的區(qū)域也能夠作為溝道利用，因此能夠 增大存儲單元的電流。 (實施方式6)
圖46~圖54是表示作為本實施方式6的非易失性半導(dǎo)體存儲器
件的制造方式的一部分剖視圖。本實施方式6的存儲器結(jié)構(gòu)和上述實
施方式1的存儲單元結(jié)構(gòu)的不同點為如圖45所示，具有在選擇晶體 管的兩側(cè)存在存儲晶體管的結(jié)構(gòu)，即所謂的TWIN、 MONOS結(jié)構(gòu)。 以下，對制造方法進(jìn)行說明。其中，至上述實施方式1的圖17的工 序為相同的工序，因此省略說明。
首先，接著圖17，在氧化硅膜212上淀積光致抗蝕劑213，將存 儲柵極電極的圖案轉(zhuǎn)印到光致抗蝕劑213上，使得成為存儲柵極電極 的圖案(圖46)。在本實施方式6的情況下，以此時在1個存儲單元 內(nèi)配置2個存儲柵極電極的方式圖形化光致抗蝕劑213,使得圖案的 間隔成為約160~ 200nm。
接著，圖形化存儲柵極電極和外圍MOS晶體管的柵極電極，將 氧化硅膜212取為硬掩模而進(jìn)行干法蝕刻，形成兩個柵極電極(圖 47)。此時，氧化硅膜212被適當(dāng)除去。接著，利用氧化硅膜214形 成用于使存儲晶體管和選擇晶體管絕緣的側(cè)壁(圖48)。然后，利用 熱氧化法形成成為選擇晶體管的柵極絕緣膜的氧化硅膜215后，淀積 成為該選擇晶體管的柵極電極的多晶硅膜216，由CMP法進(jìn)行平坦 化(圖49)。接著，在蝕刻成為選擇柵極電極的多晶硅膜216,使其 低于結(jié)束存儲柵極電極的多晶硅膜210的上表面后，圖形化選擇柵極 電極(圖50)。
接著，在形成選擇柵極電極后(圖51)，進(jìn)行用于形成成為p-MOS和n-MOS的各源極電極和漏極電極的高濃度雜質(zhì)區(qū)域的離子 注入(圖52)，形成擴(kuò)散層218 (圖53 )。然后，對選擇柵極電極和 擴(kuò)散層218進(jìn)行例如鈷硅化(圖54)。然后，雖未圖示，但在淀積布 線層間膜后，形成用于導(dǎo)通存儲晶體管、選擇晶體管、外圍MOS晶 體管的接觸孔。接著，通過在層間絕緣膜上淀積金屬膜，對其進(jìn)行圖 形化而形成布線，完成非易失性半導(dǎo)體存儲器件。雖未圖示，但如上 述實施方式4中的圖42那樣，利用濕法蝕刻除去2個存儲晶體管的 柵極電極上的氮化硅膜，由此對存儲柵極電極也能夠進(jìn)行硅化。另外， 在如上述實施方式5的圖43、圖44那樣加工存儲晶體管時，有意識
地較深地蝕刻成為元件分離區(qū)域的氧化硅膜，由此也能夠?qū)⑦x擇晶體
管取為Fin結(jié)構(gòu)。不言而喻，在元件分離區(qū)域內(nèi)的兩個存儲柵極電極 和元件分離絕緣膜之間形成的電荷積蓄膜也被除去，因此能獲得與上 述實施方式l相同的效果。因此，在本實施方式6中也與上述實施方 式1 5相同地，能夠使存儲器動作高速化，同時提高存儲單元的抗 干擾性能，因此能夠提供高性能的半導(dǎo)體集成存儲器件。
明并不限定于上述實施方式，在不脫離其主旨的范圍內(nèi)，當(dāng)然可以進(jìn) 行各種變更。
例如，本發(fā)明的各柵極電極用多晶硅膜形成，但在本發(fā)明中，并 不限定于多晶硅膜，也可以用導(dǎo)電性材料膜形成。
本發(fā)明的非易失性存儲器件適用于車載、家電用途等的混裝微機(jī) 用存儲器件、以及便攜性個人計算機(jī)和數(shù)字照相機(jī)等的小型信息設(shè)備 用存儲器件。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器件，其特征在于包括多個元件分離區(qū)域，形成在半導(dǎo)體襯底上，沿第一方向延伸；元件形成區(qū)域，形成在上述多個元件分離區(qū)域之間；一對半導(dǎo)體區(qū)域，形成在上述元件形成區(qū)域內(nèi)，成為源區(qū)和漏區(qū)；第一柵極電極，沿與上述第一方向交叉的第二方向延伸；第二柵極電極，沿上述第二方向延伸；電荷積蓄膜，形成在上述半導(dǎo)體襯底與上述第一柵極電極之間，其中，上述第一柵極電極與上述第二柵極電極，在上述第一方向上相鄰，上述第一柵極電極與上述第二柵極電極形成在上述一對半導(dǎo)體區(qū)域之間，上述電荷積蓄膜僅形成在上述元件形成區(qū)域與上述第一柵極交叉的區(qū)域，通過對上述電荷積蓄膜注入熱電子或熱空穴，進(jìn)行信息的寫入或刪除。
2. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第 一 柵極電極的底面的位置，位于比 上述元件分離區(qū)域內(nèi)的上述笫二柵極電極的底面的位置高的位置。
3. 根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第一柵極電極的底面的位置，位于與 上述元件分離區(qū)域內(nèi)的上述第二柵極電極的上表面的位置等高的位 置或比上述第二柵極電極的上表面的位置高的位置。
4. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第一柵極電極與上述第二柵極電極的相對面處的單位面積的電容，比上述元件形成區(qū)域內(nèi)的上述第一柵 極電極與上述第二柵極電極的相對面處的單位面積的電容小。
5. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第一柵極電極與上述第二柵極電極隔著絕緣膜而相鄰，在上 述絕緣膜內(nèi)不存在電荷積蓄膜。
6. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第二柵極電極的底面，位于比上述半 導(dǎo)體襯底的上表面低的位置。
7. 根據(jù)權(quán)利要求1所述的非易失性半導(dǎo)體存儲器件，其特征在于還包括第三柵極電極，沿上述第二方向延伸；電荷積蓄膜，形成在上述半導(dǎo)體襯底和上述第三柵極電極之間， 其中，上述第三柵極電極，在上述第一方向且與形成有上述第一柵極電極的方向相反的方向上相鄰，上述第三柵極電極形成在上述一對半導(dǎo)體區(qū)域之間， 上述電荷積蓄膜僅形成在上述元件形成區(qū)域與上述第一柵極電極交叉的區(qū)域和上述元件形成區(qū)域與上述第三柵極電極交叉的區(qū)域。
8. —種非易失性半導(dǎo)體存儲器件，其特征在于 包括多個元件分離區(qū)域，形成在半導(dǎo)體村底上，沿第一方向延伸； 元件形成區(qū)域，形成在上述多個元件分離區(qū)域之間； 一對半導(dǎo)體區(qū)域，形成在上述元件形成區(qū)域內(nèi)，成為源區(qū)和漏區(qū)； 第一柵極電極，沿與上述第一方向交叉的第二方向延伸； 第二柵極電極，沿上述第二方向延伸；電荷積蓄膜，形成在上述半導(dǎo)體襯底與上述第 一柵極電極之間， 其中，上述第一柵極電極與上述第二柵極電極，在上述第一方向上相鄰，上述第一柵極電極與上述第二柵極電極形成在上述一對半導(dǎo) 體半導(dǎo)體區(qū)域之間，上述電荷積蓄區(qū)域僅形成在上述元件形成區(qū)域和上述第 一 柵極 電極交叉的區(qū)域，上述元件分離區(qū)域內(nèi)的上述第一^"極電極的底面的位置，位于比 上述元件分離區(qū)域內(nèi)的上述第二柵極電極的底面的位置高的位置。
9. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第一柵極電極的底面的位置，位于與 上述元件分離區(qū)域內(nèi)的上述第二柵極電極的上表面的位置等高的位 置或比上述第二柵極電極的上表面的位置高的位置。
10. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第 一 柵極電極與上述第二柵極電極 的相對面處的單位面積的電容，比上述元件形成區(qū)域內(nèi)的上述第一柵 極電極和上述第二柵極電極的相對面處的單位面積的電容小。
11. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲器件，其特征在于上述第一柵極電極和上述第二柵極電極隔著絕緣膜而相鄰，在上 述絕緣膜內(nèi)不存在電荷積蓄膜。
12. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲器件，其特征在于上述元件分離區(qū)域內(nèi)的上述第二柵極電極的底面位于比上述半 導(dǎo)體襯底的上表面低的位置。
13. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲器件，其特征在于還包括第三柵極電極，沿上述第二方向延伸；電荷積蓄膜，形成在上述半導(dǎo)體村底與上述第三柵極電極之間，其中，上述第三柵極電極，在上述第一方向且與形成有上述第一柵極電極的方向相反的方向上相鄰，上述第三柵極電極形成在上述一對半導(dǎo)體區(qū)域之間，上述電荷積蓄膜僅形成在上述元件形成區(qū)域與上述第 一柵極電極交叉的區(qū)域和上述元件形成區(qū)域與上述第三柵極電極交叉的區(qū)域。
14. 一種非易失性半導(dǎo)體存儲器件的制造方法，其特征在于 包括步驟a,在半導(dǎo)體襯底上形成包括電荷積蓄膜的第一柵極絕緣膜；步驟b,在上述第一柵極絕緣膜上形成第一導(dǎo)電性材料膜；步驟c,除去由沿第一方向延伸的多個成為元件分離區(qū)域的區(qū)域 內(nèi)的上述第一導(dǎo)電材料膜；步驟d,至少以上述第一導(dǎo)電性材料膜的圖案為掩模，將已除去 了上述第 一 導(dǎo)電性材料膜的區(qū)域內(nèi)的上述電荷積蓄膜除去；步驟e，通過蝕刻已除去了上述第一導(dǎo)電性材料膜的區(qū)域內(nèi)的上 述半導(dǎo)體襯底的表面，形成成為元件分離區(qū)域的溝；步驟f,在上述溝內(nèi)埋入元件分離絕緣膜；步驟g，在上述元件分離絕緣膜和上述第一導(dǎo)電性材料膜之上形 成第二導(dǎo)電性材料膜；步驟h，加工上述第二導(dǎo)電性材料膜、上述第一導(dǎo)電性材料膜、 以及上述第一柵極絕緣膜以成為沿與上述第一方向交叉的第二方向 延伸的圖案；步驟i,在上述第一導(dǎo)電性材料膜的側(cè)壁形成第一絕緣膜； 步驟j,在上述半導(dǎo)體襯底上隔著上述第一絕緣膜形成第三導(dǎo)電 性材料膜；步驟k,加工上述第三導(dǎo)電性材料膜以成為沿上述第二方向延伸 的圖案；步驟1，以夾著上述第一導(dǎo)電性材料膜、第二導(dǎo)電性材料膜、以 及第三導(dǎo)電性材料膜的方式形成一對半導(dǎo)體區(qū)域。
15. 根據(jù)權(quán)利要求14所述的非易失性半導(dǎo)體存儲器件的制造方法，其特征在于在上述步驟a之前還包括步驟m,在上述半導(dǎo)體襯底的表面形成第二柵極絕緣膜、在上述 第二柵極絕緣膜上形成第四導(dǎo)電性材料膜；步驟n，除去存儲單元陣列區(qū)域內(nèi)的上述第二柵極絕緣膜和上述 第四導(dǎo)電性材料膜，由此在外圍電路區(qū)域內(nèi)留下上述第二柵極絕緣膜 和上述第四導(dǎo)電性材料膜，上述步驟e,至少以上述第四導(dǎo)電性材料膜為掩模，蝕刻上述半 導(dǎo)體襯底的表面，由此同時形成成為上述外圍電路區(qū)域內(nèi)的元件分離 區(qū)域的溝，上述步驟h,同時加工上述第四導(dǎo)電性材料膜以成為上述 外圍電路區(qū)域內(nèi)的晶體管的柵極電極。
16. 根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲器件的制造方 法，其特征在于在上述步驟b和上述步驟c之間還包括 步驟o,在上述第一導(dǎo)電性材料膜上形成第一氮化硅膜， 上述步驟a,在上述第四導(dǎo)電性材料膜上形成第二氮化硅膜，上 述步驟b,在上述第2氮化硅膜上形成上述第一導(dǎo)電性材料膜，上述 步驟f,利用化學(xué)機(jī)械研磨法研磨上述元件分離絕緣膜的表面，使用 上述第 一 氮化硅膜和上述第二氮化硅膜進(jìn)行結(jié)束判斷。
17. 根據(jù)權(quán)利要求14所述的非易失性半導(dǎo)體存儲器件的制造方 法，其特征在于在上述步驟f中，使上述元件分離絕緣膜的上表面位于比上述半 導(dǎo)體襯底的上表面高的位置地進(jìn)行埋入，在上述步驟h中，蝕刻元件 分離區(qū)域內(nèi)的未存留上述第二導(dǎo)電性材料膜的區(qū)域的上述元件分離 絕緣膜，由此對上述元件分離絕緣膜的表面進(jìn)行切削。
18. 根據(jù)權(quán)利要求17所述的非易失性半導(dǎo)體存儲器件的制造方 法，其特征在于上述步驟j，形成上述第三導(dǎo)電性材料膜使得該第三導(dǎo)電性材料 膜位于與上述第二導(dǎo)電性材料膜的底面等高或比上述第二導(dǎo)電性材料膜的底面低的位置。
全文摘要
本發(fā)明提供一種非易失性半導(dǎo)體存儲器件及其制造方法。能夠提高分離柵極型MONOS存儲單元的抗誤寫入(干擾)性能，并且使該存儲單元高速動作。取消元件分離區(qū)域以及存儲晶體管與選擇晶體管之間的絕緣區(qū)域中的電荷積蓄膜，使得不對該部位注入或積蓄電荷。并且，在元件分離區(qū)域上，在比選擇晶體管的柵極電極從硅襯底(000)表面高出的位置結(jié)束存儲晶體管的柵極電極，從而降低存儲晶體管和選擇晶體管之間的電容。
文檔編號H01L27/115GK101207135SQ20071018682
公開日2008年6月25日 申請日期2007年11月22日 優(yōu)先權(quán)日2006年12月15日
發(fā)明者久本大, 島本泰洋, 有金剛 申請人:株式會社瑞薩科技