專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及其中n溝道MIS (金屬絕緣體半導(dǎo)體)晶體管和p 溝道MIS晶體管被形成于同一襯底上的半導(dǎo)體器件，及其制造方法。
背景技術(shù)：
已經(jīng)通過基于按比例縮小準(zhǔn)則(scaling law)小型化MISFET實(shí) 現(xiàn)了對CMOS電路性能的改善。然而，目前，柵長度為50nm或更 小，其由于小型化而出現(xiàn)了很多問題。因此，為了進(jìn)一步改善CMOS 電路的性能，需要提高溝道遷移率以及小型化的技術(shù)。作為增加遷移 率的手段，已經(jīng)提出了將應(yīng)變施加于溝道的方法、使用有別于常規(guī) (100)表面的平面取向的方法、或者使用SiGe或Ge作為用于溝道
的高遷移率材料的方法。
另一方面，在極度縮小了的MISFET中，抑制短溝道效應(yīng)是最
重要的問題，而對短溝道效應(yīng)的免疫力出眾的多柵(multi-gate) MISFET已經(jīng)在近些年來吸引了人們的注意。在多柵MISFET中，因 為其柵極的控制能力(controlling power )相比于傳統(tǒng)平面型MISFET 增大了，所以短溝道效應(yīng)被抑制了。因此，可以認(rèn)為，將遷移率增強(qiáng) 技術(shù)與這些多柵MISFET適當(dāng)結(jié)合起來，對于在將來實(shí)現(xiàn)低功耗/高 性能CMOS是很重要的。
然而，為了在使用多柵MISFET的CMOS結(jié)構(gòu)中對于nMISFET 和pMISFET都得到高遷移率，傳統(tǒng)上認(rèn)為必須根據(jù)nMISFET和 pMISFET改變電流方向(例如，參見日本專利申請公開JP-A 2001-160594)。即，在使用常規(guī)(001)襯底的情況中，鰭片(Fin) 側(cè)表面在電流方向?yàn)?lt;100>方向時(shí)為(100)表面，而靖片側(cè)表面在電 流方向?yàn)?lt;110>方向時(shí)為(110)表面。另一方面，電子和空穴的遷移
率很大程度上取決于各自的表面，并且電子的遷移率具有關(guān)系(100) > (110)，而空穴的遷移率具有關(guān)系(100) < (110)。因此，電流 方向在nMISFET中必須被設(shè)定為<100>方向，而在pMISFET中電流 方向必須被設(shè)定為<110>方向。為了設(shè)定這樣的電流方向，nMISFET 的器件方向必須相對于pMISFET的器件方向傾斜45°，而存在電路設(shè) 計(jì)的面積代價(jià)(area penalty )或者復(fù)雜性的問題。
此外，雖然按照鰭片的可伸縮性(scalability )制造多柵MISFET 希望使用單半導(dǎo)體層作為材料，但是，使用單半導(dǎo)體層均勻地將拉伸 應(yīng)變按電流方向施加于nMISFET和將壓縮應(yīng)變按電流方向施加于 pMISFET還沒有被實(shí)現(xiàn)。
如上所述，傳統(tǒng)上認(rèn)為nMISFET和pMISFET的器件方向必須 傾斜45°，在nMISFET中鰭片側(cè)表面必須被設(shè)定為(100)表面，而 在pMISFET中鰭片側(cè)表面必須被設(shè)定為(110)表面，以優(yōu)化多柵 CMOS結(jié)構(gòu)中nMISFET和pMISFET兩者的平面取向和應(yīng)變，然而， 該結(jié)構(gòu)的問題在于電路設(shè)計(jì)的面積代價(jià)或者復(fù)雜性。此外，難以使用 單半導(dǎo)體層均勻地將優(yōu)化的應(yīng)變施加到nMISFET和pMISFET中的
每一個(gè)。
因此，需要實(shí)現(xiàn)具有可以改善nMISFET和pMISFET中每個(gè)器 件的遷移率而不用傾斜器件方向的多柵CMOS結(jié)構(gòu)的半導(dǎo)體器件及 其制造方法。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的笫一方面，提供一種半導(dǎo)體器件，包括 絕緣層；以及
被形成于絕緣層上的、具有n溝道的n溝道MIS晶體管和具有p 溝道的pMIS晶體管，
其中，n溝道MIS晶體管的n溝道由在溝道長度方向上具有單軸 拉伸應(yīng)變的Si層形成，p溝道MIS晶體管的p溝道由在溝道長度方 向上具有單軸壓縮應(yīng)變的SiGe或Ge層形成，并且n溝道MIS晶體
管和p溝道MIS晶體管中每一個(gè)的溝道長度的方向都為<110>方向。 根據(jù)本發(fā)明的第二方面，提供一種制造半導(dǎo)體器件的方法，包括 在絕緣體上形成具有雙軸拉伸應(yīng)變的Si層； 在Si層的一部分上外延生長SiGe層；
氧化SiGe層以在絕緣體上形成具有壓縮應(yīng)變的SiGe或Ge層； 通過蝕刻使各個(gè)層成為平行于<110>方向的條故圖案，以形成由 在<110>方向上具有單軸拉伸應(yīng)變的Si層制成的笫一半導(dǎo)體區(qū)和在 〈110方向上具有單軸壓縮應(yīng)變的SiGe或Ge層制成的笫二半導(dǎo)體區(qū)；
在第一半導(dǎo)體區(qū)中形成具有沿著溝道長度方向的單軸拉伸應(yīng)變 的n溝道MIS晶體管；以及
在第二半導(dǎo)體區(qū)中形成具有沿著溝道長度方向的單軸壓縮應(yīng)變
的p溝道MIS晶體管。


圖l為顯示了根據(jù)第一實(shí)施方案所述的半導(dǎo)體器件的概要結(jié)構(gòu)的 俯視圖2A和2B為橫截面視困，其顯示了根據(jù)第一實(shí)施方案所述的 半導(dǎo)體器件的概要結(jié)構(gòu)，其中圖2A對應(yīng)沿著圖1中線A1-A1，截取的 橫截面，而圖2B對應(yīng)沿著圖1中線A2-A2，截取的橫截面；
圖3A和3B為橫截面視圖，其顯示了根據(jù)笫一實(shí)施方案所述的 半導(dǎo)體器件的概要結(jié)構(gòu)，其中圖3A對應(yīng)沿著圖1中線B1-B1，截取的 橫截面，而圖3B對應(yīng)沿著圖1中線B2-B2，截取的橫截面；
圖4A到4E為橫截面視圖，其分階段顯示了根據(jù)笫一實(shí)施方案 所述的半導(dǎo)體器件制造過程；
圖5為俯視圖，其顯示了應(yīng)用于根據(jù)第一實(shí)施方案所述的半導(dǎo)體 器件上的應(yīng)力方向；
圖6為俯視圖，其顯示了第一實(shí)施方案的修改；
圖7A和7B為橫截面視圖，其顯示了根據(jù)第二實(shí)施方案所述的 半導(dǎo)體器件的概要結(jié)構(gòu)，其中困7A對應(yīng)沿著困1中線B1-B1，截取的
橫截面，而圖7B對應(yīng)沿著圖1中線B2-B2，截取的橫截面；
圖8A和8B為橫截面視困，其顯示了根據(jù)第三實(shí)施方案所述的 半導(dǎo)體器件的概要結(jié)構(gòu)，其中8A對應(yīng)沿著困1中線B1-B1，截取的橫 截面，而圖8B對應(yīng)沿著圖1中線B2-B2，截取的橫截面；以及
圖9A和9B為橫截面視圖，其顯示了根據(jù)第四實(shí)施方案所述的 半導(dǎo)體器件的概要結(jié)構(gòu)，其中9A對應(yīng)沿著困1中線B1-B1，截取的橫 截面，而圖9B對應(yīng)沿著圖1中線B2-B2，截取的橫截面。
具體實(shí)施例方式
在根據(jù)以下所述本發(fā)明的實(shí)施方案中，具有在溝道長度方向上的 單軸拉伸應(yīng)變的Si被用于形成nMISFET，而具有在溝遣長度方向上 的單軸壓縮應(yīng)變的SiGe或Ge被用于形成pMISFET。因此，可以改 善nMISFET和pMISFET兩者中的遷移率。此外，因?yàn)閚MISFET 和pMISFET具有相同電流方向，所以不會(huì)出現(xiàn)電路設(shè)計(jì)的面積代價(jià) 或者復(fù)雜性問題。
現(xiàn)在將基于圖示的實(shí)施方案在下文中說明本發(fā)明的細(xì)節(jié)。 (第一實(shí)施方案)
根據(jù)第一實(shí)施方案所述的半導(dǎo)體器件，如圖l所示，在形成于單 晶Si襯底1上的掩埋絕緣膜2的一部分上，將具有單軸拉伸應(yīng)變的p 型Si層(第 一半導(dǎo)體區(qū))10形成為鰭片形。該Si層10被形成為在<110> 方向上伸展，并且應(yīng)變的方向?yàn)?lt;110>方向。另外，與Si層10平行地， 在絕緣膜2的一部分上，將具有單軸壓縮應(yīng)變的n型SiGe層(第二 半導(dǎo)體區(qū))20形成為鰭片形。SiGe層20也被形成為在<110>方向上 伸展，并且應(yīng)變的方向像Si層10—樣為<110>方向。
形成第一柵絕緣膜11以覆蓋Si層10的中央部分的上表面和兩 個(gè)側(cè)表面，并且形成第一柵電極12以覆蓋該柵絕緣膜ll。柵電極12 不僅被形成于柵絕緣膜11上，而且還被形成于絕緣膜2上以在垂直于 <110>方向的方向上伸展。柵側(cè)壁(gate sidewall)絕緣膜13被形成 于柵電極12的側(cè)表面上。第一源/漏區(qū)14被形成于Si層10的表面部
分中。這樣，就配置了具有鰭片結(jié)構(gòu)的nMISFET。
形成第二柵絕緣膜21以覆蓋SiGe層20的中央部分的上表面和 兩個(gè)側(cè)表面，并且形成第二柵電極22以覆蓋該柵絕緣膜21。柵電極 22不僅被形成于柵絕緣膜21上，而且還被形成于絕緣膜2上以在垂 直于<110>方向的方向上伸展。柵側(cè)壁絕緣膜23被形成于柵電極22 的側(cè)表面上。笫二源/漏區(qū)24被形成于SiGe層20的表面部分中。這 樣，就配置了具有鰭片結(jié)構(gòu)的pMISFET。
根據(jù)這樣的結(jié)構(gòu)，nMISFET的溝道由具有單軸拉伸應(yīng)變的Si形 成，而pMISFET的溝道由具有單軸壓縮應(yīng)變的SiGe形成。此外，襯 底平面取向是(001)，并且nMISFET和pMISFET兩者具有相同電 流方向，即，<110>方向。因此，溝道側(cè)表面的平面取向?yàn)?110)表 面。
柵絕緣膜11和21中的每個(gè)都可以由SK)2或者具有比Si()2更髙 的介電常數(shù)的絕緣膜材料(高k絕緣膜)形成。例如，可以使用SiON、 Si3N4、 A1203、 Ta2Os、 Ti02、 La2Os、 Ce02、 Zr02、 Hf02、 SrTiO" 或者Pr203。此外，像Zr的硅酸鹽或者Hf的硅酸鹽、通過在氧化硅 中混合金屬離子所得的材料也是有效的，并且可以采用這些材料的組 合。
此外，每一代晶體管所需的材料，例如，多晶Si、 SiGe、 Ge、 硅化物、鍺硅化物(germano-silicide)、或者各種金屬可以被適當(dāng)?shù)?選擇和用作柵電極12和22。硅化物、鍺硅化物、或者鍺化物可以被 用于源/漏區(qū)14或24。作為柵側(cè)壁絕緣膜13或23，優(yōu)選Si的氧化物 膜、Si的氮化物膜、或者包括這些膜的層壓膜。
要注意，在困中雖然半導(dǎo)體層留在了源/漏區(qū)14和24中，但是
源/漏區(qū)14和24中的每一個(gè)都可以全部由金屬形成。另外，可以采用 所謂的金屬源/漏結(jié)構(gòu)，其中在源/漏區(qū)14或24與溝道之間沒有設(shè)置 摻雜的半導(dǎo)體層。
現(xiàn)在將結(jié)合圖4A到4E對根據(jù)本實(shí)施方案所述的半導(dǎo)體器件的 制造方法進(jìn)行描述。
如圖4A所示，具有平面雙軸拉伸應(yīng)變的單層應(yīng)變SOI (SSOI) 襯底被用作基礎(chǔ)村底(base substrate )( K. Rim et al.， "Fabrication and mobility characteristics of ultra-thin strained Si directly on insulator (SSDOI) MOSFETs," Technical Digest of International Electron Devices Meeting, p. 47-52， 2003 )。即，使用了一種襯底，其中例如由 SK)2制成的掩埋絕緣膜2被形成于單晶硅襯底1上并且在其上形成具 有雙軸拉伸應(yīng)變的單晶p型Si層3。在本例中，(001)表面被假定 為襯底平面取向。雖然SSOI襯底的制造方法是任意的，但是希望具 有0.4%或更高的應(yīng)變量。此外，Si層3的膜厚度一般為10 nm或更 大。當(dāng)然，可以對初始的SSOI襯底進(jìn)行Si的外延生長，以增加Si 層3的膜厚度。
如圖4B所示，首先，使用SSOI襯底以沉積掩模材料4，以用于 在硅層3上的選擇性外延生長，并且執(zhí)行光刻和蝕刻以去除pMISFET 區(qū)上的掩模材料4。作為掩模材料4，優(yōu)選Si的氣化物膜或者Si的氮 化物膜。
然后，如圖4C所示，進(jìn)行n型SiGe層5的選擇性生長。雖然 SiGe層5的膜厚度和Ge成分是任意的，但是希望適當(dāng)?shù)卣{(diào)整使得 nMISFET和pMISFET具有相同的鰭片高度。例如，當(dāng)Si層3的膜 厚度為50 nm并且pMISFET區(qū)中的Ge濃度為50%時(shí)，假設(shè)要被選 擇性生長的SiGe層中Ge濃度為20%，那么SiGe層5的膜厚度為125 nm。要注意，優(yōu)選在生長SiGe層5之后接著生長l nm或更大的Si 層6。這是因?yàn)樵谙乱徊襟E要執(zhí)行氧化處理，而直接氧化SiGe層5可 能導(dǎo)致表面粗糙。
然后，如圖4D所示，在進(jìn)行氣化處理的同時(shí)保留了 nMISFET 區(qū)中的掩模材料4。雖然氣化氣氛不必是100%的氧氣，但是要采用干 燥氣氛。另外，氧化溫度不超過維片中的SiGe的熔點(diǎn)。當(dāng)然，在氣化 期間，不必固定氧化溫度和氧化氣體分壓(oxidizing gas partial pressure)，它們可以被適當(dāng)調(diào)整。
當(dāng)SiGe層5在干燥氣氛中被氧化時(shí)，Si被選擇性氣化以形成氣 4匕膜7，而Ge被濃縮進(jìn)入基礎(chǔ)半導(dǎo)體(base semiconductor X T. Tezuka et al" "A novel fabrication technique of ultrathin and relaxed SiGe buffer layers with high Ge fraction for Sub國lOO nm strained silicon-on-insulator MOSFET，" Japanese Journal of Applied Physics, vol. 40， p.2866-2874， 2001 )。即，pMISFET區(qū)中的Ge成分隨著氣化 的進(jìn)行而增加。另外，因?yàn)镚e原子在氣化期間在半導(dǎo)體層中擴(kuò)散， 所以Ge成分可以在厚度方向上均勻分布。
即，pMISFET區(qū)可以被具有高Ge濃度的SiGe層8 (絕緣體上 SiGe: SGOI)所取代，而nMISFET區(qū)可以保留為SSOI。此外，當(dāng) 最終Ge成分被設(shè)定為滿足下列條件時(shí)，壓縮應(yīng)變可以被施加于SGOI 層。作為條件，在SGOI層中無應(yīng)變的情況下，平面晶格常數(shù)(in-plane lattice constant)必須大于基礎(chǔ)SSOI襯底的平面晶格常數(shù)。
然后，如圖4E所示，nMISFET區(qū)中的掩模材料4和pMISFET 中的氧化膜7在SGOI層形成之后被去除。這樣，就可以在絕緣膜2 上形成具有雙軸拉伸應(yīng)變的p型Si層3和具有雙軸壓縮應(yīng)變的n型 SiGe層8。
在這樣制造的襯底中，如圖5的俯視圖所示，形成了作為多柵 MISFET的有源區(qū)的鰭片。即，具有<110>方向上的單軸拉伸應(yīng)變的 條紋狀p型Si層IO被形成于nMISFET形成區(qū)中，而具有<110>方向 上的單軸壓縮應(yīng)變的條紋狀n型SiGe層20被形成于pMISFET區(qū)中。
鰭片可以通過基于常規(guī)光刻或者電子束光刻處理掩模材料，然后 完成各向異性蝕刻來制造。此外，可以采用在襯底上的偽構(gòu)件(dummy member)上形成側(cè)壁并使用該側(cè)壁作為用于鰭片成形的掩模(Y. -K Choi et al， "Sub-20 nm CMOS FinFET technologies," Technical Digest oflntemational Electron Devices Meeting, p. 421-424， 2001 )的 所謂側(cè)壁轉(zhuǎn)移(sidewall transfer, SWT)工藝，但是形成方法不只限于此。
作為鰭片的寬度，優(yōu)選5nm到500nm。這是因?yàn)楫?dāng)鰭片寬度短 于5nm時(shí)鰭片易于脫落，并且后續(xù)的器件制造變得困難，而當(dāng)維片
寬度超過500 nm時(shí)無法實(shí)現(xiàn)單軸應(yīng)變。
關(guān)于鰭片的方向，縱向被設(shè)定為<110>方向以使得電流方向變成 <110>方向。已知當(dāng)按此方式形成精細(xì)臺面結(jié)構(gòu)(fine mesa structure ) 時(shí)，窄側(cè)中的應(yīng)變被+>他(T. Irisawa et al.， "High current drive uniaxially誦strained SGOI pMOSFETs fabricated by lateral strain relaxation technique," VLSI Technology 2005， Digest of Technical Papers, p. 178-179， 2003， and T. Lei et al" "Strain relaxation in patterned strained silicon directly on insulator structures," Applied Physics Letters, vol. 87， p. 2338-2340， 2006 )。因此，如圖5所示，在 電流方向上的單軸拉伸應(yīng)變被施加于nMISFET的溝道，而在電流方 向上的單軸壓縮應(yīng)變被施加于pMISFET的溝道。
在pMISFET中，在鰭片上表面的(001)表面/<110>方向上及其 側(cè)表面的(110)表面/<110>方向上，電流方向上的單軸壓縮應(yīng)變是最 優(yōu)的應(yīng)變方向(H. Irie et al" "In-plane mobility anisotropy and universality under uni-axial strains in n- and p-MOS inversion layers on (100)， (110)， and (111) Si，" Technical Digest of International Electron Devices Meeting, p. 225-228， 2004 )。另外，因?yàn)?110 )表 面/<110>方向上的空穴遷移率高于(100)表面上的空穴遷移率，用該 方法制造的多柵SGOI-pMISFET中實(shí)現(xiàn)了非常高的遷移率(T. Irisawa et al" "High performance multi-gate pMOSFETs using uniaxially-strained SGOI channels," Technical Digest of International Electron Devices Meeting, p. 727-730， 2005 )。
另一方面，在具有電流方向上的單軸拉伸應(yīng)變的nMISFET中， 基于下列理由同樣地可以預(yù)期實(shí)現(xiàn)高遷移率。第一，在上表面的(OOl) 表面/<110>方向上，當(dāng)應(yīng)變小的時(shí)候，效果小于雙軸拉伸應(yīng)變的情況， 但是當(dāng)應(yīng)變大(0.8%或更大)的時(shí)候，遷移率的增加預(yù)期大于雙軸拉 伸應(yīng)變的情況(K. Uchida et al" "Physical mechanisms of electron mobility enhancement in uniaxial stressed MOSFETs and impact of uniaxial stress engineering in ballistic regime," Technical Digest of
International Electron Devices Meeting, p, 135-138， 2005 )。這是因?yàn)椋?當(dāng)施加<110>方向上的單軸應(yīng)變時(shí)，由于6重簡并性導(dǎo)帶能谷(6-fold degenerate conduction band valleys )的能帶分裂(band splitting ), 得到了抑制聲子散射(phonon scattering)的效果，并且在被許多電 子占據(jù)的2重簡并性導(dǎo)帶能谷中電子的<110>方向上，有效質(zhì)量被減 小了。
另外，在側(cè)表面的(no)表面/<110>方向上，當(dāng)沒有施加應(yīng)變
時(shí)，因?yàn)殡娮诱紦?jù)更多的在<110>方向上具有大有效質(zhì)量的4重簡并 性導(dǎo)帶能谷，所以與(001)表面相比，遷移率被降低。然而，當(dāng)施加 <110>方向上單軸拉伸應(yīng)變時(shí)，在<110>方向上具有小有效質(zhì)量的2重 簡并性導(dǎo)帶能谷被降低能量，而電子優(yōu)先占據(jù)2重簡并性導(dǎo)帶能谷， 由此極大地增加了遷移率。這樣，因?yàn)?重簡并性導(dǎo)帶能谷的<110> 方向上的有效質(zhì)量同樣地被減小，所以可以認(rèn)為當(dāng)(110)表面上的應(yīng) 變像(001)表面一樣也較大時(shí)，<110>方向上的單軸拉伸應(yīng)變具有最 優(yōu)應(yīng)變方向。
如上所述，根據(jù)本實(shí)施方案的結(jié)構(gòu)，在nMISFET和pMISFET 兩者中，平面取向和應(yīng)變方向都被優(yōu)化，并且nMISFET和pMISFET 具有相同電流方向。這樣，可以實(shí)現(xiàn)多柵CMOS結(jié)構(gòu)，這種多柵CMOS 結(jié)構(gòu)不會(huì)造成電路設(shè)計(jì)的面積代價(jià)或者復(fù)雜性，同時(shí)改善了遷移率。
之后，具有如圖1所示這樣的多柵CMOS結(jié)構(gòu)的半導(dǎo)體器件可 以通過常規(guī)的精細(xì)(fine) MISFET制造工藝來制造，即，形成柵絕 緣膜11和21，形成柵電極12和22，形成延伸摻雜層(extension doping layer)，形成柵側(cè)壁絕緣膜13和23，以及形成源/漏區(qū)14和24。
如上所述，根據(jù)本實(shí)施方案，可以實(shí)現(xiàn)由具有單軸拉伸應(yīng)變的 Si-nMISFET和具有單軸壓縮應(yīng)變的SGOI ( GOI) -pMISFET所構(gòu)成 的多柵CMOS。此外，在該情況中，在nMISFET和pMISFET兩者 中，平面取向和應(yīng)變方向都被優(yōu)化，并且nMISFET和pMISFET具 有相同電流方向。這樣的話，可以改善驅(qū)動(dòng)能力而沒有電路設(shè)計(jì)的面 積代價(jià)或復(fù)雜性。
要注意的是雖然在本實(shí)施方案中基礎(chǔ)襯底的平面取向是(OOl)， 但是當(dāng)基礎(chǔ)襯底的平面取向是(110 )表面時(shí)本發(fā)明同樣有效，在該情 況下，如圖6所示，鰭片的上表面為(110)表面，而鰭片的側(cè)表面為 (001)表面。在該情況下，同樣地，由于與使用(OOl)襯底的情況 中相同的理由，在多柵MISFET和平面MISFET兩者的nMISFET和 pMISFET兩者中都可以得到由應(yīng)變引起的遷移率增加。 (第二實(shí)施方案)
圖7A和7B為橫截面視圖，其顯示了根據(jù)本發(fā)明第二實(shí)施方案 所述的具有多柵CMOS結(jié)構(gòu)半導(dǎo)體器件的器件結(jié)構(gòu)。要注意，由相同 附圖標(biāo)記標(biāo)注的部分等同于圖3A和3B中的那些部分，因此省略其詳
細(xì)描述o
在第一實(shí)施方案中，已經(jīng)描述了三柵MISFET的實(shí)施方案，其 中鰭片的上表面和側(cè)表面被用作溝道。第二實(shí)施方案顯示了全包圍柵 (gate all-around ) MISFET的制造，其中整個(gè)錄片被柵所覆蓋。
在本實(shí)施方案中，如圖5所示，nMISFET形成區(qū)和pMISFET 形成區(qū)的每一個(gè)中都形成鰭片，然后通過濕法蝕刻去除每個(gè)靖片的溝 道下面的掩埋氧化膜2。然后，形成第一柵絕緣膜11和第一柵電極12 以包圍nMISFET形成區(qū)中的整個(gè)溝道，并形成笫二柵絕緣膜21和笫 二柵電極22以包圍pMISFET形成區(qū)中的整個(gè)溝道。
如果采用這樣的結(jié)構(gòu)，就可以得到與第一實(shí)施方案中一樣的效 果。此外，因?yàn)椴捎萌鼑鷸沤Y(jié)構(gòu)，所以可以進(jìn)一步增加?xùn)烹姌O對溝 道的控制能力.
(第三實(shí)施方案)
圖8A和8B為橫截面視困，其顯示了根據(jù)本發(fā)明第三實(shí)施方案 所述的具有多柵CMOS結(jié)構(gòu)半導(dǎo)體器件的器件結(jié)構(gòu)。要注意，由相同 附圖標(biāo)記標(biāo)注的部分等同于圖3中的那些部分，因此省略其詳細(xì)描述。
本實(shí)施方案顯示了雙柵MISFET的制造，其中只使用縛片的兩 個(gè)側(cè)表面作為溝道。
在本實(shí)施方案中，以這樣一種狀態(tài)來形成柵絕緣膜11和21以及
柵電極12和22,即，讓用于形成靖片的掩模材料16和26 (例如，Si 的氮化物膜)留在鰭片的上表面上。這樣，鰭片的上表面就不受柵電 極12和22的控制，從而制造雙柵MISFET。
如果采用這樣的結(jié)構(gòu)，就可以得到與第一實(shí)施方案中一樣的效
果。另外，在本實(shí)施方案中，因?yàn)榭昭ㄟw移率具有關(guān)系(110)>(100), 所以相比于三柵結(jié)構(gòu)，可以增加遷移率。
另外，在本實(shí)施方案中，形成大厚度的掩模材料16和26使得可 以將鰭片兩側(cè)上的柵電極12和22電氣隔離，由此基于雙柵獨(dú)立地控 制右側(cè)和左側(cè)溝道。
(第四實(shí)施方案)
圖9A和9B為橫截面視圖，其顯示了根據(jù)本發(fā)明笫四實(shí)施方案 所述的具有多柵CMOS結(jié)構(gòu)半導(dǎo)體器件的器件結(jié)構(gòu)。要注意，由相同 附圖標(biāo)記標(biāo)注的部分等同于圖3中的那些部分，因此省略其詳細(xì)描述。
本實(shí)施方案顯示了將本發(fā)明應(yīng)用于只使用鰭片上表面作為溝道 的常規(guī)平面MISFET的情況。
在本實(shí)施方案中，如圖5所示，在nMISFET形成區(qū)和pMISFET 形成區(qū)的每個(gè)中均形成鰭片，然后執(zhí)行器件隔離工藝，例如，常規(guī)STI (淺槽隔離)，以埋入和平整每個(gè)鰭片的兩個(gè)側(cè)表面中的器件隔離絕 緣膜18和28并只暴露各自鰭片的上表面。接著，在nMISFET形成 區(qū)，第一柵絕緣膜ll被形成于Si層10的上表面上，并且笫二柵電極 12被形成于第一柵絕緣膜11和掩埋絕緣膜18上。另外，在pMISFET 形成區(qū)，第一柵絕緣膜21被形成于SiGe層20的上表面上，并且第二 柵電極22被形成于第一柵絕緣膜21和掩埋絕緣膜28上。
如果釆用這樣的結(jié)構(gòu)，nMISFET和pMISFET中每個(gè)的平面取 向和應(yīng)變方向就被最優(yōu)化，并且可以實(shí)現(xiàn)其中電流方向彼此相等的平 面CMOS結(jié)構(gòu)。 (修改)
要注意本發(fā)明并不只限于各個(gè)前述實(shí)施方案。雖然在實(shí)施方案中 描述了 nMISFET和pMISFET兩者都由一個(gè)鰭片構(gòu)成的例子，但是
本發(fā)明對于每個(gè)由多個(gè)縛片構(gòu)成的MISFET同樣有效。此外，笫二半 導(dǎo)體區(qū)不只限于SiGe，也可以用Ge。另外，掩埋絕緣膜的基礎(chǔ)襯底 無需限于單晶襯底，也可以使用各種半導(dǎo)體襯底。
此外，雖然在實(shí)施方案中Si為p型而SiGe或Ge為n型，但是 第一和第二半導(dǎo)體區(qū)的導(dǎo)電類型無需受限，并且可以使用沒有摻雜的 本征半導(dǎo)體。
其它優(yōu)點(diǎn)和修改對于本領(lǐng)域技術(shù)人員將是容易得到的。所以，本 發(fā)明廣義上不只限于文中所示和所述的特定細(xì)節(jié)和代表性實(shí)施方案. 因此，可以在由所附權(quán)利要求及其等同要求所定義的總的發(fā)明構(gòu)思之 精神或范圍內(nèi)對本發(fā)明做出各種修改。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于包括絕緣層；以及被形成于絕緣層上的、具有n溝道的n溝道MIS晶體管和具有p溝道的pMIS晶體管，其中，n溝道MIS晶體管的n溝道由在溝道長度方向上具有單軸拉伸應(yīng)變的Si層形成，p溝道MIS晶體管的p溝道由在溝道長度方向上具有單軸壓縮應(yīng)變的SiGe或Ge層形成，并且n溝道MIS晶體管和p溝道MIS晶體管中每一個(gè)的溝道長度的方向都為<110>方向。
2. 根據(jù)權(quán)利要求1所述的器件，其特征在于Si層和SiGe或Ge 層中每一個(gè)的上表面為(001)表面。
3. 根據(jù)權(quán)利要求1所述的器件，其特征在于Si層和SiGe或Ge 層中每一個(gè)的上表面為(110)表面。
4. 一種半導(dǎo)體器件，其特征在于包括 絕緣層；第一半導(dǎo)體區(qū)，其被形成為具有在絕緣層上沿著一個(gè)方向延伸的 兩個(gè)側(cè)表面的線性形狀，其縱向?yàn)?lt;110>方向，并且由在<110>方向上 具有單軸拉伸應(yīng)變的Si制成；n溝道MIS晶體管，其形成于第一半導(dǎo)體區(qū)中，該n溝道MIS 晶體管包括第一柵電極，其隔著第一柵絕緣膜至少形成于第一半導(dǎo) 體區(qū)的兩個(gè)側(cè)表面上并以<110>方向?yàn)槠錅系篱L度方向；以及笫一源/ 漏區(qū)，其形成于第一半導(dǎo)體區(qū)中以將第一柵電極夾在其間；第二半導(dǎo)體區(qū)，其被形成為具有在絕緣層上平行于第一半導(dǎo)體區(qū) 的兩個(gè)側(cè)表面的線性形狀，其縱向?yàn)?lt;110>方向，并且由在<110>方向 上具有單軸壓縮應(yīng)變的SiGe或Ge制成；以及p溝道MIS晶體管，其形成于第二半導(dǎo)體區(qū)中，該p溝道MIS 晶體管包括笫二柵電極，其隔著笫二柵絕緣膜至少形成于笫二半導(dǎo) 體區(qū)的兩個(gè)側(cè)表面上，并以<110>方向?yàn)槠錅系篱L度方向；以及笫二源/漏區(qū)，其形成于第二半導(dǎo)體區(qū)中以將第一柵電極夾在其間。
5. 根據(jù)權(quán)利要求4所述的器件，其特征在于笫一半導(dǎo)體區(qū)和笫二 半導(dǎo)體區(qū)的每個(gè)的上表面為(001)表面。
6. 根據(jù)權(quán)利要求4所述的器件，其特征在于第一半導(dǎo)體區(qū)和第二 半導(dǎo)體區(qū)的每個(gè)的上表面為(110)表面。
7. 根據(jù)權(quán)利要求4所述的器件，其特征在于第一半導(dǎo)體區(qū)和第二 半導(dǎo)體區(qū)的每個(gè)的垂直于其縱向的寬度都在大于等于5 nm到小于等于500 nm的范圍內(nèi)。
8. 根據(jù)權(quán)利要求4所述的器件，其特征在于第一柵電極和第二柵 電極中的每個(gè)具有三柵結(jié)構(gòu)，其中三柵結(jié)構(gòu)被形成于第一半導(dǎo)體區(qū)和 第二半導(dǎo)體區(qū)的每個(gè)的上表面以及兩個(gè)側(cè)表面上。
9. 根據(jù)權(quán)利要求4所述的器件，其特征在于第一柵電極和第二柵 電極的每個(gè)都具有全包圍柵結(jié)構(gòu)，其中全包圍柵結(jié)構(gòu)被形成于笫一半 導(dǎo)體區(qū)和第二半導(dǎo)體區(qū)的每個(gè)的上、下表面以及兩個(gè)側(cè)表面上。
10. —種半導(dǎo)體器件，其特征在于包括 絕緣層；第一半導(dǎo)體區(qū)，其被形成為線性形狀以具有在絕緣層上沿著一個(gè) 方向延伸的兩個(gè)側(cè)表面，其縱向?yàn)?lt;110>方向，并且由在<110>方向上 具有單軸拉伸應(yīng)變的Si制成；第一器件隔離絕緣膜，其被形成為將第一半導(dǎo)體區(qū)的兩個(gè)側(cè)表面 埋入其中；n溝道MIS晶體管，其形成于第一半導(dǎo)體區(qū)的上表面上，該n 溝道MIS晶體管包括第一柵電極，其隔著第一柵絕緣膜形成于第一 半導(dǎo)體區(qū)上以將<110>方向作為其溝道長度方向；以及第一源/漏區(qū)，其形成于笫一半導(dǎo)體區(qū)中；第二半導(dǎo)體區(qū)，其被形成為線性形狀以具有在絕緣層上平行于第一半導(dǎo)體區(qū)的兩個(gè)側(cè)表面，其縱向?yàn)?lt;110>方向，并且由在<110>方向 上具有單軸壓縮應(yīng)變的SiGe或Ge制成；第二器件隔離絕緣膜，其被形成為將笫二半導(dǎo)體區(qū)的兩個(gè)側(cè)表面 埋入其中；以及p溝道MIS晶體管，其形成于第二半導(dǎo)體區(qū)的上表面上，該p 溝道MIS晶體管包括第二柵電極，其隔著第二柵絕緣膜形成于第二 半導(dǎo)體區(qū)上以將<110>方向作為其溝道長度方向；以及笫二源/漏區(qū)， 其形成于第二半導(dǎo)體區(qū)中。
11. 根據(jù)權(quán)利要求10所述的器件，其特征在于第一半導(dǎo)體區(qū)和第 二半導(dǎo)體區(qū)的每個(gè)的上表面為(001)表面。
12. 根據(jù)權(quán)利要求10所述的器件，其特征在于第一半導(dǎo)體區(qū)和笫 二半導(dǎo)體區(qū)的每個(gè)的上表面為(110)表面。
13. 根據(jù)權(quán)利要求10所述的器件，其特征在于第一半導(dǎo)體區(qū)和笫 二半導(dǎo)體區(qū)的每個(gè)的垂直于其縱向的寬度都在大于等于5 nm到小于 等于500 nm的范圍內(nèi)。
14. 一種制造半導(dǎo)體器件的方法，其特征在于包括以下步驟 在絕緣體上形成具有雙軸拉伸應(yīng)變的Si層；在Si層的一部分上外延生長SiGe層；氧化SiGe層以在絕緣體上形成具有壓縮應(yīng)變的SiGe或Ge層； 通過蝕刻使各個(gè)層成為平行于<110>方向的條紋困案，以形成由 在<110>方向上具有單軸拉伸應(yīng)變的Si層制成的笫一半導(dǎo)體區(qū)和在 <110>方向上具有單軸壓縮應(yīng)變的SiGe或Ge層制成的第二半導(dǎo)體區(qū)；在第一半導(dǎo)體區(qū)中形成具有沿著溝道長度方向的單軸拉伸應(yīng)變 的n溝道MIS晶體管；以及在第二半導(dǎo)體區(qū)中形成具有沿著溝道長度方向的單軸壓縮應(yīng)變的p溝道MIS晶體管。
15. 根據(jù)權(quán)利要求14所述的方法，其特征在于絕緣層上所形成的 Si層具有為(001)表面的表面。
16. 根據(jù)權(quán)利要求14所述的方法，其特征在于所述在Si層的一部 分上外延生長SiGe層的步驟包括在Si層的n溝道MIS晶體管形成 區(qū)上形成掩模材料，以及然后在未被掩模材料復(fù)蓋的p溝道MIS晶體 管形成區(qū)中外延生長SiGe層。
17.根據(jù)權(quán)利要求14所述的方法，其特征在于所述形成n溝道MIS晶體管的步驟包括形成第一柵電極，其以垂直于<110>方向的方向橫穿過第一半導(dǎo)體區(qū)；接著在笫一半導(dǎo)體區(qū)中用第一柵電極作為掩模來形成第一源/漏區(qū)，所述形成p溝道MIS晶體管的步驟包括形成第二柵電極，其以垂直于<110>方向的方向橫穿過笫二半導(dǎo)體區(qū)；接著在第二半導(dǎo)體 區(qū)中用第二柵電極作為掩模來形成第二源/漏區(qū)。
全文摘要
半導(dǎo)體器件包括絕緣層(2)，以及被形成于絕緣層(2)上的，具有n溝道的n溝道MIS晶體管和具有p溝道的pMIS晶體管，其中n溝道MIS晶體管的n溝道是由具有溝道長度方向上單軸拉伸應(yīng)變的Si層(10)形成，p溝道MIS晶體管的p溝道是由具有溝道長度方向上單軸壓縮應(yīng)變的SiGe或Ge層(20)形成，并且n溝道MIS晶體
文檔編號H01L27/12GK101202288SQ20071019891
公開日2008年6月18日 申請日期2007年12月7日 優(yōu)先權(quán)日2006年12月8日
發(fā)明者入澤壽史, 杉山直治, 高木信一 申請人:株式會(huì)社東芝