納米鰭隧穿晶體管的制作方法

文檔序號：6886761閱讀：225來源：國知局

專利名稱：納米鰭隧穿晶體管的制作方法
技術領域：
本發(fā)明大體上涉及半導體裝置，且更特定來說涉及具有亞光刻溝道的隧穿晶體管。
背景技術：
半導體行業(yè)存在市場驅動的減小例如晶體管等裝置的尺寸以及增加襯底上裝置密度的需要。一些產(chǎn)品目標包含較低功率消耗、較高性能以及較小尺寸。晶體管長度已變得很小，使得當其關閉時電流繼續(xù)流動，從而消耗電池并影響性能。當金屬氧化物半導體(MOS)晶體管的柵極-源極電壓小于其電壓閾值時，其在亞閾值區(qū)內。此特征在于漏極電流隨著柵極-源極電壓的指數(shù)變化。隨著技術進步，亞閾值泄漏電流可成指數(shù)增長并變?yōu)榭偣β屎纳⒌娜找嬖龃蟮姆至?。電池壽命較重要的手持或便攜式裝置的設計者非常關注此問題，因此在實現(xiàn)滿意性能的同時使功率耗散最小是日益重要的目標。泄漏電流是DRAM電路中的顯著問題，因為其減少了電容器單元十.的電荷存儲保持時間。
圖1說明以因數(shù)k縮小的多種裝置參數(shù)的一般趨勢和關系。舉例來說，在常規(guī)晶體管結構中，結深度應比溝道長度小得多。因此，參看圖1說明的晶體管100，針對近似1000A長的溝道長度102，結深度101應大約為幾百埃。此類淺結難以通過常規(guī)植入和擴散技術形成。需要極高等級的溝道摻雜來抑制短溝道效應，例如漏極感應勢壘降低、閾值電壓下降以及亞閾值導電。這些極高的摻雜等級導致泄漏增加且載流子遷移率減小。閾值電壓量值較小而實現(xiàn)重要的過驅動和合理的切換速度。然而如圖2說明，小閾值電壓導致相對大的亞閾值泄漏電流。因此，由于歸因于較高摻雜的較低載流子遷移率和較高泄漏而無法獲得歸因于較短溝道的預期改善的性能。
圖3說明常規(guī)平面CMOS晶體管的60毫伏/10X10 —6體積分數(shù)(mV/decade)的理想亞閾值斜率與具有短溝道效應的常規(guī)平面晶體管結構的大約120毫伏/10X10 —6體積分數(shù)到80毫伏/10X10 —6體積分數(shù)的亞閾值斜率之間的比較。此圖反映了在常規(guī)納米級平面CMOS晶體管技術中控制和減小亞閾值泄漏電流的難度。問題由于納米級CMOS 電路中使用的較低電源電壓而加劇，所述電壓現(xiàn)在大約是2.5 V，且計劃變?yōu)樯踔粮?而達到1.2V范圍內。當晶體管接通時，亞閾值泄漏電流應低于晶體管電流電平至少八個數(shù)量級或八十倍，以便提供良好的I ff/I^比率；但1.2 V電源不能為常規(guī)平面裝置提供足夠的電壓擺動以既提供高電流又提供低亞閾值泄漏。接通晶體管需要高于闔值電壓 VT的某個顯著的電壓過驅動，且關閉晶體管亞閾值泄漏需要若干倍的閾值電壓斜率，圖3中說明為大約100毫伏/10X10^體積分數(shù)。
一些建議的解決此問題的設計使用具有超薄主體的晶體管或表面空間電荷區(qū)隨其它晶體管尺寸縮小而縮小的晶體管。還建議雙重柵或雙柵晶體管結構來縮小晶體管。如行業(yè)中通常使用，"雙重柵"指具有可用單獨且獨立電壓驅動的前柵極和后柵極的晶體管，且"雙柵"指兩個柵極在相同電位時驅動的結構。柵極主體連接晶體管提供動態(tài)或變化的閾值電壓，從而在晶體管接通時提供低閾值，在晶體管斷開時提供高閾值。雙柵裝置結構的實例是鰭式場效應晶體管(FinFET)。還建議"三柵"結構和包圍柵極結構。在"三柵"結構中，柵極在溝道的三個側面上。在包圍柵極結構中，柵極包圍或環(huán)繞晶體管溝道。包圍柵極結構提供對晶體管溝道的合意的控制，但此結構在實踐中難以實現(xiàn)。
圖4說明具有漏極、源極以及通過柵極絕緣體與半導體主體分離的前柵極和后柵極的雙重柵MOSFET，且還說明由漏極產(chǎn)生的電場。雙重柵和/或雙柵MOSFET的一些特性優(yōu)于常規(guī)塊狀硅MOSFET,因為與單個柵極相比，兩個柵極較好地使溝道的源極端屏蔽于由漏極電極產(chǎn)生的電場。包圍柵極進一步使源極屏蔽于由漏極電極產(chǎn)生的電場。圖 5大體上說明雙重柵、雙柵或包圍柵極MOSFET與常規(guī)塊狀硅MOSFET的亞閾值特性相比的改善的亞閾值特件。當雙重柵和/或雙柵MOSFET斷開時，亞閾值電流較快地減具有亞光刻溝道尺寸的MOSFET (例如鰭式場效應晶體管)可具有60毫伏/10X10 —6 體積分數(shù)的亞閾值斜率，其小于與較大的常規(guī)平面MOSFET相關聯(lián)的亞閾值斜率。然而仍需要種具有大幅減小的亞閾值泄漏的新裝置結構。

發(fā)明內容
隧穿晶體管可具有接近零的亞閾值斜率。本文揭示具有包圍晶體管主體的柵極的垂直隧穿晶體管，其具有小于亞光刻尺寸的寬度尺寸。這些具有包圍柵極的薄隧穿晶體管用于在CMOS電路中獲得低亞閾值泄漏。各種實施例通過從形成于襯底上的非晶結構生長晶體納米鰭、通過蝕刻晶體襯底以從所述晶體襯底界定晶體納米鰭，或通過從形成于所述襯底上的非晶結構生長晶體納米線來提供亞光刻主體。各種實施例使用側壁間隔物技術來實現(xiàn)亞光刻尺寸。
各種方面涉及一種晶體管。各種晶體管實施例包含納米鰭，其具有在第一方向上
的亞光刻橫截面寬度以及在正交于所述第一方向上的第二方向上的對應于最小特征尺
寸的橫截面寬度；包圍柵極絕緣體，其圍繞所述納米鰭；以及包圍柵極，其圍繞所述納米鰭并通過所述包圍柵極絕緣體與所述納米鰭分離。在所述納米鰭底端的第一導電類型的第一源極/漏極區(qū)和在所述納米鰭頂端的第二導電類型的第二源極/漏極區(qū)在所述第源極/漏極區(qū)與所述第二源極/漏極區(qū)之間界定垂直定向的溝道區(qū)。各種晶體管實施例包含晶體柱，其具有至少一個亞光刻橫截面尺寸且形成于襯底表面上；包圍柵極絕緣體，其圍繞所述晶體柱；以及包圍柵極，其圍繞所述晶體柱并通過所述包圍柵極絕緣體與所述晶體柱分離。所述晶體柱適于在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間提供垂直定向的溝道區(qū)。
各種方面涉及一種形成晶體管的方法。根據(jù)本發(fā)明的各種實施例，形成納米鰭，其具有在第一方向上的亞光刻橫截面寬度以及在正交于所述第一方向上的第二方向上的對應于最小特征尺寸的橫截面寬度。形成包圍柵極絕緣體，其圍繞所述納米鰭，且形成包圍柵極，其圍繞所述納米鰭并通過所述包圍柵極絕緣體與所述納米鰭分離。所述納米鰭適于在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間提供垂直定向的溝道。各種實施例在襯底上形成非晶半導體柱，且重結晶所述半導體柱以形成所述納米鰭。各種實施例在結晶襯底中蝕刻溝槽以從所述襯底形成所述納米鰭。
根據(jù)所述方法的各種實施例，形成晶體柱，其具有至少一個亞光刻橫截面尺寸，包含在襯底上形成非晶半導體柱且重結晶所述半導體柱以形成所述晶體柱。形成包圍柵極絕緣體，其圍繞所述晶體柱，且形成包圍柵極，其圍繞所述晶體柱并通過所述包圍柵極絕緣體與所述晶體柱分離。所述晶體柱適于在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間提供垂直定向的溝道區(qū)。
從以下對本發(fā)明標的物的描述和參考圖式將明了這些和其它方面、實施例、優(yōu)點和特征。

圖1說明以因數(shù)k縮小的多種裝置參數(shù)的一般趨勢和關系。圖2說明常規(guī)硅MOSFET中的亞閾值泄漏。
圖3說明常規(guī)平面CMOS晶體管的60毫伏/10X 10 —6體積分數(shù)的理想亞閾值斜率與具有短溝道效應的常規(guī)平面晶體管結構的大約120毫伏/10X10 —6體積分數(shù)到80毫伏/10 X 10 —6體積分數(shù)的亞閾值斜率之間的比較。
圖4說明具有漏極、源極、通過柵極絕緣體與半導體主體分離的前柵極和后柵極的雙重柵MOSFET，以及由漏極產(chǎn)生的電場。
圖5大體上說明雙重柵、雙柵和包圍柵極MOSFET與常規(guī)塊狀硅MOSFET的亞閾值特性相比的改善的亞閾值特性。
圖6說明晶體管結構，其具有垂直亞光刻溝道、包圍柵極、以及相同導電類型的源極/漏極區(qū)。
圖7說明根據(jù)本發(fā)明標的物的各種實施例的隧穿晶體管，其具有垂直亞光刻溝道、包圍柵極以及不同導電類型的源極/漏極區(qū)。
圖8說明根據(jù)本發(fā)明各種實施例，當晶體管柵極未偏壓時圖7的隧穿晶體管的電操作的能帶圖。
圖9說明根據(jù)本發(fā)明各種實施例，當晶體管柵極偏壓時圖7的隧穿晶體管的電操作的能帶圖。
圖10說明根據(jù)本發(fā)明標的物的各種實施例的圖7隧穿晶體管的隧穿晶體管漏極電流對柵極-源極電壓關系的圖，且說明根據(jù)本發(fā)明標的物的各種實施例的亞閾值泄漏電流。
圖IIA到IIH說明根據(jù)本發(fā)明標的物的各種實施例的用于生長納米線主體以提供用于隧穿晶體管的垂直溝道的過程。
圖12A到12L說明根據(jù)本發(fā)明標的物的各種實施例的用于生長納米鰭主體以提供用于隧穿晶體管的垂直溝道的過程。
圖13A到13L說明根據(jù)本發(fā)明標的物的各種實施例的用于蝕刻襯底以界定納米鰭主體而提供用于隧穿晶體管的垂直溝道的過程。
圖14說明根據(jù)本發(fā)明標的物的各種實施例的形成隧穿納米鰭晶體管的方法。
圖15說明根據(jù)本發(fā)明標的物的各種實施例的生長用于隧穿晶體管的亞光刻晶體管
主體的方法。
圖16說明根據(jù)各種實施例的用于隧穿納米鰭晶體管陣列的納米鰭布局的俯視圖。
圖n說明根據(jù)本發(fā)明標的物的各種實施例的包含隧穿晶體管的或非門邏輯電路。
圖18說明根據(jù)本發(fā)明標的物的各種實施例的包含隧穿晶體管的與非門邏輯電路。圖19是根據(jù)本發(fā)明標的物的各種實施例的存儲器裝置的各種實施例的高級組織的簡化框圖。
圖20說明根據(jù)各種實施例的具有一個或一個以上隧穿晶體管的電子系統(tǒng)的圖。圖21描繪具有控制器和存儲器的系統(tǒng)的實施例的圖。
具體實施例方式
以下具體實施方式
涉及附圖，附圖以說明的方式展示可實踐本發(fā)明標的物的特定方面和實施例。充分詳細描述這些實施例以使所屬領域的技術人員能夠實踐本發(fā)明標的物。本發(fā)明標的物的各種實施例不一定相互排斥，岡為一個實施例的方面可與另…實施例的方面組合。在不脫離本發(fā)明標的物的范圍的情況下可利用其它實施例且可做出結構、邏輯和電氣改變。在以下描述中，術語"晶片"和"襯底"可互換使用以大體上指代上面形成集成電路的任何結構，且還指代在集成電路制造的各個階段期間的此類結構。兩個術語均包含摻雜和未慘雜半導體、支撐半導體或絕緣材料上的半導體的外延層、此類層的組合以及此項技術中已知的其它此類結構。本申請案中使用的術語"水平"界定為平行于晶片或襯底的常規(guī)平面或表面的平面，無論晶片或襯底的定向如何。術語"垂直"指代垂直于上文界定的水平的方向。例如"在.，.上"、"側面"、"較高"、"較低"、"上方"和"下方"的前置詞是相對于在晶片或襯底的頂面上的常規(guī)平面或表面而界定的，無論晶片或襯底的定向如何。因此，以下具體實施方式
不應以限制性意義來理解，且本發(fā)明的范圍僅由所附權利要求書以及此權利要求書具有的等效物的完整范圍來界定。
本發(fā)明標的物涉及具有包圍柵極和亞光刻溝道的隧穿晶體管。隧穿晶體管結構的各種實施例及其形成方法在下文描述。所述結構包含生長的納米線隧穿晶體管、生長的納米鰭隧穿晶體管以及蝕刻的納米鰭晶體管。下文還描述納米鰭陣列的布局、CMOS邏輯電路的實例以及較高級的裝置和系統(tǒng)。
隧穿晶體管圖6說明晶體管結構603，其具有垂直亞光刻溝道604、包圍柵極605、以及相同導電類型的源極/漏極區(qū)606和607。所述晶體管可以是例如2006年4月4日申請的第 11/397,430號和2006年4月4日申請的第11/397,358號美國申請案中描述的納米鰭晶體管，或可以是例如2006年4月4日申請的第11/397,527號美國申請案中描述的納米線晶體管。包圍柵極605圍繞主體或溝道604,且通過包圍柵極絕緣體608與主體或溝道 604分離。襯底經(jīng)摻雜以在襯底中形成導電線609,其導電連接到底部源極/漏極區(qū)606。
圖7說明根據(jù)本發(fā)明標的物的各種實施例的隧穿晶體管，其具有垂直亞光刻溝道、包圍柵極以及不同導電類型的源極/漏極區(qū)。說明的實施例形成于硅襯底或N+阱中。替代實施例可對襯底使用其它導電摻雜。
代替如圖6說明的晶體管中在襯底中形成的常規(guī)N+源極區(qū)，本發(fā)明標的物的第一源極/漏極區(qū)706是P+摻雜。另外，將第一源極/漏極區(qū)706耦合到電路中的其它組件的源極布線709也是P+摻雜的。
輕度摻雜的薄p型體704形成于第一源極/漏極區(qū)706上。在一個實施例中，這是以 0.1微米技術實施的，使得晶體管具有大約100 nm的高度和在25到50 nm范圍內的厚度。替代實施例可使用其它高度和/或厚度范圍。
N+摻雜的第二源極/漏極區(qū)707形成于硅主體704的頂部。接觸件710形成于第二源極/漏極區(qū)707上以允許晶體管的第二源極/漏極區(qū)連接到電子電路的其它組件。此連接件可以是金屬或某種其它材料。
柵極絕緣體層708圍繞薄主體709形成。絕緣體可以是氧化物或某種其它類型的介電材料。一些實施例通過使半導體主體氧化而形成絕緣體。舉例來說，一實施例對硅柱執(zhí)行熱氧化過程以提供圍繞柱的氧化硅柵極絕緣體。
控制柵極705圍繞絕緣體層708形成。如此項技術中眾所周知，對控制柵極的適當偏壓引起在第---與第二源極/漏極區(qū)706與707之間的溝道區(qū)中形成N溝道。
可植入P+第一源極/漏極區(qū)。由于P+摻雜總是低于N+，因此無需遮蔽柱的頂部，因為其將保持N+。所得的柱在側壁下方具有P+區(qū)且在頂部具有N+區(qū)。柱是薄的且？+ 區(qū)將在柱下方擴散和合并。在一實施例中，晶體管結構具有生長的或沉積的柵極絕緣體以及由側壁蝕刻技術形成的包圍柵極。
圖8和9說明圖6的晶體管的操作的能帶圖。每一圖的上部線指示導帶的能量且下部線指示價帶的能量。圖8說明根據(jù)本發(fā)明標的物的各種實施例的當晶體管柵極未偏壓時圖7的隧穿晶體管的電操作的能帶圖。圖展示溝道以及N+第二源極/漏極區(qū)811和P+ 第一源極/漏極區(qū)812。在非導電條件下，源極/漏極區(qū)之間存在大勢壘813。圖9說明根據(jù)本發(fā)明標的物的各種實施例的當晶體管柵極偏壓時圖7的隧穿晶體管的電操作的能帶圖。晶體管的電操作是基于MOS柵極PIN型二極管(pin-diode)。向柵極施加偏壓產(chǎn)生導電條件，其中一旦電子濃度退化就引發(fā)形成電子通道。隧道結914形成于溝道的P+ 側。施加漏極偏壓引起帶彎曲，且N型區(qū)導電帶位于源極區(qū)中的價帶邊緣下方。接著電子可從源極價帶隧穿到引發(fā)的n型溝道區(qū)，導致漏極電流。由于在溝道中的導帶邊緣拉到源極中的價帶下方之前沒有隧穿，因此接通特性非常尖銳且亞閾值斜率接近隧穿晶體管的理想值0毫伏/10X10 —6體積分數(shù)，如圖IO說明。
圖10說明根據(jù)本發(fā)明標的物的各種實施例的圖7隧穿晶體管的隧穿晶體管漏極電流對柵極-源極電壓關系的圖，且說明根據(jù)本發(fā)明標的物的各種實施例的亞閾值泄漏電流。此圖展示由對隧穿晶體管的實施例的偏壓導致的亞閾值電流1015的非常陡的斜率 "S"。圖IO的垂直的漏極電流軸是對數(shù)標度，而水平的VGS軸是線性的。
形成垂直亞光刻溝道的方法
以下論述涉及硅晶體管實施例。在閱讀和理解本發(fā)明之后，所屬領域的技術人員將了解如何使用本文包含的教示來使用其它半導體形成具有亞光刻溝道的隧穿晶體管。生長納米線主體的方法
圖IIA到IIH說明根據(jù)木發(fā)明標的物的各種實施例的用于生長納米線主體以提供用于隧穿晶體管的垂直溝道的過程。說明的過程形成具有包圍柵極的晶體納米棒。說明的過程揭示于2006年4月4日申請的標題為"具有包圍柵極的納米線晶體管"("Nanowire Transistor With Surrounding Gate,")的第11/397,527號美國申請案中，其以全文引用的方式并入本文。
圖IIA說明襯底1117上的第一層1116,其中孔1118形成于第一層中。第一層能夠經(jīng)蝕刻以在層內界定孔。根據(jù)各種實施例，？L 1118形成于硅襯底1117上的氮化硅層1116 中，使得孔延伸穿過氮化硅層到達硅襯底。在說明的實施例中，孔以對應于最小特征尺寸的尺寸形成。每一孔的中心對應于納米線晶體管的所需位置。納米線晶體管陣列可具有行與列之間的中心到中心間距2F 。
提供氧化物層以在第一層中蝕刻孔之后覆蓋第一層。各種實施例在氮化硅層上形成氧化硅。一些實施例通過化學氣相沉積(CVD)工藝沉積氧化硅。
圖IIB說明在方向性蝕刻氧化物以在孔的側面上留下氧化物側壁U19(用以減小所得孔的尺寸)且將所得結構平面化之后的結構。例如在100 nm技術中，氧化物側壁將孔的尺寸減小到人約30 nm。在此實例中，晶體管的主體區(qū)的厚度將大約是特征尺寸的 1/3。一些實施例使用化學機械拋光(CMP)工藝將結構平面化。圖11C說明形成于所得結構上的厚非晶半導體材料1120的層。非晶材料填充由側壁1119界定的孔。各種實施例沉積非晶硅作為非晶材料。圖UD說明在例如通過CMP 平面化以僅在孔'l'留下非晶半導體材料之后的所得結構。
圖IIE說明在移除側壁(例如，氧化硅側壁)之后的所得結構。將結構熱處理以使用例如稱為固相外延(SPE)的工藝使非晶半導體1120 (例如，a-硅)結晶為晶體納米棒(1120-C表示)。非晶半導體柱1120與半導體晶片(例如，硅晶片)接觸，且晶片中的晶體作為非晶半導體柱中晶體生長的種源。SPE工藝的晶體形成在圖11E中由箭頭 1121說明。
圖IIF說明在移除第一層(例如，氮化硅)而留下從襯底表面延伸離開的晶體納米棒1120-C之后且在所得結構上形成柵極絕緣體1122之后的結構。一實施例通過熱氧化工藝形成柵極絕緣體。因此，對于晶片是硅晶片且納米棒是晶體硅納米棒的實施例，柵極絕緣體是氧化硅。可使用其它柵極絕緣體，例如高K絕緣體。
圖IIG說明在柵極材料1123形成于晶體納米棒1120-C的側壁上之后的結構的側視圖，且圖11H說明所述結構的沿著圖IIG的11H-11H的橫截面圖。一實施例積柵極材料并蝕刻所得結構以僅在納米棒的側壁上留下柵極材料。根據(jù)各種實施例，使用多晶硅作為柵極材料。決定晶體管溝道長度的柱高度可小于最小光刻尺寸。各種實施例提供大約100 nm的溝道長度。這些具有包繞柵極的納米棒可用于形成具有包圍或包繞柵極的納米線晶體管?？尚纬瑟毩⒌木w管或晶體管陣列，如2006年4月4日申請的標題為"具有包圍柵極的納米線晶體管"("NanowireTransistor With Surrounding Gate.")的第11/397,527號美國申請案中揭示。
生長納米鰭主體的方法
圖12A到12L說明根據(jù)本發(fā)明標的物的各種實施例的用于生長納米鰭主體以提供用于隧穿晶體管的垂直溝道的過程。說明的過程揭示于2006年4月4日申請的標題為"生長的納米鰭晶體管"("Grown Nanofin Transistors,")的第11/397,430號美國申請案中，其以全文引用的方式并入本文。
這里揭示納米鰭晶體管，以及在襯底上將垂直非晶硅納米鰭重結晶以制成單晶硅納米鰭晶體管的制造技術。本發(fā)明標的物的方面提供具有垂直溝道的納米鰭晶體管，其中在鰭的底部存在第一源極/漏極區(qū)且在鰭的頂部存在第二源極/漏極區(qū)。
圖12A和12B分別說明半導體結構1224的俯視圖和沿著12B-12B的橫截面圖，所述半導體結構1224具有氮化硅層1225、氮化硅層中的孔1226以及沿著孔的壁的非晶硅的側壁間隔物1227。在氮化硅層中蝕刻孔，且沉積并方向性蝕刻非晶硅以僅在側壁上保留。蝕刻孔1226穿過氮化硅層1225到達硅晶片或襯底1228。
圖12C和12D分別說明在移除氮化硅層之后的結構1224的俯視圖和沿著線 12D-I2D的橫截面圖。如說明的，在移除氮化硅層之后，留下側壁1227作為持續(xù)的窄的非晶硅區(qū)。所得的持續(xù)硅圖案可稱為"跑道"圖案，因為其具有大體伸長的矩形形狀。線的寬度由非晶硅的厚度而不是遮蔽和光刻來確定。舉例來說，根據(jù)各種實施例，非晶硅的厚度可大約為20 nm到50 nm。使用固相外延(SPE)生長工藝來重結晶持續(xù)的窄的非晶硅區(qū)。SPE生長工藝包含對結構進行退火或熱處理以引起非晶硅結晶，其從與用作用于結晶生長的種源的硅襯底1228的界面處開始，直到持續(xù)的窄的硅區(qū)的剩余部分。
圖12E說明在應用掩模層之后的結構1224的俯視圖。蝕刻陰影區(qū)域，留下由晶體硅形成的獨立鰭。圖12F和12G分別說明獨立鰭1229的圖案的俯視圖和沿著線12G-12G 的橫截面圖。埋入的摻雜區(qū)1230充當?shù)谝辉礃O/漏極區(qū)。根據(jù)各種實施例，埋入可摻雜區(qū)可經(jīng)圖案化以在鰭陣列的行或列方向上形成導電線。
圖12H說明結構的俯視圖，其中鰭由柵極絕緣體1231和柵極1232包圍?？梢愿鞣N 方式沉積或以其它方式形成柵極絕緣體。舉例來說，可通過熱氧化工藝在硅鰭上形成氧化硅。柵極可以是任何柵極材料，例如多晶硅或金屬。沉積并方向性蝕刻柵極材料以僅在具有柵極絕緣體的鰭結構的側壁上留下柵極材料。布線可定向于"x方向"或"y方向"。
圖121和12J分別說明在用絕緣體1233回填結構且沿著鰭的長邊在"x方向"上形成柵極布線1234之后圖12H說明的結構的俯視圖和沿著線12J-12J的橫截面圖。各種實施例用氧化硅來回填所述結構。在經(jīng)回填的絕緣體中形成溝槽以沿著鰭的側面行進，且在溝槽中形成柵極線。在各種實施例中，一個柵極線沿著鰭的一個側面行進，與鰭結構的包圍柵極接觸。一些實施例在鰭的第一側面上提供第一柵極線且在鰭的第二側面上提供第二柵極線。可沉積和方向性蝕刻例如多晶硅或金屬的柵極布線材料以僅在側壁上保留。柵極布線材料適當接觸用于鰭的包圍柵極。在各種實施例中，可蝕刻柵極材料和柵極布線材料以使柵極和柵極布線凹入鰭的頂部下方。整個結構可用例如氧化硅的絕緣體回填并平面化以在表面上僅留下氧化物?？赏ㄟ^蝕刻暴露柱或鰭的頂部?？稍邛挼捻敳?部分中植入第二源極/漏極區(qū)，且可通過常規(guī)技術制成與漏極區(qū)的金屬接觸件。金屬布線可例如在"x方向"上行進，且埋入的源極布線可垂直于圖解中的紙張平面而行進。
圖12K和12L分別說明在用絕緣體回填結構且沿著鰭的短邊在"y方向"上形成柵極布線之后的結構的俯視圖和沿著線12L-12L的橫截面圖。沿著鰭的側面在"y方向" 上開溝槽?？沙练e和方向性蝕刻例如多晶硅或金屬的柵極布線材料1234以僅在側壁上保留并接觸鰭上的柵極。在各種實施例中，蝕刻柵極材料和柵極布線材料以使柵極和柵極布線凹入鰭的頂部下方。整個結構可用例如氧化硅的絕緣體1233回填并平面化以在表面上僅留下回填絕緣體。接著可蝕刻接觸件開口和漏極摻雜區(qū)到達柱的頂部，且通過常規(guī)技術制成經(jīng)植入的漏極區(qū)1235和與漏極區(qū)的金屬接觸件1236。金屬布線可例如垂直于圖解中的紙張平面而行進，且埋入的源極布線1230在"x方向"上行進。在沉積非晶硅之前對埋入的源極/漏極進行圖案化并植入。圖12L給出具有漏極/源極區(qū)、凹入柵極以及源極/漏極區(qū)布線的完成鰭結構中的一者的說明。這些納米鰭FET可具有大的W/L 比率且能夠比納米線FET傳導更多電流。蝕刻納米鰭主體的方法
本文揭示納米鰭晶體管以及將納米鰭蝕刻到襯底或晶片中并用于制作單晶體納米鰭晶體管的制造技術。以下論述涉及硅納米鰭實施例。在閱讀和理解木發(fā)明之后，所屬領域的技術人員將了解如何使用其它半導體來形成納米鰭。本發(fā)明標的物的方而提供具有垂直溝道的納米鰭晶體管，其中在鰭的底部存在第一源極/漏極區(qū)，在鰭的頂部存在第二源極/漏極區(qū)。
根據(jù)一實施例，將氮化硅沉積在硅晶片上，且用非晶硅(a-硅)層覆蓋氮化硅。圖 13A說明在非晶硅1339中界定孔1338且形成側壁間隔物1340之后的結構1337的側視圖?？?338延伸到氮化硅層1341，該層置于例如硅晶片的襯底1342上。各種實施例通過氧化非晶硅來形成側壁間隔物。圖13B說明在用厚非晶硅層1339覆蓋結構之后結構 1337的側視圖。圖13C說明在將結構平面化(如箭頭1344說明)至少達到移除非晶硅頂部上的氧化物的程度之后的結構1337。可使用例如化學機械拋光(CMP)工藝來平面化所述結構。這留下暴露于表面上的氧化物1340的伸長矩形圖案，也稱為"跑道" (racetrack)圖案。圖案線的寬度由氧化物厚度而不是遮蔽和光刻來確定。舉例來說，根據(jù)各種實施例，氧化物厚度可在大約20 nm到50 nm的范圍內。
圖13D說明跑道圖案上的掩模，其選擇性覆蓋氧化物的部分并暴露氧化物的其它部分。由陰影條說明的暴露的氧化物部分被移除。執(zhí)行例如氫氧化鉀(KOH)蝕刻的蝕刻工藝以移除非晶硅。氧化物或在圖13D說明的掩蔽和蝕刻之后保留的氧化物的部分在蝕刻期間保護氮化物。在移除非晶硅之后可蝕刻氮化物1341，隨后進行方向性硅蝕刻，其將晶片1342蝕刻到氮化物層下方的預定深度。氮化物圖案保護局部硅區(qū)域免于蝕刻，導致硅的硅鰭1343從硅晶片的現(xiàn)在較低的表面突出，如圖13E說明。圖13F和13G說明在鰭的頂部和鰭的底部處的溝槽用摻雜劑植入之后的結構的俯視圖和側視圖。如圖 13F說明，溝槽中的摻雜劑形成導電線1344 (例如，源極線)。摻雜劑還在鰭的底部或底部部分處形成源極/漏極區(qū)。因為鰭極薄，所以溝槽中的摻雜能夠在鰭下方完全擴散。條可在行或列方向上。
圖13H說明在圍繞鰭1343形成柵極絕緣體1345且圍繞柵極絕緣體形成并通過柵極絕緣體與鰭分離柵極材料1346之后的結構1337。舉例來說，一實施例使用熱氧化工藝來氧化硅鰭。根據(jù)各個實施例，柵極材料1346可以是多晶硅或金屬。
圖131和13J分別說明第一陣列實施例的俯視圖和沿著線13J-13J的橫截面圖。結構 1337用絕緣體1347 (例如，氧化物)回填，且在鰭的側面上產(chǎn)生溝槽?？沙练e并方向性蝕刻例如多晶硅或金屬的柵極布線材料1348以僅保留在側壁上并接觸用于鰭的包圍柵極1346。可蝕刻柵極材料和柵極布線材料以使其凹入鰭的頂部下方。整個結構可再次用氧化物回填并平面化以在表面上僅留下氧化物。接著可蝕刻接觸開口和漏極摻雜區(qū)到達柱和經(jīng)植入的漏極區(qū)的頂部，且通過常規(guī)技術制成與漏極區(qū)的金屬接觸件。在此情況下，金屬布線可在"x方向"上行進，且埋入的源極布線1349可垂直于圖解中的紙張平面而行進。
,13K和13L分別說明第二陣列實施例的俯視圖和沿著線13L-13L的橫截面圖。結構1337用絕緣體1347 (例如，氧化物)回填，且在"y方向"上于鰭1343的側面上產(chǎn) 生溝槽?？沙练e并方向性蝕刻例如多晶硅或金屬的柵極布線材料1348以僅保留在側壁上并接觸鰭上的柵極。可蝕刻柵極材料和柵極布線材料以使其凹入鰭的頂部下方。整個結構可用絕緣體(例如，氧化物)回填并平面化以在表面上僅留下氧化物。接著可蝕刻接觸開口和漏極摻雜區(qū)到達柱和經(jīng)植入的漏極區(qū)的頂部，且通過常規(guī)技術制成與漏極區(qū) 的金屬接觸件。在此情況下，金屬布線可垂直于圖解中的紙張平面而行進，且埋入的源極布線可在"x方向"上行進。
在第一和第二陣列實施例中，埋入的源極/漏極可在形成包圍柵極絕緣體和包圍柵極之前植入。圖13L說明具有漏極/源極區(qū)1350和1351、凹入柵極1346以及源極/漏極區(qū) 布線1349的完成鰭結構中的一者。這些納米鰭場效應晶體管可具有大的W/L比率且將比納米線場效應晶體管傳導更多電流。
還可使用例如由圖14和15提供的流程圖來一般說明圖IIA到IIH、 12A到12L和 13A到13L中說明的過程。圖14說明根據(jù)本發(fā)明標的物的各種實施例的形成隧穿納米鰭晶體管的方法。在說明的實施例中，在1452處，納米鰭形成有亞光刻橫截面。將在納米鰭中界定垂直定向的溝道。納米鰭可通過生長例如圖12A到12L中說明的晶體納米鰭而形成，且可通過蝕刻晶體襯底以界定例如圖13A到13L中說明的納米鰭而形成。在 1453處，在柱的底端形成第一源極/漏極區(qū)。第一源極/漏極區(qū)是第一導電類型，例如？+區(qū)。第一源極/漏極區(qū)可在納米鰭形成之前形成。第一源極/漏極區(qū)也可在納米鰭形成之后形成，因為納米鰭非常薄，且植入摻雜劑能夠在納米鰭下方完全擴散。在1454處，圍繞納米鰭形成包圍柵極絕緣體，且圍繞納米鰭形成包圍柵極并通過包圍柵極絕緣體而與納米鰭分離。在1455處，在納米鰭的頂端形成第二源極/漏極區(qū)。第二源極/漏極區(qū)具有不同于第一導電類型的第二導電類型(例如，N+)。應注意，第一源極/漏極區(qū)可為第二導電類型(N+)且第二源極/漏極區(qū)可為第一導電類型(P+)。
圖15說明根據(jù)本發(fā)明標的物的各種實施例的生長用于隧穿晶體管的亞光刻晶體管主體的方法。在1556處，從襯底上的非晶半導體生長具有亞光刻橫截面的晶體柱。將在晶體柱中界定垂直定向的溝道。柱可以是例如圖UA到UH說明的納米線，或例如圖 12A到12L說明的納米鰭。在1557處，在柱的底端形成第一源極/漏極區(qū)。第一源極/ 漏極區(qū)是第一導電類型，例如P+區(qū)。第一源極/漏極區(qū)可在晶體柱形成之前形成。第一源極/漏極區(qū)也可在晶體柱形成之后形成，因為柱非常薄，且植入的摻雜劑能夠在柱下方完全擴散。在1558處，圍繞柱形成包圍柵極絕緣體，且圍繞柱形成包圍柵極并通過包圍柵極絕緣體而與柱分離。在1559處，在柱的頂端形成第二源極/漏極區(qū)。第二源極/ 漏極區(qū)具有不同于第一導電類型的第二導電類型(例如，N+)。應注意，第一源極/漏極區(qū)可為第二導電類型(N+)且第二源極/漏極區(qū)可為第一導電類型(P+)?？尚纬瑟毩⒌?晶體管或晶體管陣列。
納米鰭陣列
圖16說明根據(jù)各種實施例的用于納米鰭晶體管陣列的納米鰭布局的俯視圖。圖說明側壁間隔物1660的兩個"跑道"，且進一步說明通過蝕刻移除的側壁間隔物的部分。用于形成側壁間隔物軌道的孔以最小特征尺寸(1F)形成。掩模條帶1661具有最小特征尺寸(1F)的寬度，且分隔最小特征尺寸(1F)。在說明的布局中，納米鰭的列具有大約2F的中心到中心間距，且納米鰭的行具有大約1F的中心到中心間距。而且，如圖 16說明，由于納米鰭由孔的壁上的側壁間隔物形成，因此第一與第二行之間的中心到中心間距將比1F尺寸略小出對應于納米鰭厚度的量(1F-AT),且第二與第三行之間的中心到中心間距將比1F略大出對應于納米鰭厚度的量(1F+AT)。大體上，第一與第二行之間的中心到中心間距將比特征尺寸間隔(NF)略小出對應于納米鰭厚度的量 (NF-AT)，且第二與第三行之間的中心到中心間距將比特征尺寸間隔(NF)略大出對應于納米鰭厚度的量(NF+AT)。
邏輯電路
圖17說明根據(jù)本發(fā)明標的物的各種實施例的包含隧穿晶體管的或非門邏輯電路。A、 B和C輸入引入用于說明的CMOS邏輯電路的邏輯電平。這些輸入中任一者上的邏輯低輸入信號接通其相應的PMOS晶體管1772-1774并斷開其相應的隧穿晶體管 1775-1777。邏輯高輸入信號具有相反的作用。接通隧穿晶體管1775-1777中任- 者的作用是將輸出帶到接地(即，邏輯0)。接通所有PMOS晶體管1772-1774具有的作用是將輸出帶到VDD (即，邏輯1)。
圖18說明根據(jù)本發(fā)明標的物的各種實施例的包含隧穿晶體管的與非門邏輯電路。本申請案將隧穿晶體管并入與非門CMOS邏輯電路作為最靠近Vss的NMOS晶體管。三個輸入A、 B、 C中任一者上的邏輯低輸入信號引起其相應的PMOS裝置1878-1880 接通，并將輸出拉到邏輯高。所有輸入上的邏輯高接通相應的NMOS晶體管1881-1882 和將輸出拉到邏輯低的隧穿晶體管1883。
本發(fā)明標的物的隧穿晶體管提供實質上減小的亞閾值泄漏電流且因此提供CMOS 電路的降低功率的操作，例如圖17和18的或非門和與非門邏輯電路分別說明。這些實施例僅用于說明目的，因為本發(fā)明標的物的隧穿晶體管可在任何晶體管電路中使用。
較高級裝置/系統(tǒng)
圖19是根據(jù)本發(fā)明標的物的各種實施例的存儲器裝置的各種實施例的高級組織的簡化框圖。說明的存儲器裝置1984包含存儲器陣列1985以及讀取/寫入控制電路1986 以經(jīng)由通信線或通道1987對存儲器陣列執(zhí)行操作。說明的存儲器裝置1954可以是存儲卡或存儲器模塊，例如單列直插存儲器模塊(SIMM)和雙列直插存儲器模塊(DIMM)。在閱讀和現(xiàn)解本發(fā)明之后，所屬領域的技術人員將了解，存儲器陣列和/或控制電路中的半導體組件能夠使用隧穿晶體管來制造，如上文所述。上文已描述用于這些裝置的結構和制造方法。
存儲器陣列1985包含若干存儲器單元1988。陣列中的存儲器單元排列成行和列。在各種實施例中，字線1989連接行中的存儲器單元，且位線1990連接列中的存儲器單元。讀取/寫入控制電路1986包含用以選擇所需行的字線選擇電路1991，用以選擇所需列的位線選擇電路1992以及用以針對存儲器陣列1985中的選定存儲器單元檢測存儲器狀態(tài)的讀取電路1993。
圖20說明根據(jù)各種實施例的具有一個或一個以上隧穿晶體管的電子系統(tǒng)的圖。電子系統(tǒng)2094包含控制器2095、總線2096以及電子裝置2097,其中總線2096提供控制器2095與電子裝置2097之間的通信通道。在各種實施例中，控制器和/或電子裝置包含如本文先前論述的隧穿晶體管。說明的電子系統(tǒng)2094可包含但不限于信息處理裝置、無線系統(tǒng)、電信系統(tǒng)、光纖系統(tǒng)、電光系統(tǒng)以及計算機。圖21描繪具有控制器2102和存儲器2103的系統(tǒng)2101的實施例的圖?？刂破?102 和/或存儲器2103可包含根據(jù)各種實施例的隧穿晶體管。說明的系統(tǒng)2101還包含電子設備2104和總線2105，總線2105用于提供控制器與電子設備之間以及控制器與存儲器之間的通信通道?？偩€可包含每一者獨立配置的地址、數(shù)據(jù)總線和控制總線，或可使用共同的通信通道來提供地址、數(shù)據(jù)和/或控制，其使用由控制器調節(jié)。在一實施例中，電子設備2104可以是類似于存儲器2103配置的額外存儲器。一實施例可包含耦合到總線 2105的一個或多個外圍裝置2106。外圍裝置可包含顯示器、額外存儲器或可結合控制器和/或存儲器操作的其它控制裝置。在一實施例中，控制器是處理器?？刂破?102、存儲器2103、電子設備2104以及外圍裝置2106中的任一者可包含根據(jù)各種實施例的隧穿晶體管。系統(tǒng)2101可包含但不限于信息處理裝置、電信系統(tǒng)和計算機。含有本發(fā)明中描述的隧穿晶體管的應用包含用于存儲器模塊、裝置驅動器、功率模塊、通信調制解調器、處理器模塊以及專用模塊中的電子系統(tǒng)，且可包含多層多芯片模塊。此電路可進 -步為例如時鐘、電視機、手機、個人計算機、汽車、工業(yè)控制系統(tǒng)、飛機等多種電子系統(tǒng)的子組件。
存儲器可實現(xiàn)為根據(jù)各種實施例的含有隧穿晶體管的存儲器裝置。應了解，實施例同等適用于任何尺寸和類型的存儲器電路，且不希望限于特定類型的存儲器裝置。存儲器類型包含DRAM、 SRAM (靜態(tài)隨機存取存儲器)或快閃存儲器。另外，DRAM可以是同步DRAM，通常稱為SGRAM (同步圖形隨機存取存儲器)、SDRAM (同步動態(tài)隨機存取存儲器)、SDRAM II以及DDR SDRAM (雙數(shù)據(jù)速率SDRAM)。各種出現(xiàn)的存儲器技術能夠使用具有隧穿晶體管的晶體管。
本發(fā)明包含若干過程、電路圖和單元結構。本發(fā)明標的物不限于特定過程順序或邏輯布置。盡管本文已說明和描述了特定實施例，但所屬領域的技術人員將了解，經(jīng)計劃以實現(xiàn)相同目的的任何布置均可代替所示的特定實施例。本申請案希望涵蓋對本發(fā)明標的物的改動或變化。應了解，希望上文描述是說明性的而不是限制性的。所屬領域的技術人員在審閱上文描述之后將了解上述實施例和其它實施例的組合。應參考所附權利要求書以及此權利要求書具有的等效物的完整范圍來確定本發(fā)明標的物的范圍。
權利要求
1. 一種晶體管，其包括納米鰭，其具有在第一方向上的亞光刻橫截面寬度以及在正交于所述第一方向上的第二方向上的對應于最小特征尺寸的橫截面寬度；包圍柵極絕緣體，其圍繞所述納米鰭；包圍柵極，其圍繞所述納米鰭并通過所述包圍柵極絕緣體與所述納米鰭分離；以及在所述納米鰭底端的第一導電類型的第一源極/漏極區(qū)和在所述納米鰭頂端的第二導電類型的第二源極/漏極區(qū)，用以在所述第一源極/漏極區(qū)與所述第二源極/漏極區(qū)之間界定垂直定向的溝道區(qū)。
2. 根據(jù)權利要求1所述的晶體管，其中所述納米鰭由晶體襯底形成，且在所述襯底中蝕刻的溝槽界定所述納米鰭。
3. 根據(jù)權利要求1所述的晶體管，其中所述納米鰭形成于襯底表面上。
4. 根據(jù)權利要求1所述的晶體管，其中所述第一源極/漏極區(qū)具有P+導電性且所述第二源極/漏極區(qū)具有N+導電性。
5. 根據(jù)權利要求4所述的晶體管，其進一步包括在所述襯底中且連接到所述第一源極 /漏極區(qū)的P+導電線。
6. —種形成晶體管的方法，其包括形成納米鰭，其具有在第一方向上的亞光刻橫截面寬度以及在正交于所述第一方向的第二方向上的對應于最小特征尺寸的橫截面寬度；形成包圍柵極絕緣體，其圍繞所述納米鰭；以及形成包圍柵極，其圍繞所述納米鰭并通過所述包圍柵極絕緣體與所述納米鰭分離，其中所述納米鰭適于在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間提供垂直定向的溝道。 ~
7. 根據(jù)權利要求6所述的方法，其中形成納米鰭包含在襯底上形成非晶半導體柱，且重結晶所述半導體柱以形成所述納米鰭。
8. 根據(jù)權利要求6所述的方法，其中形成納米鰭包含在結晶襯底中蝕刻溝槽以從所述襯底形成所述納米鰭。
9. 根據(jù)權利要求6所述的方法，其中所述第一源極/漏極區(qū)具有P+導電性且所述第二源極/漏極區(qū)具有N+導電性。
10. 根據(jù)權利要求9所述的方法，其進一步包括在所述襯底中形成P+導電線以接觸所述第一源極/漏極區(qū)。
11. 一種晶體管，其包括晶體柱，其具有至少一個亞光刻橫截面尺寸且形成于襯底表面上；包圍柵極絕緣體，其圍繞所述晶體柱；以及包圍柵極，其圍繞所述晶體柱并通過所述包圍柵極絕緣體與所述晶體柱分離，其中所述晶體柱適于在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間提供垂直定向的溝道區(qū)。
12. 根據(jù)權利要求11所述的晶體管，其中所述第一源極/漏極區(qū)具有P+導電性且所述第二源極/漏極區(qū)具有N+導電性。
13. 根據(jù)權利要求12所述的晶體管，其進一步包括在所述襯底中且連接到所述第一源極/漏極區(qū)的P+導電線。
14. 根據(jù)權利要求11所述的晶體管，其中所述晶體柱是晶體納米線，其具有在第一方向上的亞光刻橫截面寬度和在正交于所述第一方向的第二方向上的亞光刻橫截面寬度。
15. 根據(jù)權利要求11所述的晶體管，其中所述晶體柱是晶體納米鰭，其具有在第一方向上的亞光刻橫截面寬度和在正交于所述第一方向的第二方向上的對應于最小特征尺寸的橫截面寬度。
16. —種形成晶體管的方法，其包括形成晶體柱，其具有至少一個亞光刻橫截面尺寸，包含在襯底上形成非晶半導體柱且重結晶所述半導體柱以形成所述晶體柱；形成包圍柵極絕緣體，其圍繞所述晶體柱；以及形成包圍柵極，其圍繞所述晶體柱并通過所述包圍柵極絕緣體與所述品體柱分離，其中所述晶體柱適于在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間提供垂直定向的溝道。
17. 根據(jù)權利要求16所述的方法，其中形成具有至少一個亞光刻橫截面尺寸的晶體柱包含形成晶體納米鰭，所述晶體納米鰭具有在第一方向上的亞光刻橫截面寬度以及在正交于所述第一方向的第二方向上的對應于最小特征尺寸的橫截面寬度。
18. 根據(jù)權利要求16所述的方法，其中形成具有至少一個亞光刻橫截面尺寸的晶體柱包含形成晶體納米線，所述晶體納米線具有在第一方向上的亞光刻橫截面寬度和在正交于所述第一方向的第二方向上的亞光刻橫截面寬度。
19. 根據(jù)權利要求16所述的方法，其中所述第一源極/漏極區(qū)具有P+導電性且所述第二源極/漏極區(qū)具有N+導電性。
20. 根據(jù)權利要求19所述的方法，其進一步包括在所述襯底中形成且連接到所述第一源極/漏極區(qū)的P+導電線。
21. —種形成晶體管的方法，其包括形成晶體管主體，包含在晶體襯底上形成非晶半導體材料柱，所述柱具有亞光刻厚度；以及執(zhí)行固相外延(SPE)工藝以使用所述晶體襯底作為晶體生長的種源來結晶所述非晶半導體材料，所述晶體管主體在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間在所述結晶的半導體柱中形成；形成包圍柵極絕緣體，其圍繞所述半導體柱；以及形成包圍柵極，其圍繞所述平.導體柱且通過所述包圍柵極絕緣體與所述卡導體柱分離。
22. 根據(jù)權利要求21所述的方法，其中在晶體襯底上形成非晶半導體材料柱包含在晶體硅襯底上形成非晶硅柱。
23. 根據(jù)權利要求21所述的方法，其中形成所述包圍柵極絕緣體包含形成氧化硅。
24. 根據(jù)權利要求21所述的方法，其中形成包圍柵極包含形成多晶硅柵極。
25. 根據(jù)權利要求21所述的方法，其中形成包圍柵極包含形成金屬柵極。
26. 根據(jù)權利要求21所述的方法，其進一步包括將所述包圍柵極凹入以使得所述包圍柵極具有小于所述柱的高度的高度。
27. 根據(jù)權利要求21所述的方法，其進一步包括在所述襯底中形成所述第一源極/漏極區(qū)以及在所述柱的頂部部分中形成所述第二源極/漏極區(qū)。
28. —種晶體管，其包括晶體襯底；第一源極/漏極區(qū)，其具有第一導電類型且形成于所述晶體襯底中；晶體半導體柱，其形成于所述襯底上且與所述第一源極/漏極區(qū)接觸，所述半導體柱具有小于最小特征尺寸的橫截面尺寸；第二源極/漏極區(qū)，其具有第二導電類型且形成于所述柱的頂部部分中；柵極絕緣體，其圍繞所述柱形成；以及包圍柵極，其圍繞所述柱形成且通過所述柵極絕緣體與所述柱分離。
29. 根據(jù)權利要求28所述的晶體管，其中所述半導體柱具有大約為所述最小特征尺寸的三分之一的橫截面尺寸。
30. 根據(jù)權利要求28所述的晶體管，其中所述半導休柱具冇大約30nm的橫截面尺寸。
31. 根據(jù)權利要求28所述的晶體管，其中所述柵極絕緣體包含氧化硅。
32. 根據(jù)權利要求28所述的晶體管，其中所述柵極包含多晶硅柵極。
33. 根據(jù)權利要求28所述的晶體管，其中所述柵極包含金屬柵極。
34. —種形成晶體管的方法，其包括形成晶體管主體，包含在晶體襯底上形成非晶半導體材料鰭，所述鰭具有在至少一個方向上的小于最小特征尺寸的橫截面厚度；以及執(zhí)行固相外延(SPE)工藝以使用所述晶體襯底作為晶體生長的種源來結晶所述非晶半導體材料，所述晶體管主體在第一導電類型的第一源極/漏極區(qū)與第二導電類型的第二源極/漏極區(qū)之間在所述結晶的半導體柱中形成；形成包圍柵極絕緣體，其圍繞所述半導體柱；以及形成包圍柵極，其圍繞所述半導體柱且通過所述包圍柵極絕緣體與所述半導體柱分離。
35. 根據(jù)權利要求34所述的方法，其中所述鰭具有在第一方向上的對應于最小特征長度的橫截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征長度的橫截面厚度。
36. 根據(jù)權利要求34所述的方法，其中在晶體襯底上形成非晶半導體材料鰭包含在晶體硅襯底上形成非晶硅柱。
37. 根據(jù)權利要求34所述的方法，其中形成所述包圍柵極絕緣體包含形成氧化硅。
38. 根據(jù)權利要求34所述的方法，其中形成包圍柵極包含形成多晶硅柵極。
39. 根據(jù)權利要求34所述的方法，其進一步包括將所述包圍柵極凹入以使得所述包圍柵極具有小于所述鰭的高度的高度。
40. 根據(jù)權利要求34所述的方法，其進一步包括在所述鰭的第一端形成具有P+區(qū)的所述第一源極/漏極區(qū)以及在所述鰭的第二端形成具有N+區(qū)的所述第二源極/漏極R。
41. 根據(jù)權利要求40所述的方法，其中所述第一源極/漏極區(qū)在所述第二源極/漏極區(qū)下方，且溝道區(qū)垂直定向于所述第一與第二源極/漏極區(qū)之間。
42. —種晶體管，其包括晶體襯底；晶體平導體鰭，其在所述襯底上，所述卞導體鰭具有小于最小特征尺寸的橫截而尺寸，其中所述鰭在第一導電類型的下部源極/漏極區(qū)與第二導電類型的上部源極/ 漏極區(qū)之間提供垂直定向的溝道；柵極絕緣體，其圍繞所述鰭形成；以及包圍柵極，其圍繞所述鰭形成且通過所述柵極絕緣體與所述鰭分離。
43. 根據(jù)權利要求42所述的晶體管，其中所述晶體襯底是硅晶片。
44. 根據(jù)權利要求42所述的晶體管，其中所述柵極絕緣體包含氧化硅。
45. 根據(jù)權利要求42所述的晶體管，其中所述柵極包含多晶硅。
46. 根據(jù)權利要求42所述的晶體管，其中所述柵極包含金屬。
47. 根據(jù)權利要求42所述的晶體管，其中所述下部源極/漏極區(qū)具有P+導電性且所述上部源極/漏極區(qū)具有N+導電性。
48. 根據(jù)權利要求47所述的晶體管，其進一步包括在所述襯底中形成且連接到所述下部源極/漏極區(qū)的P+導電線。
49. 一種形成晶體管的方法，其包括從晶體襯底形成鰭；在所述襯底中在所述鰭下方形成第一導電類型的第一源極/漏極區(qū)；形成包圍柵極絕緣體，其圍繞所述鰭；形成包圍柵極，其圍繞所述鰭且通過所述包圍柵極絕緣體與所述鰭分離；以及在所述鰭的頂部部分中形成第二導電類型的第二源極/漏極區(qū)。
50. 根據(jù)權利要求49所述的方法，其中所述第一源極/漏極區(qū)具有P+導電性且所述第二源極/漏極區(qū)具有N+導電性。
51. 根據(jù)權利要求50所述的方法，其進一步包括在所述襯底中形成且連接到所述第一源極/漏極區(qū)的P+導電線。
52. 根據(jù)權利要求49所述的方法，其中所述鰭具有在第一方向上的對應于最小特性長度的橫截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征長度的橫截面厚度。
53. 根據(jù)權利要求49所述的方法，其中從晶體襯底形成鰭包含從晶體硅襯底形成鰭。
54. 根據(jù)權利要求49所述的方法，其中從晶體襯底形成鰭包含蝕刻所述晶體襯底以形成所述鰭。
55. 根據(jù)權利要求49所述的方法，其中在所述襯底中在所述鰭下方形成第一源極/漏極區(qū)包含在鄰近于所述襯底的溝槽中植入摻雜劑并在所述鰭下方擴散所述摻雜劑。
56. 根據(jù)權利要求55所述的方法，其中擴散包含將所述摻雜劑擴散到所述鰭的底部部分中。
57. 根據(jù)權利要求49所述的方法，其中形成包圍柵極絕緣體包含形成氧化硅。
58. 根據(jù)權利要求49所述的方法，其中形成包圍柵極包含形成多晶硅柵極。
59. 根據(jù)權利要求49所述的方法，其進一步包括將所述包圍柵極凹入以使得所述包圍柵極具有小于所述鰭的高度的高度。
60. 根據(jù)權利要求49所述的方法，其進一步包括形成鄰近于所述包圍柵極且與所述包圍柵極接觸的柵極接觸件。
61. 根據(jù)權利要求49所述的方法，其進一步包括形成鄰近于所述包圍柵極目.與所述包圍柵極接觸的至少一個柵極線。
62. 根據(jù)權利要求61所述的方法，其中形成鄰近于所述包圍柵極且與所述包圍柵極接觸的至少一個柵極線包含形成鄰近于所述包圍柵極的第一側面且與所述包圍柵極的第一側面接觸的第一柵極線以及鄰近于所述包圍柵極的第二側面且與所述包圍柵極的第二側面接觸的第二柵極線，所述第一和第二側面定位在所述鰭的相對側面上。
63. 根據(jù)權利要求61所述的方法，其中所述鰭具有帶有短邊和長邊的矩形占據(jù)面積，其中形成鄰近于所述包圍柵極且與所述包圍柵極接觸的至少一個柵極線包含形成柵極線以在所述長邊上接觸所述包圍柵極。
64. 根據(jù)權利要求61所述的方法，其中所述鰭具有帶有短邊和長邊的矩形占據(jù)面積，其中形成鄰近于所述包圍柵極且與所述包圍柵極接觸的至少一個柵極線包含形成柵極線以在所述短邊上接觸所述包圍柵極。
65. 根據(jù)權利要求49所述的方法，其中形成包圍柵極包含形成多晶硅包圍柵極。
66. —種晶體管，其包括晶體襯底，其中蝕刻有溝槽以從所述襯底形成晶體半導體鰭，所述鰭具有小于最小特征尺寸的橫截面尺寸第一源極/漏極區(qū)，其具有第一導電類型且在所述晶體襯底中形成于所述鰭的底部，以及第二源極/漏極區(qū)，其具有第二導電類型且形成于所述鰭的頂部部分中以在所述第一與第二源極/漏極區(qū)之間的所述鰭中界定垂直定向的溝道區(qū)；柵極絕緣體，其圍繞所述鰭形成；以及包圍柵極，其圍繞所述鰭形成且通過所述柵極絕緣體與所述鰭分離。
67. 根據(jù)權利要求66所述的晶體管，其中所述晶體襯底包含硅。
68. 根據(jù)權利要求66所述的晶體管，其中所述晶體襯底是晶體硅晶片。
69. 根據(jù)權利要求66所述的晶體管，其中所述包圍柵極絕緣體包含氧化硅。
70. 根據(jù)權利要求66所述的晶體管，其中所述包圍柵極包含多晶硅。
71. 根據(jù)權利要求66所述的晶體管，其中所述包圍柵極包含金屬。
全文摘要
本文揭示具有包圍晶體管主體的柵極的垂直隧穿晶體管，其具有小于亞光刻尺寸的寬度尺寸。這些具有包圍柵極的薄隧穿晶體管用于獲得低亞閾值泄漏。各種實施例通過從形成于襯底上的非晶結構生長晶體納米鰭、通過蝕刻晶體襯底以從所述晶體襯底界定晶體納米鰭，或通過從形成于所述襯底上的非晶結構生長晶體納米線來提供亞光刻主體。本文還提供其它方面和實施例。
文檔編號H01L21/20GK101416288SQ200780012084
公開日2009年4月22日申請日期2007年4月3日優(yōu)先權日2006年4月4日
發(fā)明者倫納德·福布斯申請人:美光科技公司

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