專利名稱：浮動?xùn)艠O存儲器裝置和制造技術(shù)
方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例大體上涉及存儲器裝置，且更明確地說涉及在鄰近浮動?xùn)艠O之間具 有減小的干擾的浮動?xùn)艠O存儲器裝置。
背景技術(shù)：
本部分希望向讀者介紹此項技術(shù)中可能與下文描述和/或主張的本發(fā)明的各方面有 關(guān)的各方面。相信此論述有助于向讀者提供背景信息以便于更好地理解本發(fā)明的各方 面。因此，應(yīng)了解這些陳述應(yīng)在此條件下閱讀，且不是對現(xiàn)有技術(shù)的承認(rèn)。
基于處理器的系統(tǒng)(例如計算機)通常包含一個或一個以上存儲器裝置以為系統(tǒng)提 供存儲能力。系統(tǒng)存儲器一般以一個或一個以上集成電路芯片或裝置的形式提供，且一 般包含隨機存取存儲器(RAM)和只讀存儲器(ROM)兩者。系統(tǒng)RAM通常較大且為 易失性，并提供系統(tǒng)的主存儲器。靜態(tài)RAM和動態(tài)RAM是通常采用類型的隨機存取 存儲器。相比之下，系統(tǒng)ROM—般較小且包含非易失性存儲器以用于存儲初始化例行 程序和識別信息。電可擦除只讀存儲器(EEPROM)是一種通常采用類型的只讀存儲器， 其中可使用電荷來對存儲器中的數(shù)據(jù)進行編程和/或擦除。
具有特定用途的一類非易失性存儲器是快閃存儲器?？扉W存儲器是可以塊為單位進 行擦除和再編程的一類EEPROM?？扉W存儲器常用于個人計算機系統(tǒng)中以便存儲基本輸 入輸出系統(tǒng)(BIOS)程序，使得其可容易更新?？扉W存儲器還用于無線電子裝置，因為 其使制造商能夠在新的通信協(xié)議變得標(biāo)準(zhǔn)化時支持新的通信協(xié)議，且提供遠程升級裝置 以獲得增強特征的能力。
典型快閃存儲器包含具有以行和列布置的大量存儲器單元的存儲器陣列。存儲器單 元一般分組為若干個塊，使得單元群組可被同時編程或擦除。每一存儲器單元包含能夠 保持電荷的浮動?xùn)艠O場效應(yīng)晶體管。浮動?xùn)艠O存儲器單元不同于標(biāo)準(zhǔn)MOSFET設(shè)計之 處在于其除了標(biāo)準(zhǔn)控制柵極之外還包含電隔離柵極，稱為"浮動?xùn)艠O"。浮動?xùn)艠O一般 形成于溝道上且通過柵極氧化物與溝道分離?？刂茤艠O直接形成于浮動?xùn)艠O上方且通過 另一薄氧化層與浮動?xùn)艠O分離。浮動?xùn)艠O存儲器單元通過將電荷保持在浮動?xùn)艠O內(nèi)而存 儲信息。通過從浮動?xùn)艠O添加或移除電荷，單元的閾值電壓改變，從而界定此存儲器單 元是否經(jīng)編程或擦除。NAND快閃存儲器裝置是常見類型的快閃存儲器裝置，如此稱謂是因為基本存儲器 單元配置所布置的邏輯形式。通常，NAND快閃存儲器裝置的存儲器單元陣列經(jīng)布置以 使得陣列的一行的每一存儲器單元的控制柵極連接到字選擇線。陣列的列包含在一對選 擇線(源極選擇線和漏極選擇線)之間源極到漏極串聯(lián)連接在一起的存儲器單元串(常 稱為NAND串)。源極選擇線包含位于NAND串與源極選擇線之間的每一相交處的源極 選擇柵極，且漏極選擇線包含位于NAND串與漏極選擇線之間的每一相交處的漏極選擇 柵極。選擇柵極通常是場效應(yīng)晶體管。每一源極選擇柵極連接到源極線，而每一漏極選 擇柵極連接到列位線。
行解碼器通過選擇連接到存儲器單元的控制柵極的字選擇線啟動存儲器單元的行 來存取存儲器陣列。另外，連接到每一串的未選定存儲器單元的控制柵極的字選擇線經(jīng) 驅(qū)動以操作每一串的未選定存儲器單元作為傳遞晶體管，使得其以不受其所存儲數(shù)據(jù)值 限制的方式傳遞電流。電流接著從源極線經(jīng)由對應(yīng)選擇柵極通過每一 NAND串流動到列 位線，僅受到每一串的選定存儲器單元的限制。這將選定存儲器單元行的電流編碼數(shù)據(jù) 值置于列位線上。
由于當(dāng)今的日益減小的裝置幾何尺寸，存儲器裝置的極端密度可能引入許多可能不 合意的組件間相互作用。舉例來說，隨著存儲器單元大小減小，逐漸關(guān)注鄰近存儲器單 元之間的干擾。尤其對于浮動?xùn)艠O存儲器單元，鄰近浮動?xùn)艠O之間的干擾一般不合意。
本發(fā)明的實施例可針對上文陳述的問題中的一者或一者以上。

發(fā)明內(nèi)容
無


在閱讀以下具體實施方式
且參看附圖之后將了解本發(fā)明的優(yōu)點，附圖中
圖i說明具有包含根據(jù)本發(fā)明實施例制造的存儲器裝置的存儲器的示范性基于處理
器的裝置的框圖2說明具有根據(jù)本發(fā)明實施例制造的存儲器陣列的示范性存儲器裝置的框圖； 圖3是具有根據(jù)本發(fā)明實施例制造的存儲器單元的示范性NAND快閃存儲器陣列的
示意圖4和5說明常規(guī)浮動?xùn)艠O存儲器裝置的橫截面圖6是說明用于根據(jù)本發(fā)明實施例制造浮動?xùn)艠O存儲器裝置的示范性技術(shù)的流程
6圖7-ll是說明根據(jù)本發(fā)明實施例的與圖6流程圖相關(guān)的浮動?xùn)艠O存儲器單元制造的 橫截面圖；以及
圖12是說明根據(jù)本發(fā)明進一步實施例制造浮動?xùn)艠O存儲器單元的替代方法的流程圖。
具體實施例方式
下文將描述本發(fā)明的一個或一個以上特定實施例。為了提供對這些實施例的簡明描 述，說明書中沒有描述實際實施方案的所有特征。應(yīng)了解在任何此類實際實施方案(如 在任何工程化或設(shè)計項目中)的開發(fā)中，必須進行許多實施方案特定的決策以實現(xiàn)開發(fā) 者的特定目標(biāo)，例如與系統(tǒng)相關(guān)和商業(yè)相關(guān)約束條件的兼容，所述約束條件在實施方案 之間可能變化。而且應(yīng)了解，此開發(fā)努力可能復(fù)雜且耗時，但將仍然是得益于本發(fā)明的 所屬領(lǐng)域的技術(shù)人員進行設(shè)計、制造和制作的例行程序。
現(xiàn)在參看附圖，且首先參看圖1，說明描繪由參考標(biāo)號IO大致指定的示范性基于處 理器的系統(tǒng)的框圖。系統(tǒng)10可以是以下多種類型中的任一種，例如計算機、尋呼機、
蜂窩式電話、個人組織器、控制電路等。在典型的基于處理器的裝置中，例如微處理器
的處理器12控制對系統(tǒng)10中的系統(tǒng)功能和請求的處理。此外，處理器12可包括多個 共享系統(tǒng)控制的處理器。
系統(tǒng)IO通常包含電源14。舉例來說，如果系統(tǒng)IO是便攜式系統(tǒng)，那么電源14可 有利地包含永久電池、可更換電池和/或可再充電電池。電源14還可包含AC適配器， 因此系統(tǒng)IO可插入到例如壁裝電源插座中。電源14還可包含DC適配器，使得系統(tǒng)10 可插入到例如車輛點煙器中。
各種其它裝置可耦合到處理器12，取決于系統(tǒng)IO執(zhí)行的功能。舉例來說，用戶接 口 16可耦合到處理器12。用戶接口 16可例如包含按鈕、開關(guān)、鍵盤、光筆、鼠標(biāo)和/ 或語音識別系統(tǒng)。顯示器18也可耦合到處理器12。顯示器18可例如包含LCD顯示器、 CRT、 LED和/或音頻顯示器。
此外，RF子系統(tǒng)/基帶處理器20也可耦合到處理器12。 RF子系統(tǒng)/基帶處理器20 可包含耦合到RF接收器和RF發(fā)射器(未圖示)的天線。通信端口 22也可耦合到處理 器12。通信端口 22可適合于耦合到例如一個或一個以上外圍裝置24，例如調(diào)制解調(diào)器、 打印機、計算機，或耦合到網(wǎng)絡(luò)，例如局域網(wǎng)、遠程區(qū)域網(wǎng)絡(luò)、內(nèi)部網(wǎng)或因特網(wǎng)。
因為處理器12通過實施軟件程序來控制系統(tǒng)IO的功能，所以使用存儲器來使處理 器12能夠高效。大體上，存儲器耦合到處理器12以存儲各種程序并便利各種程序的執(zhí)
7行。舉例來說，處理器12可耦合到系統(tǒng)存儲器26,其可包含易失性存儲器，例如動態(tài) 隨機存取存儲器(DRAM)和/或靜態(tài)隨機存取存儲器(SRAM)。系統(tǒng)存儲器26還可包 含非易失性存儲器28，例如只讀存儲器(ROM)、 EEPROM和/或快閃存儲器，以用于 結(jié)合易失性存儲器使用。如下文進一步描述，系統(tǒng)存儲器26可包含一個或一個以上存 儲器裝置，例如快閃存儲器裝置，其可包含根據(jù)本發(fā)明實施例制造的浮動?xùn)艠O存儲器陣 列。
圖2是說明可包含作為圖1的系統(tǒng)存儲器26的一部分的快閃存儲器裝置30的框圖。 如下文將參看圖3進一步描述，快閃存儲器裝置30可為NAND快閃存儲器裝置?？扉W 存儲器裝置30—般包含存儲器陣列32。存儲器陣列32—般包含許多行和列的導(dǎo)電跡線， 其以網(wǎng)格圖案布置以形成許多存儲器單元。構(gòu)成存儲器陣列32的行或"行線" 一般稱 為"字線"。列或"列線" 一般稱為"位線"或"數(shù)字線"。存儲器陣列32的大小(即， 存儲器單元的數(shù)目)將取決于快閃存儲器裝置30的大小而變化。
為了存取存儲器陣列32，提供行解碼器塊34和列解碼器塊36，且其經(jīng)配置以接收 和轉(zhuǎn)譯經(jīng)由地址總線38來自處理器12的地址信息，以存取存儲器陣列32中的特定存 儲器單元。還在列解碼器36與存儲器陣列32之間提供具有多個讀出放大器的讀出放大 器塊40,以讀出并放大存儲器單元中存儲的個別值。此外，在行解碼器塊34與存儲器 陣列32之間提供行驅(qū)動器塊42,以根據(jù)給定行地址啟動存儲器陣列中的選定字線。
在讀取和寫入操作期間，數(shù)據(jù)可經(jīng)由數(shù)據(jù)總線44傳遞到快閃存儲器裝置30和從快 閃存儲器裝置30傳遞。數(shù)據(jù)和地址信息的協(xié)調(diào)可通過數(shù)據(jù)控制電路塊46進行。最后， 快閃存儲器裝置30可包含控制電路48，其經(jīng)配置以經(jīng)由控制總線50從處理器12接收 控制信號?？刂齐娐?8耦合到行解碼器塊34、列解碼器塊36、讀出放大器塊40、行驅(qū) 動器塊42以及數(shù)據(jù)控制電路塊46中的每一者，且通常經(jīng)配置以協(xié)調(diào)快閃存儲器裝置30 中各種電路之間的定時和控制。
圖3說明圖2的存儲器陣列32的示范性實施例。在本示范性實施例中，存儲器陣 列32包括NAND存儲器陣列52。 NAND存儲器陣列52包含字線WL(O)-WL(M)以及相 交的局部位線BL(O)-BL(M)。如將了解，為便于在數(shù)字環(huán)境中尋址，字線WL的數(shù)目和 位線BL的數(shù)目均是2的冪(例如，256個字線WL和4,096個位線BL)。局部位線BL 以多對一關(guān)系耦合到全局位線(未圖示)。
NAND存儲器陣列52包含浮動?xùn)艠O晶體管54，其位于字線WL和局部位線BL的 每個相交處。浮動?xùn)艠O晶體管54用作用于NAND存儲器陣列52中數(shù)據(jù)存儲的非易失性 存儲器單元，如先前所述。如將了解，每一浮動?xùn)艠O晶體管包含源極、漏極、浮動?xùn)艠O和控制柵極。每一浮動?xùn)艠O晶體管54的控制柵極耦合到相應(yīng)的字線WL。浮動?xùn)艠O晶體 管54經(jīng)源極到漏極串聯(lián)連接以形成在柵極選擇線之間形成的NAND串56。明確地來說， NAND串56形成于漏極選擇線GS(D)與源極選擇線GS(S)之間。漏極選擇線GS(D)通過 相應(yīng)漏極選擇柵極58耦合到每一 NAND串56。類似地，源極選擇線GS(S)通過相應(yīng)源 極選擇柵極60耦合到每一 NAND串56。漏極選擇柵極58和源極選擇柵極60每一者可 包括例如場效應(yīng)晶體管(FET)。存儲器陣列52的列包含NAND串56以及與其連接的 源極選擇柵極60和漏極選擇柵極58。浮動?xùn)艠O晶體管52的行是通常耦合到給定字線 WL的那些晶體管。
每一源極選擇柵極60的源極連接到共用源極線CSL。每一源極選擇柵極的漏極耦 合到相應(yīng)NAND串56中的浮動?xùn)艠O晶體管54的漏極。每一源極選擇柵極60的柵極耦 合到源極選擇線GS(S)。
每一漏極選擇柵極58的漏極連接到用于對應(yīng)NAND串56的相應(yīng)局部位線BL。每 一漏極選擇柵極58的源極連接到相應(yīng)NAND串56的浮動?xùn)艠O晶體管54的漏極。因此， 如圖3說明，每一 NAND串56耦合在相應(yīng)漏極選擇柵極58與源極選擇柵極60之間。 每一漏極選擇柵極58的柵極耦合到漏極選擇線GS(D)。
在NAND存儲器陣列52的操作期間，個別存儲器單元(浮動?xùn)艠O晶體管54)的緊 密接近度和物理構(gòu)造可能導(dǎo)致鄰近存儲器單元之間的干擾。舉例來說，在讀取操作期間， 啟用源極選擇線GS(S)和漏極選擇線GS(D)。源極選擇線GS(S)和漏極選擇線GS(D)可偏 置于例如4.5 V的電壓。源極選擇線GS(S)和漏極選擇線GS(D)的偏置接通相應(yīng)的源極選 擇柵極60和漏極選擇柵極58。在操作期間，鄰近浮動?xùn)艠O之間的電容性干擾("FG-FG 干擾"或"FG-FG電容")可能不利地影響NAND存儲器陣列52的操作。下文相對于 圖4和5簡要描述和說明許多常規(guī)浮動存儲器單元的FG-FG干擾。
簡要參看圖4，說明例如NAND存儲器陣列的常規(guī)浮動?xùn)艠O存儲器陣列的一部分的 橫截面圖，且其由參考標(biāo)號62大致指定。結(jié)構(gòu)62說明沿著浮動?xùn)艠O存儲器陣列的字線 WL截取的三個浮動?xùn)艠O晶體管64A-64C的橫截面圖。結(jié)構(gòu)62包括襯底66，其可為例 如硅。為了在沿著字線WL的浮動?xùn)艠O晶體管64A-64C中的每一者之間提供隔離，在襯 底66中形成淺溝槽并用介電材料填充，例如氧化物，以產(chǎn)生由淺溝槽隔離(STI)氧化 物區(qū)域70分離的垂直柱68。如將了解，柱68沿著陣列的位線BL延伸到頁內(nèi)。在柱68 的上部中形成摻雜區(qū)域(在說明的圖中不可見)以提供浮動?xùn)艠O晶體管64A-64C中的每 一者的源極和漏極。
每一浮動?xùn)艠O晶體管64A-64C—般包含柵極氧化物72，例如二氧化硅(Si02)。每還包含經(jīng)隔離浮動?xùn)艠O74。浮動?xùn)艠O74可包括例如多晶硅。 如先前論述，每一浮動?xùn)艠O晶體管64A-64C還進一步包含控制柵極，其可由例如多晶硅 的單一傳導(dǎo)層形成，其由參考標(biāo)號76大致說明。由于陣列的配置和操作，單一字線WL 中的浮動?xùn)艠O晶體管64A-64C中的每一者可共享共用控制柵極76，如圖4說明。浮動 柵極74和控制柵極76通過柵極間介電層78彼此電隔離。柵極間介電層可包括例如Si02 或SiNx。然而，柵極間電介質(zhì)通常是具有比例如Si02或SiNx的介電常數(shù)(k)高的介電 常數(shù)的材料，如下文進一步論述。
如先前所述，鄰近浮動?xùn)艠O74之間的小間距可導(dǎo)致FG-FG干擾增加。舉例來說， FG-FG干擾可通過STI氧化物而發(fā)生，如電容器80說明。盡管此小量的FG-FG干擾可 為可容許的，但由電容器82表示的通過柵極間介電層78的FG-FG干擾可為較不可容許 的。對于高k介電材料(例如，其中l(wèi)o 10)尤其如此。如將了解，電容80和82—般 由以下等式確定
C 二 &go^
其中A是電容面積 sO是自由空間的電容率 k是材料的介電常數(shù) t是材料的厚度。
如將了解，常采用高k材料來減小隧穿電流和從浮動?xùn)艠O74和控制柵極76的向外 擴散。然而，高k材料還具有增加通過柵極間介電層78的FG-FG電容82的不利作用。 因此，在采用具有較高介電常數(shù)的材料作為柵極間介電層78時，F(xiàn)G-FG電容82增加。 本發(fā)明的實施例可通過消除通過柵極間介電層78的在浮動?xùn)艠O74之間的電容路徑而減 小通過柵極間介電層78的FG-FG電容82，如下文相對于圖6-12進一步描述。
現(xiàn)參看圖5，說明結(jié)構(gòu)84。結(jié)構(gòu)84相同于圖4的結(jié)構(gòu)62,不同的是柵極間介電層 78浸入STI氧化物70區(qū)域中的浮動?xùn)艠O74之間。在用于制造浮動?xùn)艠O晶體管64A-64C 的特定工藝中，STI氧化物70可經(jīng)過度蝕刻以使得當(dāng)安置柵極間電介質(zhì)78時，其浸入 浮動?xùn)艠O74之間，從而產(chǎn)生浮動?xùn)艠O74之間的較直接的千擾路徑。如將了解，圖5的 常規(guī)結(jié)構(gòu)84可甚至更容易受到不利的FG-FG電容82的影響，因為柵極間介電層78在 鄰近浮動?xùn)艠O74之間產(chǎn)生較短的電容路徑。本發(fā)明的實施例可通過消除通過柵極間介 電層78的在浮動?xùn)艠O74之間的電容路徑而減小通過柵極間介電層78的FG-FG電容82， 如下文將進一步相對于圖6-12所述。圖6說明根據(jù)本發(fā)明一個實施例的示范性工藝86。圖7-11說明根據(jù)示范性工藝86 制造的浮動?xùn)艠O存儲器陣列的一部分的橫截面圖。因此，將結(jié)合圖7-ll說明的橫截面圖 來描述圖6。
首先結(jié)合圖6參看圖7，在襯底108上安置或生長柵極氧化物層110，如圖6的框 88中所指示。襯底108可包括例如硅或砷化鎵。柵極氧化物層IIO可包括例如二氧化硅 (Si02)。在安置柵極氧化物層IIO之后，安置浮動?xùn)艠O材料112,如框90中所指示。浮 動?xùn)艠O層112可包括例如多晶硅材料。浮動?xùn)艠O層112將用于形成個別晶體管的浮動?xùn)?極，如下文將進一步描述。在沉積浮動?xùn)艠O層112之后，安置例如氮化硅(SiN2)層114 的介電層，如框92中所指示。如下文將進一步描述，氮化硅層114是在制造期間采用 的犧牲層，且將在形成浮動?xùn)艠O晶體管之前移除。出于下文參看圖9進一步論述的原因， 將氮化硅層114安置為大于大約400埃的厚度。在某些實施例中，氮化硅層114沉積于 400-700埃范圍內(nèi)的厚度。
現(xiàn)結(jié)合圖6參看圖8，在沉積柵極氧化物層110、浮動?xùn)艠O材料112和氮化硅層114 之后，穿過每一沉積層和襯底108蝕刻淺溝槽，使得形成淺溝槽隔離(STI)區(qū)域，如 框94中所指示。接著，在每一溝槽中沉積例如氧化物等介電材料，如框96中所指示， 以形成STI氧化物區(qū)域116。如先前所描述，STI氧化物區(qū)域116界定在襯底108中形 成且在進入頁的方向上沿著將最終是浮動?xùn)艠O存儲器陣列的位線BL延伸的垂直柱118。 STI氧化物區(qū)域116還在形成于襯底108中的每一垂直柱118的頂部上提供柵極氧化物 層110、浮動?xùn)艠O層112和氮化硅層114的隔離區(qū)域。如還將了解，在沉積提供STI氧 化物區(qū)域116的氧化物材料期間，氧化物一般沉積在整個結(jié)構(gòu)上，包含氮化硅層114。 因此，為了完成圖8說明的結(jié)構(gòu)，可將氧化物的表面平坦化，以便將其從氮化硅層114 的頂部移除，如框98中所指示。平坦化可通過例如化學(xué)機械平坦化(CMP)工藝進行。 可執(zhí)行平坦化步驟，直到氮化硅層114在每一柱118上方被隔離為個別區(qū)域為止，如圖 8中所說明。
在對氧化物進行平坦化以產(chǎn)生STI氧化物區(qū)域116之后，移除氮化硅114，如圖6 的框100中所指示?？墒褂美绶序vH3P04等標(biāo)準(zhǔn)氮化硅蝕刻劑移除氮化硅114。如將 了解，可采用其它對氮化硅具選擇性的蝕刻劑。如將了解，盡管通過使用對氮化硅具選 擇性的蝕刻劑來本質(zhì)上實施氮化硅蝕刻，但完整的蝕刻工藝可包含氮化硅蝕刻前和蝕刻 后步驟，例如在使用氮化硅蝕刻劑之前和/或之后用氟化氫(HF)酸處理圖8的結(jié)構(gòu)。 舉例來說，可在氮化硅蝕刻之前用稀釋的HF溶液處理所述結(jié)構(gòu)以移除在平坦化(圖6 的步驟98)之后留在氮化硅1H上的任何剩余的氧化物。氮化硅蝕刻之前的HF處理將確保氮化硅114的整個表面暴露于后續(xù)的氮化硅蝕刻劑。類似地，在氮化硅蝕刻之后， 可采用使用稀釋HF溶液的另一濕式處理，以移除任何原生氧化物或在通過氮化硅蝕刻 移除氮化硅114之后留存的在開口中的剩余氧化物。盡管HF溶液處理有利于移除某些 不合意的氧化物，但HF溶液也可能蝕刻STI氧化物116的表面的一部分。根據(jù)本發(fā)明 的實施例， 一旦執(zhí)行氮化硅蝕刻和HF溶液處理步驟，就需要保持STI氧化物116的在 浮動?xùn)艠O層112平面上方延伸的部分，以產(chǎn)生用于沉積柵極間介電層的淺溝槽，如下文 進一步所描述。
現(xiàn)結(jié)合圖6參看圖9，在移除氮化硅層114之后，可沉積柵極間介電層120，如框 102中所指示。如本文使用，"柵極間介電層"指將存在于浮動?xùn)艠O晶體管的浮動?xùn)艠O與 控制柵極之間的介電層。圖9說明在移除氮化硅層114之后和沉積柵極間介電層120之 后的此結(jié)構(gòu)。如先前所描述，在氮化硅蝕刻和HF處理之后，淺溝槽保留于每一STI氧 化物區(qū)域116之間，使得柵極間介電層120可安置在浮動?xùn)艠O層112的頂部上和一部分 STI氧化物區(qū)域116之間，如圖9中所說明。為了確保一部分STI氧化物區(qū)域?qū)⒀由旄?于浮動?xùn)艠O層112平面，甚至在HF蝕刻步驟之后，將最終界定用于沉積柵極間介電層 120的開口的犧牲氮化硅層114安置為大于大約400埃的厚度。在某些實施例中，將氮 化硅層114沉積于400-700埃范圍內(nèi)的厚度。如將了解，用于氮化硅層114的至少400 埃的起始厚度將導(dǎo)致在移除氮化硅和HF處理之后在STI氧化物區(qū)域116之間形成所要 溝槽。也就是說，足夠的STI氧化物區(qū)域116仍將存在于浮動?xùn)艠O層112平面上方以界 定其中可安置柵極間電介質(zhì)120的腔或溝槽。浮動?xùn)艠O層112上方的腔或溝槽的深度可 在50-500埃的范圍內(nèi)?？烧{(diào)節(jié)氮化硅層114的厚度和所采用的平坦化技術(shù)(圖6的步驟 98和104)以產(chǎn)生具有所要厚度的柵極間介電層的浮動?xùn)艠O晶體管，如將了解。
還應(yīng)注意，盡管浮動?xùn)艠O層112上方的溝槽在圖9中說明為與浮動?xùn)艠O層112的邊 緣垂直對準(zhǔn)，但HF溶液處理可能橫向蝕刻溝槽的側(cè)壁進入STI氧化物區(qū)域116。因此， 在某些實施例中，在浮動?xùn)艠O層112上方形成的溝槽的側(cè)壁可界定比下伏浮動?xùn)艠O層112 寬的溝槽(且最終界定柵極間介電層)。無論如何，根據(jù)本發(fā)明的實施例，在每一溝槽 之間將存在某一量的STI氧化物區(qū)域116,其將最終界定每一浮動?xùn)艠O晶體管的經(jīng)隔離 柵極間介電區(qū)域(圖10的120A-120C)，如下文進一步描述。
如先前論述，柵極間介電層120可有利地包括具有高介電常數(shù)(k)的材料。如本 文所使用，"高k"介電材料一般指具有大于或等于10 (k > 10)的介電常數(shù)的材料。 可用于柵極間介電層120的合適的高k材料包含但不限于A1203、 Gd203、 Yb203、 Dy203、 Nb205、 Y203、 La2Q3、 Zr02、 Hf02,、 Ti02、 Ta205、 SrTi03、 BaxSr,-xTi03、 ZrxSi,-xOy、HfxSi^Oy或AlxZri-x02，或其組合。如先前所描述，采用高k介電材料減小了柵極泄漏 同時維持了晶體管性能，即使是浮動?xùn)艠O晶體管中柵極間電介質(zhì)的厚度非常薄的情況。
為了完成浮動?xùn)艠O晶體管的形成，對柵極間介電層120進行平坦化以使得其與STI 氧化物區(qū)域116的頂面平齊，且因此與鄰近的柵極間介電區(qū)域電隔離，如圖6的框104 中所指示。因此，如圖IO最佳說明，在對柵極間介電層120 (圖6的框104)之后進行 平坦化，個別隔離的柵極間介電區(qū)域120A-120C保留下來。如將了解，通過為每一晶體 管形成電隔離的柵極間氧化物區(qū)域120A-120C,而不是采用每一浮動?xùn)艠O112上的連續(xù) 介電層，消除了穿過柵極間介電層的電容路徑，從而有利地減小先前參看圖4和5描述 的FG-FG干擾。每一柵極間介電區(qū)域120A-120C的厚度在大約50-500埃的范圍內(nèi)。最 終，為了完成根據(jù)本發(fā)明實施例的浮動?xùn)艠O晶體管124A-124C，沉積控制柵極層122， 如圖IO所說明，且如圖6的框106中所指示。
現(xiàn)參看圖11，其展示圖10中說明的最終結(jié)構(gòu)的替代視圖。圖11說明沿著位線BL 而不是字線WL截取的圖IO的結(jié)構(gòu)。也就是說，在圖ll所示的視圖中，字線WL延伸 到頁中。如圖11說明，每一浮動?xùn)艠O晶體管124A-124C的浮動?xùn)艠O112、柵極間介電 區(qū)域120A-120C以及控制柵極122沿著位線BL與鄰近的裝置電隔離。圖11還說明形 成于襯底108的柱118中的源極和漏極擴散區(qū)域126，如所屬領(lǐng)域的技術(shù)人員將了解。
現(xiàn)參看圖12，說明用于制造根據(jù)本發(fā)明另外實施例的具有經(jīng)隔離柵極間介電區(qū)域的 浮動?xùn)艠O晶體管的替代工藝128。在工藝128中，不采用犧牲氮化硅層。而是，在襯底 上安置柵極氧化物層和浮動?xùn)艠O層，如先前所描述和圖12的框130和132中所指示。 并非如先前所述在浮動?xùn)艠O層頂部上沉積氮化硅層，而是在浮動?xùn)艠O層上直接沉積柵極 間介電層，如框134中所指示。在沉積柵極間介電層之后，蝕刻柵極間介電層、浮動?xùn)?極層、柵極氧化物層以及下伏襯底以形成STI區(qū)域，如框136中所指示。在沉積柵極間 介電層之后STI區(qū)域的形成將產(chǎn)生位于由溝槽界定的每一柱頂部上的經(jīng)隔離柵極間介電 區(qū)域。接著，在STI區(qū)域中安置STI氧化物，如框138中所指示。接著，將結(jié)構(gòu)平坦化 以形成經(jīng)隔離STI氧化物區(qū)域，如框140中所指示。在平坦化之后，沉積控制柵極，如 框142中所指示。
也可采用類似于相對于圖6和12所描述的工藝的工藝。本示范性工藝類似于相對 于圖12描述的工藝，不同的是在沉積柵極間介電層(框134)之后且在蝕刻STI區(qū)域(框 136)之前，在柵極間介電層上沉積多晶硅層且在多晶硅層上沉積氮化硅層。在沉積多 晶硅層和氮化硅層之后，可蝕刻STI區(qū)域(框138)。在用STI氧化物填充STI區(qū)域(框 138)且將表面平坦化(框140)之后，移除氮化硅層。在移除氮化硅層之后，所沉積多
13晶硅層的經(jīng)隔離區(qū)域保留在柵極間介電層上。接著，在結(jié)構(gòu)上沉積控制柵極層(框142)。 如將了解，安置控制柵極層以使得其與經(jīng)隔離多晶硅區(qū)域直接接觸。多晶硅區(qū)域?qū)щ娗?形成控制柵極層的垂直延伸，從而朝向相應(yīng)的下伏浮動?xùn)艠O區(qū)域向下延伸。
盡管本發(fā)明的實施例可能易于具有各種修改和替代形式，但已通過圖中的實例展示 且在本文中詳細描述了特定實施例。然而應(yīng)了解，不希望本發(fā)明限于揭示的特定形式。 而是本發(fā)明的實施例將涵蓋屬于如所附權(quán)利要求書界定的這些實施例的精神和范圍內(nèi) 的所有修改、等效物以及替代例。
權(quán)利要求
1. 一種浮動?xùn)艠O存儲器陣列，其包括多個晶體管，其以多個行和列布置，其中所述多個晶體管中的每一者均包括浮動?xùn)艠O；控制柵極；以及柵極間介電層，其安置于所述浮動?xùn)艠O與所述控制柵極之間；且其中所述多個晶體管中的每一者的相應(yīng)柵極間介電層與所述多個晶體管中的其它晶體管中的每一者的所述柵極間介電層隔離。
2. 根據(jù)權(quán)利要求1所述的浮動?xùn)艠O存儲器陣列，其中所述多個晶體管中的每一者的所 述柵極間介電層包括高k電介質(zhì)。
3. 根據(jù)權(quán)利要求1所述的浮動?xùn)艠O存儲器陣列，其中所述多個晶體管中的每一者的所 述柵極間介電層包括A1203、 Gd203、 Yb203、 Dy203、 Nb205、 Y203、 La203、 Zr02、 Hf02、 Ti02、 Ta205、 SrTi03、 BaxSri.xTi03、 ZrxSi!.xOy、 HfxSi,-xOy或AUZr卜x02或 其組合中的一者。
4. 根據(jù)權(quán)利要求1所述的浮動?xùn)艠O存儲器陣列，其中所述多個晶體管中的每一者的所 述柵極間介電層具有大約等于所述多個晶體管中的每一者的所述浮動?xùn)艠O的相應(yīng) 寬度的相應(yīng)寬度。
5. 根據(jù)權(quán)利要求1所述的浮動?xùn)艠O存儲器陣列，其中所述多個晶體管中的每一者的所 述柵極間介電層具有大于所述多個晶體管中的每一者的所述浮動?xùn)艠O的相應(yīng)寬度 的相應(yīng)寬度。
6. 根據(jù)權(quán)利要求1所述的浮動?xùn)艠O存儲器陣列，其中所述多個晶體管中的每一者的所 述浮動?xùn)艠O和所述控制柵極中的每一者均包括多晶硅。
7. 根據(jù)權(quán)利要求1所述的浮動?xùn)艠O存儲器陣列，其中所述浮動?xùn)艠O存儲器陣列包括 NAND存儲器陣列。
8. —種制造浮動?xùn)艠O存儲器陣列的方法，其包括在襯底中的多個柱的每一者上形成柵極氧化物層，其中所述柱由所述柱的至少兩 側(cè)上的溝槽界定；在所述柵極氧化物層上形成浮動?xùn)艠O層； 在所述浮動?xùn)艠O層上形成柵極間介電層；隔離所述浮動?xùn)艠O層上的所述柵極間介電層以產(chǎn)生位于所述浮動?xùn)艠O層上且下伏于相應(yīng)多個柱中的每一者的多個經(jīng)隔離柵極間介電區(qū)域，使得所述多個柵極間介 電區(qū)域中的所述柵極間介電區(qū)域中的每一者通過所述溝槽而與所述多個柵極間介 電區(qū)域中的其它柵極間介電區(qū)域中的每一者隔離；以及 在所述多個柵極間介電區(qū)域上形成控制柵極層。
9. 根據(jù)權(quán)利要求8所述的方法，其中形成所述浮動?xùn)艠O層包括隔離所述浮動?xùn)艠O層以 產(chǎn)生位于所述多個柱中的每一者上的多個浮動?xùn)艠O，使得所述多個浮動?xùn)艠O中的所 述浮動?xùn)艠O中的每一者通過所述溝槽而與所述多個浮動?xùn)艠O中的其它所述浮動?xùn)?極中的每一者隔離。
10. 根據(jù)權(quán)利要求9所述的方法，其中在所述多個浮動?xùn)艠O的相應(yīng)一者上形成所述多個 柵極間介電區(qū)域的相應(yīng)一者。
11. 根據(jù)權(quán)利要求IO所述的方法，其中所述形成所述多個浮動?xùn)艠O和所述形成所述多 個柵極間介電區(qū)域在同一處理步驟中發(fā)生。
12. —種制造浮動?xùn)艠O存儲器陣列的方法，其包括在襯底上安置柵極氧化物層；在所述柵極氧化物層上安置浮動?xùn)艠O層；在所述浮動?xùn)艠O層上安置犧牲層；穿過所述犧牲層、所述浮動?xùn)艠O層、所述柵極氧化物層和所述襯底中的每一者蝕刻多個大體上平行的溝槽；用隔離氧化物填充所述多個溝槽中的每一者；移除所述犧牲層以形成具有由所述隔離氧化物形成的側(cè)壁的腔，其中所述浮動?xùn)?極層通過所述腔而暴露；將柵極間介電層安置在所述腔中的每一者內(nèi)；通過隔離所述柵極間介電層的區(qū)域而在所述腔中的每一者中產(chǎn)生相應(yīng)的柵極間 介電區(qū)域；以及在所述柵極間介電區(qū)域中的每 一 者上沉積控制柵極。
13. 根據(jù)權(quán)利要求12所述的方法，其中安置所述犧牲層包括安置氮化硅層。
14. 根據(jù)權(quán)利要求12所述的方法，其中安置所述犧牲層包括將所述犧牲層安置為大于 我們等于400埃的厚度。
15. 根據(jù)權(quán)利要求12所述的方法，其中安置所述犧牲層包括將所述犧牲層安置為大約 400-700埃范圍內(nèi)的厚度。
16. 根據(jù)權(quán)利要求12所述的方法，其中移除所述犧牲層包括用硫酸結(jié)合過氧化氫(H2S04 + H202)來蝕刻所述犧牲層。
17. 根據(jù)權(quán)利要求12所述的方法，其中移除所述犧牲層包括將所述犧牲層暴露于氟化氫(HF)酸溶液； 蝕刻所述犧牲層以形成所述腔；以及 將所述腔暴露于氟化氫(HF)酸溶液。
18. 根據(jù)權(quán)利要求12所述的方法，其中在所述腔中的每一者中產(chǎn)生所述相應(yīng)柵極間介 電區(qū)域包括將所述柵極間介電層平坦化。
19. 根據(jù)權(quán)利要求18所述的方法，其中將所述柵極間介電層平坦化包括通過化學(xué)機械 平坦化(CMP)工藝進行平坦化。
20. 根據(jù)權(quán)利要求12所述的方法，其進一步包括在用隔離氧化物填充所述多個溝槽中 的每一者以產(chǎn)生隔離氧化物區(qū)域之后，且在移除所述犧牲層以形成具有由所述隔離 氧化物形成的側(cè)壁的腔之前將所述隔離氧化物平坦化。
21. —種制造浮動?xùn)艠O存儲器陣列的方法，其包括在襯底上安置柵極氧化物層；在所述柵極氧化物層上安置浮動?xùn)艠O層；在所述浮動?xùn)艠O層上安置柵極間介電層；穿過所述柵極間介電層、所述浮動?xùn)艠O層、所述柵極氧化物層和所述襯底中的每 一者蝕刻多個大體上平行的溝槽；用隔離氧化物填充所述多個溝槽中的每一者；以及 在所述柵極間介電區(qū)域中的每一者上沉積控制柵極。
22. 根據(jù)權(quán)利要求21所述的方法，其中蝕刻包括在單一處理步驟中蝕刻所述柵極間介 電層和所述浮動?xùn)艠O層中的每一者。
23. 根據(jù)權(quán)利要求21所述的方法，其進一步包括在用隔離氧化物填充所述多個溝槽中 的每一者以產(chǎn)生由所述浮動?xùn)艠O層的經(jīng)隔離區(qū)域分離的隔離氧化物區(qū)域之后將所 述隔離氧化物平坦化。
全文摘要
一種包括具有相對于彼此隔離的柵極間介電區(qū)域的晶體管的浮動?xùn)艠O存儲器陣列及其制造方法。形成浮動?xùn)艠O晶體管以使得所述陣列中的所述浮動?xùn)艠O晶體管中的每一者均具有浮動?xùn)艠O、控制柵極以及其間的柵極間介電層。每一晶體管的所述柵極間介電層與所述陣列中其它晶體管中的每一者的柵極間電介質(zhì)隔離。還提供制造此類結(jié)構(gòu)的方法。
文檔編號H01L21/8247GK101473429SQ200780022954
公開日2009年7月1日 申請日期2007年6月20日 優(yōu)先權(quán)日2006年6月21日
發(fā)明者有留誠一 申請人:美光科技公司