專利名稱：非易失性半導體存儲器及其驅(qū)動方法
技術領域：
本發(fā)明涉及一種非易失性半導體存儲器及其驅(qū)動方法。
背景技術：
已知在具有控制柵極和電荷存儲層的N O R型閃存的存儲單元(memory cell)中利用熱電子對電荷存儲層注入電荷的MOS晶體管結構(例如，參照非專利文獻l)。將根據(jù)該電荷存儲層的電荷存儲狀態(tài)的差異而形成的闊值電壓的差異作為數(shù)據(jù)"O"、"l"進行存儲。例如，在電荷存儲層中使用浮置柵極的N溝道的存儲單元的情況下，要對浮置柵極注入電荷而對控制柵極和漏極擴散層提供高電壓，將源極擴散層和半導體襯底接地。此時，通過源極/漏極之間的電壓來提高半導體襯底的電子的能量，使其克服隧道氧化膜的能量壁壘而注入至電荷存儲層。通過該電荷注入，存儲單元的閾值電壓向正方向移動。在源極/漏極之間流過的電流中注入至電荷存儲層的比率較小。因此，寫入所需的電流成為每單元100(iA量級，不適合寫入的高速化。
儲單元陣列的等效電路和布局。存儲單元被排列成陣列狀。將比特線(BL1、 BL2、...)布線在列方向(圖1、圖2的縱方向)上，將控制柵極線(WL1、 WL2、...)排列在行方向(圖1、圖2的橫方向)上，將源極線排列在行方向上，在與控制柵極線連接的所有存儲單元的源極擴散層上連接源極線(SL)。
隨著近年來半導體技術的進步、特別是精細加工技術的進步，閃存的存儲單元的小型化和大容量化正在急速發(fā)展。由于在NOR型閃存中采用上述的寫入方式，因此由短溝道效應引起的漏電流增大，變得無法正常讀寫數(shù)據(jù)，從而難以縮小存儲單元的柵極長度。
與此相對，已知在具有控制柵極和電荷存儲層的N A N D型閃存的存儲單元中利用FN(Fowler-Nordheim:福勒-諾德海姆)隧道電流來對電荷存儲層注入電荷的M O S晶體管結構(例如，參照專利文獻1)。在電荷存儲層中使用浮置柵極的N溝道的存儲單元的情況下，要對浮置柵極注入電荷而對控制柵極施加與存儲單元垂直的方向的電壓，由此能夠?qū)㈦娮幼⑷氲礁≈脰艠O。此時，將對浮置柵極注入電子的存儲單元的源極/漏極接地。另一方面，對不在浮置柵極中注入電子的存儲單元的源極/漏極施加相同的正電壓，來阻止對存儲單元的寫入。在該NAND型閃存中，不需要在存4諸單元的源極/漏極之間施加電壓。因此，利用FN隧道電流對電荷存儲層注入電荷的閃存與利用熱電子對電荷存儲層注入電荷的閃存相比，容易縮小存儲單元的柵極長度。并且，使用FN隧道電流對電荷存儲層注入電荷的閃存能夠在溝道全面內(nèi)進行雙方向?qū)懭?擦除動作，因此能夠同時實現(xiàn)高速的寫入動作、高可靠性(例如，參照非專利文獻2)。
因此，在NOR型閃存中需要利用FN隧道電流對電荷存儲層注入電4肓。
然而，使用圖l所示的以往的NOR型閃存的等效電路，很難利用FN隧道電流對所選擇的 一 個存儲單元的電荷存儲層注入電荷。這是因為當對控制柵極線施加高電壓時，連接在控制柵極線上的所有存儲單元導通，源極線與連接在控制柵極線上的所有存儲單元連接，因此所有比特線短路。因此，使用以往的平面型存儲單元，將與存儲單元的源極連接的源極線布線在列方向上。圖3、圖4分別示出此時的NOR型閃存的存儲單元陣列的等效電路和布局。如該圖4所示，源極線、比特線被配置在
6相同的布線層上，因此與利用熱電子的情況相比存儲單元面積成為兩以上。
專利文獻l.'日本特開平1-173652號^^報
非專利文獻l: T. Tanzawa， Y. Takano， T. Taura, and S.Atsumi ， IEEE J. Solid-State Circuits , Vol.35 ， no.10 ,p.1415-1421, 2000.
非專利文獻2: T. Endoh, R. Shirota， S. Aritome, and F,Masuoka， IEICE Transactions on Electron, Vol.E75-C, no.11,pp.l35H357， Nov.1992.

發(fā)明內(nèi)容
發(fā)明要解決的問題
因此，本發(fā)明的目的在于提供一種無損于存儲單元的高集成化而能夠利用FN隧道電流來對電荷存+者層注入電荷的NOR型非易失性半導體存儲器。
用于解決問題的方案
本發(fā)明的非易失性半導體存儲器為從村底側(cè)依次形成源極區(qū)域、溝道區(qū)域以及漏極區(qū)域、并且存儲單元在上述襯底上被配置為n行m列的陣列狀，其中，上述存儲單元具有通過柵極絕緣膜在上述溝道區(qū)域的夕卜側(cè)形成的電荷存儲層以及通過絕緣層在該電荷存儲層的外側(cè)形成為覆蓋該電荷存儲層的控制柵極，上述非易失性半導體存儲器構成為包括
多個源極線，其布線在列方向上使得排列在上述陣列的列方向上的存儲單元的源極區(qū)域相互連接；
多個平行的比特線，其在與上述源極線不同層中布線在列方向上使得排列在上述列方向上的存儲單元的漏極區(qū)域相互連接；以及多個柵極線，其布線在行方向上使得排列在與上述列方向?qū)嵸|(zhì)上正交的行方向上的存儲單元的控制柵極相互連接。
另外，本發(fā)明的非易失性半導體存儲器為從襯底側(cè)依次形成源極區(qū)域、溝道區(qū)域以及漏極區(qū)域、并且存儲單元在上述襯
底上被配置為n行m列的陣列狀，其中，上述存儲單元具有通過柵極絕緣膜在上述溝道區(qū)域的外側(cè)形成的電荷存儲層以及通過絕緣層在該電荷存儲層的外側(cè)形成為覆蓋該電荷存儲層的控制柵極，上述非易失性半導體存儲器構成為包括
多個源極線，其布線在列方向上使得排列在上述陣列的列方向上的存儲單元的源極區(qū)域相互連接；
多個平行的比特線，其在與上述源極線不同層中布線在列方向上使得排列在上述列方向上的存儲單元的漏極區(qū)域相互連接；
實質(zhì)上正交的行方向上的存儲單元的控制柵極相互連接；
多個晶體管，每隔上述陣列的p行(p〈n)形成一行，從襯底
側(cè)依次形成源才及區(qū)i或、溝道區(qū)域以及漏才及區(qū)i或，各自的源才及區(qū)
域與自己所屬的列的上述源極線連接；
導線，其布線在行方向上使得排列在相同的行上的上述晶
體管的柵極相互連接；以及
共用源極線，其使排列在相同的行上的上述晶體管的漏極
區(qū)域相互連接。
另外，本發(fā)明的非易失性半導體存儲器構成為各上述晶體管的源極區(qū)域與各上述存儲單元的源極區(qū)域同時形成、各上述晶體管的溝道區(qū)域與各上述存儲單元的溝道區(qū)域同時形成、各上述晶體管的漏極區(qū)域與與各上述存儲單元的漏極區(qū)域同時形
成o
8本發(fā)明的方法是作為第二發(fā)明的非易失性半導體存儲器 的寫入方法，對所選擇的比特線和源極線施加0 V或正的第 一 電 壓，對非選擇的比特線和源極線施加正的第一電壓，對所選擇 的控制柵極線施加正的第二電壓，對非選擇的控制柵極線施加
ov,對上述導線施加ov，對共用源才及線施加正的第一電壓的一
半的正的第三電壓，從而利用FN隧道電流對所選擇的存儲單元 的電荷存儲層注入電荷。
另外，本發(fā)明的方法是作為第二發(fā)明的非易失性半導體存 儲器的讀出方法，對所選擇的控制柵極線施加正的第 一 電壓， 對非選擇的控制柵極施加OV，對源極線施加0V,對所選擇的比 特線施加正的第二電壓，對非選擇的比特線、共用比特線施加 0V,對導線施加正的第三電壓，從而從所選擇的存儲單元讀取 數(shù)據(jù)。
另外，本發(fā)明的方法是作為第二發(fā)明的非易失性半導體存 儲器的擦除方法，對所有比特線和所有源極線施加正的第 一 電 壓，對所有控制斥冊才及線施加OV,對所有共用源才及線和導線施加 正的第一電壓，從而將所有存儲單元的數(shù)據(jù)統(tǒng)一擦除。
另外，本發(fā)明的方法是作為第二發(fā)明的非易失性半導體存 儲器的擦除方法，對所有比特線和源極線施加正的第一電壓， 對所選擇的控制柵才及線施加ov，對非選4奪的控制柵-極線施加正
的第二電壓，對所有共用源極線和導線施加正的第一電壓，從 而將連接在所選擇的控制柵極線上的存儲單元的數(shù)據(jù)統(tǒng) 一 擦除。
另外，本發(fā)明的方法是作為第二發(fā)明的非易失性半導體存 儲器的擦除方法，對所選擇的比特線和源極線施加正的第 一 電 壓，對非選擇的比特線和源極線施加正的第二電壓，對所有控
制柵極線施加ov，對所有導線施加正的第二電壓，對所有共用源極線施加正的第一電壓與正的第二電壓之和的 一半的正的第 三電壓，從而將連接在所選擇的比特線上的存儲單元的數(shù)據(jù)統(tǒng) 一擦除。
另外，本發(fā)明的方法是作為第二發(fā)明的非易失性半導體存 儲器的擦除方法，對所選擇的比特線和源極線施加正的第 一 電 壓，對非選擇的比特線和源極線施加正的第二電壓，對所選擇
的控制柵極線施加ov,對非選擇的控制柵極線施加正的第二電
壓，對導線施加正的第二電壓，對共用源極線施加正的第一電 壓與正的第二電壓之和的一半的正的第三電壓，從而將所選擇 的存儲單元的數(shù)據(jù)擦除。 發(fā)明的效果
根據(jù)本發(fā)明，能夠?qū)⒈忍鼐€和源極線配置成從上方觀察非 易失性半導體存儲單元時互相重疊，因此能夠不增加存儲單元 的面積而平行地形成。當對控制柵極線施加高電壓時，與控制 柵極線連接的所有存儲單元導通。由于相對于比特線平行地形
成源;f及線，因此能夠?qū)Ρ忍鼐€和源;fe線施加相同的電壓。即， 能夠利用F N隧道電流對所選擇的 一 個存儲單元的電荷存儲層 注入電荷。源極線由擴散層形成，因此成為高電阻。因此，對 連接在比特線和源極線上的每規(guī)定數(shù)量(例如6 4個)的存儲單元 配置一個晶體管，通過該晶體管將源極線連接到共用源極線上， 由此能夠使源極擴散層低電阻，能夠高速讀取。


圖l是以往的NOR型閃存的存儲單元陣列的等效電路。 圖2是以往的NOR型閃存的存儲單元陣列的布局。 圖3是使用以往的平面型存儲單元、與比特線平行地形成與 存儲單元的源極連接的源極線時的NOR型閃存的存儲單元陣列的等效電路。
圖4是使用以往的平面型存儲單元、與比特線平行地形成與 存儲單元的源極連接的源極線時的NOR型閃存的存儲單元陣 歹'J的，。
圖5是本發(fā)明所涉及的非易失性半導體存儲器的布局。 圖6是本發(fā)明所涉及的非易失性半導體存儲器的截面結構。 圖7是本發(fā)明所涉及的非易失性半導體存儲器的截面結構。 圖8是本發(fā)明所涉及的非易失性半導體存儲器的截面結構。 圖9是表示本發(fā)明所涉及的存儲單元陣列的制造例的X-X， 截面工序圖。
圖IO是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Y!，截面工序圖。
圖ll是表示本發(fā)明所涉及的存儲單元陣列的制造例的
Y2-Y2，截面工序圖。
圖12是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖13是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yi，截面工序圖。
圖14是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖15是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖16是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Y!，截面工序圖。
圖17是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖18是表示本發(fā)明所涉及的存儲單元陣列的制造例的X-X，截面工序圖。
圖19是表示本發(fā)明所涉及的存儲單元陣列的制造例的
Y廣Yf截面工序圖。
圖20是表示本發(fā)明所涉及的存儲單元陣列的制造例的
Y2-Y2，截面工序圖。
圖21是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖22是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Y^截面工序圖。
圖23是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖24是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖25是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y！-Yr截面工序圖。
圖26是表示本發(fā)明所涉及的存儲單元陣列的制造例的
Y2-Y2，截面工序圖。
圖27是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖28是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y,-Y!，截面工序圖。
圖29是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廠Y2，截面工序圖。
圖30是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖31是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yr截面工序圖。圖32是表示本發(fā)明所涉及的存儲單元陣列的制造例的
Y2-Y2，截面工序圖。
圖33是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖34是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yr截面工序圖。
圖35是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖3 6是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖37是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Y!，截面工序圖。
圖38是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖39是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖40是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yr截面工序圖。
圖41是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖42是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X'截面工序圖。
圖43是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yr截面工序圖。
圖44是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖4 5是表示本發(fā)明所涉及的存儲單元陣列的制造例的X-X'截面工序圖。
圖46是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yr截面工序圖。
圖47是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖48是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖4 9是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yi，截面工序圖。
圖50是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖51是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖52是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Y!，截面工序圖。
圖53是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖54是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X，截面工序圖。
圖5 5是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y「Yr截面工序圖。
圖56是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖57是表示本發(fā)明所涉及的存儲單元陣列的制造例的 X-X'截面工序圖。
圖58是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y廣Yi，截面工序圖。
14圖59是表示本發(fā)明所涉及的存儲單元陣列的制造例的 Y2-Y2，截面工序圖。
圖60是表示數(shù)據(jù)寫入時的電位關系的圖。
圖61是表示數(shù)據(jù)讀出時的電位關系的圖。
圖62是表示擦除所有存儲單元時的電位關系的圖。
圖6 3是表示擦除與所選擇的控制柵極線連接的存儲單元時
的電位關系的圖。
圖6 4是表示擦除與所選擇的比特線連接的存儲單元時的電
位關系的圖。
圖65是表示擦除所選擇的存儲單元時的電位關系的圖。 圖66是表示本發(fā)明所涉及的其它實施例的概觀圖。 圖67是表示本發(fā)明所涉及的其它實施例的概觀圖。 圖68是表示本發(fā)明所涉及的其它實施例的截面圖。 附圖標記說明
1:硅氧化膜；2:源極線(SL); 3:源極擴散層；4:島狀 半導體層；5:漏極擴散層；6:電荷存儲層；7:控制柵極(WL); 8:源極擴散層；9:島狀半導體層；10:漏極擴散層；11:導 線(R); 12:共用源極線(CSL); 13:比特線(BL); 14:通孔； 15:比特線(BL); 100: P型硅；101:島狀半導體層；102:隧 道絕緣膜；103:多結晶硅膜；104:多晶硅層間(interpoly)絕緣 膜；105:多結晶硅膜；106:抗蝕劑；107:層間絕緣膜；108: 層間絕緣膜；109:層間絕緣膜；200:所選擇的比特線；201: 所選擇的源極線；202:非選擇的比特線；203:非選擇的源極 線；204:所選擇的控制柵極線；205:非選擇的控制柵極線； 206:導線；207:共用源極線；208:電荷存儲層209:粒子 狀電荷存儲層。
具體實施例方式
本發(fā)明所涉及的非易失性半導體存儲器包含形成在半導 體村底上的多個島狀半導體層。島狀半導體層由非易失性半導
體存儲單元構成，該非易失性半導體存儲單元具有漏極擴散 層，其形成在島狀半導體層的上部；源極擴散層，其形成在島 狀半導體層的下部；電荷存儲層，其通過柵極絕緣膜形成在被 漏極擴散層和源極擴散層夾著的側(cè)壁的溝道區(qū)域上；以及控制 柵極，其形成在電荷存儲層上。并且，作為整體是如下結構 將該非易失性半導體存儲單元排列成陣列狀，并且將與漏極擴 散層連接的比特線布線在列方向上，將控制柵極線布線在行方 向上，將與源極擴散層連接的源極線布線在列方向上。
另外，在本發(fā)明的非易失性半導體存儲器中，對與比特線 和源極線連接的每規(guī)定數(shù)量(例如64個)的存儲單元配置 一 個晶 體管，將與該晶體管的柵極連接的導線布線在行方向上，在該 晶體管的源極上連接源極線，將與該晶體管的漏極連接的共用 源極線布線在行方向上。因而，在考慮該非易失性半導體存儲 器為n行m列的陣列時，上述晶體管例如每隔64行形成一行，其 源極區(qū)域與自己所屬的列的源極線連接。并且，排列在該晶體 管的相同行上的上述晶體管的柵極通過導線而相互連接，排列 在相同行上的上述晶體管的漏極區(qū)域通過共用源極線而相互連 接。
本發(fā)明的驅(qū)動方法對所選#奪的比特線和源才及線施加0V或 者正的第 一 電壓，對非選擇的比特線和源極線施加正的第 一 電 壓，對所選擇的控制柵極線施加正的第二電壓，對非選擇的控 制柵極線施加0 V ，由此能夠利用F N隧道電流來對所選擇的存儲 單元的電荷存儲層注入電荷。此時，通過對導線施加OV使共用 源極線和源極線之間電氣絕緣。另外，對共用源極線施加正的
16第一電壓的一半的電壓，由此能夠?qū)⑦B接共用源極線和源極線 的晶體管的源極/漏極間的耐壓設定為正的第 一 電壓的 一 半。
本發(fā)明的驅(qū)動方法對所選擇的控制柵極線施加正的第一 電壓，對非選擇的控制柵極施加OV,對源極線施加0V,對所選 擇的比特線施加正的第二電壓，由此能夠讀出所選擇的存儲單
元。此時，對非選擇的比特線、共用比特線施加ov,對導線施 加正的第三電壓，從而使源極線通過對連接在比特線和源才及線 上的一個以上的每多個存儲單元所配置的晶體管與共用源極線 連接，由此能夠使源極擴散層低電阻，能夠進行高速讀出。 本發(fā)明的驅(qū)動方法對比特線和源極線施加正的第 一 電壓，
對控制柵才及線施加ov,對共用源極線和導線施加正的第一電 壓，由此能夠利用FN隧道電流從所有存儲單元的電荷存儲層ii 出電荷。
本發(fā)明的驅(qū)動方法對比特線和源才及線施加正的第 一 電壓， 對所選擇的控制柵極線施加OV，對非選擇的控制柵極線施加正 的第二電壓，對共用源極線和導線施加正的第一電壓，由此能 夠利用FN隧道電流從連接在所選擇的控制柵極線上的存儲單 元的電荷存儲層》文出電荷。
本發(fā)明的驅(qū)動方法對所選擇的比特線和源極線施加正的 第一電壓，對非選擇的比特線和源極線施加正的第二電壓，對 控制柵極線施加OV,對導線施加正的第二電壓，對共用源極線 施加正的第一電壓與正的第二電壓之和的一半的正的第三電 壓，由此能夠利用F N隧道電流從連接在所選擇的比特線上的存 儲單元的電荷存儲層放出電荷。
本發(fā)明的驅(qū)動方法對所選擇的比特線和源極線施加正的 第一電壓，對非選4奪的比特線和源極線施加正的第二電壓，對 所選擇的控制柵極線施加0V，對非選擇的控制柵極線施加正的第三電壓，對導線施加正的第三電壓，對共用源極線施加正的 第一電壓與正的第二電壓之和的一半的正的第三電壓，由此能
夠利用F N隧道電流來從所選擇的存儲單元的電荷存儲層放出 電荷。
實施例
下面，根據(jù)附圖所示的實施方式來說明本發(fā)明。此外，本 發(fā)明并不限定于此。
圖5、圖6、圖7、圖8分別示出了本發(fā)明所涉及的非易失性 半導體存儲器的布局和截面結構。在本實施例中，在硅氧化膜l 上形成源極線2和源極擴散層3，在其上面形成島狀半導體層4， 在該島狀半導體層4的上部形成漏極擴散層5，在被漏極擴散層5 和源極擴散層3夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣膜 形成的電荷存儲層6，在電荷存儲層6上形成控制柵極7，從而形 成存儲單元。另外，每隔規(guī)定數(shù)量的存儲單元(在此是每64個) 在源極線2和源極擴散層8上形成島狀半導體層9,在該島狀半導 體層上形成漏極擴散層IO,在被漏極擴散層10和源極擴散層8 夾著的側(cè)壁的溝道區(qū)域上形成通過柵極絕緣膜形成的導線11, 在漏極擴散層10上形成共用源極線12,從而形成晶體管，源極 線2與共用源極線12連接。也可以用存儲單元來代替對每多個存 儲單元配置的晶體管。并且，在漏極擴散層5上形成比特線13, 在比特線13上形成通孔14，在通孔14上形成比特線15。
下面，參照圖9 圖59來說明用于形成本發(fā)明所涉及的非易 失性半導體存儲器所具備的存儲單元陣列的結構的制造工序的
一例。圖9是在硅氧化膜1上形成有P型硅1 OO的SOI襯底的X-X， 截面圖。另外，圖IO是Y廣Yr截面圖，圖IO是Y廠Y 截面圖。 X-X，截面與圖6對應，Y廣YT截面與圖7對應，Y2-丫2，截面與圖 8對應。
18將抗蝕劑作為掩模，通過反應性離子蝕刻對P型硅1 OO進行
蝕刻來形成源極線2(圖12的(X-X，)、圖13的(Y廣Y,)、圖14的 (Y2-Y2，》。
沉積氧化膜，通過CMP進行平坦化，使用反應性離子蝕刻 進行蝕刻(圖15的(X-X，)、圖16的(Y廣Y^)、圖17的(Y廠Y2，))。
將抗蝕劑作為掩模，通過反應性離子蝕刻對P型硅進行蝕 刻來形成島狀半導體層101(圖18的(X-X，)、圖19的(Y廠Yr)、圖 20的(Y廠Y2，))。島狀半導體層101的下部成為源極線2。
接著，進行氧化來形成隧道絕緣膜102(圖21的(X-X，)、圖 22的(Y「Yr)、圖23的(Y2-Y2'))。
接著，沉積多結晶硅膜103(圖24的(X-X，)、圖25的(Y廠Y!，)、 圖26的(Y廠Y2，))。
接著，通過反應性離子蝕刻對多結晶硅膜進行蝕刻，使其 以側(cè)壁間隔物狀殘留在島狀半導體側(cè)壁上，形成電荷存儲層 6(圖27的(X—X，)、圖28的(Y!-Y!，)、圖29的(Y2—Y2，))。
接著，進行氧化來形成多晶硅層間絕緣膜104(圖30的 (X-X，)、圖31的(Y廣Y!，)、圖32的(Y廠Y2，))。也可以通過CVD 來沉積絕緣膜。
接著，沉積多結晶硅膜105(圖33的(X-X，)、圖34的(Y廣Yr)、 圖35的(Y2-Y2，))。
接著，通過CMP使多結晶硅膜平坦化之后進行蝕刻(圖36 的(X-X，)、圖37的(Y「Y,)、圖38的(Y廠Y2，))。
接著，通過公知的光刻技術來形成被圖案化的抗蝕劑 106(圖39的(X—X，)、圖40的(Y「Yr)、圖41的(Y2-Y2，))。
接著，使用抗蝕劑106作為纟務模，通過反應性離子蝕刻對 多結晶硅膜105進行蝕刻，使其以側(cè)壁間隔物狀殘留在電荷存儲 層側(cè)壁上來形成控制柵極7和導線11 (圖4 2的(X - X')、圖4 3的(Y廠Yr)、圖44的(Y廠Y2，))。
接著，通過離子注入法等形成源極線2、源極擴散層3以及 漏極擴散層5、 10(圖45的(X-X，)、圖46的(Y廣Yi，)、圖47的 (Y2-Y2，))。
接著，沉積硅氧化膜這種層間絕緣膜107,使用CMP等使 漏極擴散層露出(圖48的(X-X，)、圖49的(Y廠Yr)、圖50的 (Y2-Y2，))。
接著，通過濺鍍法等來沉積金屬，使用抗蝕劑作為掩模來 對金屬進行蝕刻而形成比特線13和共用比特線12。之后，沉積 層間絕緣膜108(圖51的(X-X，)、圖52的(Y廠Yr)、圖53的 (Y2-Y2,))。
接著，使用抗蝕劑作為掩模，對層間絕緣膜進行蝕刻而形 成通孔14(圖54的(X-X，)、圖55的(Y「Yr)、圖56的(Y2_Y2，))。
接著，通過濺鍍法等來沉積金屬，使用抗蝕劑作為掩模對 金屬進行蝕刻而形成比特線15。之后，沉積層間絕緣膜109(圖 57的(X-X，)、圖58的(Y廠Y,)、圖59的(Y2-Y2，))。如上所述那
樣形成本發(fā)明的非易失性半導體存儲單元陣列的結構，實現(xiàn)將 控制柵極線布線在行上、將比特線布線在列上、將源極線布線 在列上、將共用源極線布線在行上的結構。
下面，參照圖60 圖65來說明本發(fā)明的非易失性半導體存 儲單元陣列的驅(qū)動方法。
如圖60所示那樣進行利用FN隧道電流來對所選才奪的存4諸 單元M1的電荷存儲層注入電荷(寫入)的動作。對所選擇的比特 線200和源極線201施加OV或者能夠阻止寫入的程度的電壓 (9V)，對非選擇的比特線202和源極線203施加能夠阻止寫入的 程度的電壓(9V),對所選擇的控制柵極線204施加高電壓(18V), 對非選擇的控制柵極線205施加0V。通過以上動作能夠使用FN隧道電流對電荷存〗渚層注入電荷。此時，通過對導線206(對應于圖5 圖7的導線11)施加0V,使源極線和共用源極線之間電氣絕緣。另外，對共用源極線207施加能夠阻止寫入的程度的電壓(9V)的一半(4.5V)，由此能夠?qū)⑦B接共用源極線和源極線的晶體管的源極/漏極間的耐壓設為能夠阻止寫入的程度的電壓(9 V)的一半(4.5V)。
如圖61所示那樣進行所選擇的存儲單元M1的數(shù)據(jù)讀出動作。對所選擇的控制柵極線204施加電壓(3V)，對非選擇的控制4冊極線205施加0V，對源才及線201、 203施力口0V,對所選才奪的比特線200施加電壓(0.5V),由此能夠讀出所選擇的存儲單元。此時，通過對非選擇的比特線202、共用比特線207施加0V，對導線2 0 6施加電壓(3 V),使源極線通過對連接在比特線和源極線上的一個以上的每多個存儲單元配置的晶體管與共用源極線連接，由此能夠使源極擴散層低電阻，能夠進行高速讀出。
如圖62所示那樣進行利用FN隧道電流乂人存儲單元陣列的所有存儲單元的電荷存儲層放出電荷(擦除)的動作。對所有比特線和所有源極線施加擦除電壓(18V)，對所有控制柵極線施加0V ，對所有共用源極線和導線施加與擦除電壓相同的電壓(18V),由此能夠利用FN隧道電流從所有存儲單元的電荷存儲層》丈出電^f 。
如圖63所示那樣進行利用FN隧道電流從存儲單元陣列的連接到所選擇的控制柵極線上的存儲單元的電荷存儲層放出電荷(擦除)的動作。對所有比特線和源極線施加擦除電壓(18V),對所選擇的控制柵極線204施加0V，對非選擇的控制柵極線205施加能夠阻止擦除的程度的電壓(9V),對共用源極線207和導線206施加與擦除電壓相同的電壓(18V),由此能夠利用FN隧道電流從連接在所選擇的控制柵極線上的存儲單元的電荷存儲層放
21出電荷。
如圖64所示那樣進行利用FN隧道電流/人存儲單元陣列的
連接在所選擇的比特線上的存儲單元的電荷存儲層放出電荷
(擦除)的動作。對所選擇的比特線200和源極線201施加擦除電壓(18V),對非選擇的比特線202和源極線203施加能夠阻止擦除的程度的電壓(9V),對所有控制柵極線施加OV，對導線206施加電壓(9V)，對共用源極線207施加擦除電壓(18V)與能夠阻止擦除的程度的電壓(9V)之和的一半的電壓(13.5V)，由此能夠利用FN隧道電流從連接在所選擇的比特線上的存儲單元的電荷存儲層放出電荷。
如圖65所示那樣進行利用FN隧道電流從存儲單元陣列的
所選擇的比特線200和源極線201施加擦除電壓(18V),對非選擇的比特線202和源極線203施加能夠阻止擦除的程度的電壓(9V),對所選擇的控制柵極線204施加0V,對非選擇的控制才冊極線205施加能夠阻止擦除的程度的電壓(9V),對導線206施加電壓(9V)，對共用源極線207施加擦除電壓(18V)與能夠阻止擦除的程度的電壓(9V)之和的一半的電壓(13.5V),由此能夠利用FN隧道電流從所選擇的存儲單元的電荷存儲層放出電荷。
另外，在實施例中，使用通過柵極絕緣膜在被島狀半導體
層的漏極擴散層和源極擴散層夾著的側(cè)壁的溝道區(qū)域上圍繞島狀半導體的單一的電荷存儲層結構的存儲單元，但是，電荷存
儲層并不一定是單一的電荷存儲層，如圖66所示，也可以一個以上的多個電荷存儲層208包圍島狀半導體的側(cè)壁的溝道區(qū)域上的一部分。另外，也可以使用在控制柵極和島狀半導體層之間具有 一 個以上的多個粒子狀的電荷存儲層2 09或者能夠存儲電荷的區(qū)域的、能夠利用F N隧道電流來進行寫入擦除的結構的非易失性半導體存儲單元(圖67)(圖68)。
權利要求
1. 一種非易失性半導體存儲器，從襯底側(cè)依次形成源極區(qū)域、溝道區(qū)域以及漏極區(qū)域，并且存儲單元在上述襯底上被配置成n行m列的陣列狀，其中，上述存儲單元具有通過柵極絕緣膜在上述溝道區(qū)域的外側(cè)形成的電荷存儲層以及通過絕緣層在該電荷存儲層的外側(cè)形成為覆蓋該電荷存儲層的控制柵極，上述非易失性半導體存儲器構成為包括多個源極線，其布線在列方向上使得排列在上述陣列的列方向上的存儲單元的源極區(qū)域相互連接；多個平行的比特線，其在與上述源極線不同的層中布線在列方向上使得排列在上述列方向上的存儲單元的漏極區(qū)域相互連接；以及多個柵極線，其布線在行方向上使得排列在與上述列方向?qū)嵸|(zhì)上正交的行方向上的存儲單元的控制柵極相互連接。
2. —種非易失性半導體存儲器，從襯底側(cè)依次形成源極區(qū) 域、溝道區(qū)域以及漏極區(qū)域，并且存儲單元在上述襯底上被配 置成n行m列的陣列狀，其中，上述存儲單元具有通過柵極絕緣 膜在上述溝道區(qū)域的外側(cè)形成的電荷存儲層以及通過絕緣層在 該電荷存儲層的夕卜側(cè)形成為覆蓋該電荷存儲層的控制柵極，上 述非易失性半導體存儲器構成為包括多個源極線，其布線在列方向上使得排列在上述陣列的列 方向上的存儲單元的源極區(qū)域相互連接；多個平行的比特線，其在與上述源極線不同的層中布線在 列方向上使得排列在上述列方向上的存儲單元的漏極區(qū)域相互 連接；多個柵極線，其布線在行方向上使得排列在與上述列方向 實質(zhì)上正交的行方向上的存儲單元的控制柵極相互連接；多個晶體管，其每隔上述陣列的p行(p〈n)形成一行，從襯底側(cè)依次形成源極區(qū)域、溝道區(qū)域以及漏極區(qū)域，各自的源極區(qū)域與自己所屬的列的上述源極線連接；導線，其布線在行方向上使得排列在相同行上的上述晶體 管的柵極相互連接；以及共用源極線，其使排列在相同行上的上述晶體管的漏極區(qū) 域相互連接。
3. 根據(jù)權利要求2所述的非易失性半導體存儲器，其特征 在于，各上述晶體管的源極區(qū)域、溝道區(qū)域以及漏極區(qū)域的各自 與各上述存儲單元的源極區(qū)域、溝道區(qū)域以及漏極區(qū)域的各自 同時形成。
4. 一種非易失性半導體存儲器的寫入方法，是權利要求2 或3所述的非易失性半導體存儲器的寫入方法，該寫入方法對所選擇的比特線和源極線施加OV或正的第 一電壓，對非選擇的比特線和源極線施加正的第一電壓，對所 選擇的控制柵極線施加正的第二電壓，對非選擇的控制柵極線 施加0V,對上述導線施加OV,對共用源才及線施加正的第一電壓 的 一半的正的第三電壓，從而利用FN隧道電流對所選擇的存儲 單元的電荷存儲層注入電荷。
5. —種非易失性半導體存儲器的讀出方法，是權利要求2 或3所述的非易失性半導體存儲器的讀出方法，該讀出方法對所選4奪的控制柵極線施加正的第 一 電壓，對 非選擇的控制柵極施加OV,對源極線施加0V,對所選擇的比特 線施加正的第二電壓，對非選擇的比特線、共用比特線施加0V， 對導線施加正的第三電壓，從而從所選擇的存儲單元讀出數(shù)據(jù)。
6. —種非易失性半導體存儲器的擦除方法，是權利要求2 或3所述的非易失性半導體存儲器的擦除方法，該擦除方法對所有比特線和所有源極線施加正的第 一 電壓，對所有控制柵極線施加ov，對所有共用源極線和導線施加正的第一電壓，從而將所有存儲單元的數(shù)據(jù)統(tǒng)一擦除。
7. —種非易失性半導體存儲器的擦除方法，是權利要求2 或3所述的非易失性半導體存儲器的擦除方法，該擦除方法對所有比特線和源極線施加正的第 一 電壓，對 所選擇的控制柵極線施加0V,對非選擇的控制柵極線施加正的 第二電壓，對所有共用源極線和導線施加正的第一電壓，從而 將連接在所選擇的控制柵極線上的存儲單元的數(shù)據(jù)統(tǒng)一擦除。
8. —種非易失性半導體存儲器的擦除方法，是權利要求2 或3所述的非易失性半導體存儲器的擦除方法，該擦除方法對所選擇的比特線和源極線施加正的第 一 電 壓，對非選擇的比特線和源極線施加正的第二電壓，對所有控 制柵極線施加0V，對所有導線施加正的第二電壓，對所有共用 源極線施加正的第 一 電壓與正的第二電壓之和的 一半的正的第 三電壓，從而將連接在所選擇的比特線上的存儲單元的數(shù)據(jù)統(tǒng) 一擦除。
9. 一種非易失性半導體存儲器的擦除方法，是權利要求2 或3所述的非易失性半導體存儲器的擦除方法，該擦除方法對所選擇的比特線和源極線施加正的第 一 電 壓，對非選擇的比特線和源極線施加正的第二電壓，對所選擇 的控制柵極線施加0 V,對非選擇的控制柵極線施加正的第二電 壓，對導線施加正的第二電壓，對共用源4l線施加正的第一電 壓與正的第二電壓之和的 一 半的正的第三電壓，從而擦除所選 擇的存儲單元的數(shù)據(jù)。
全文摘要
提供不損壞存儲單元的高集成化而能夠利用FN隧道電流對電荷存儲層進行電荷的注入的NOR型非易失性半導體存儲器。通過具有以下特征的非易失性半導體存儲器來解決上述問題，該非易失性半導體存儲器的特征在于，在半導體襯底上形成島狀半導體層、具有形成在島狀半導體層的上部的漏極擴散層、形成在島狀半導體層的下部的源極擴散層、通過柵極絕緣膜在被漏極擴散層和源極擴散層夾著的側(cè)壁的溝道區(qū)域上形成的電荷存儲層以及形成在電荷存儲層上的控制柵極的非易失性半導體存儲單元排列為陣列狀，將連接到漏極擴散層的比特線在列方向上進行布線，將控制柵極線在行方向上進行布線，將連接到源極控制層的源極線在列方向上進行布線。
文檔編號H01L21/8247GK101490838SQ200780026259
公開日2009年7月22日 申請日期2007年7月12日 優(yōu)先權日2006年7月12日
發(fā)明者中村廣記, 舛岡富士雄 申請人:日本優(yōu)尼山帝斯電子股份有限公司;國立大學法人東北大學