專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及廣泛應(yīng)用在IC、 LSI等的M0S型半導(dǎo)體裝置，尤其涉及一種高 速半導(dǎo)體裝置。
背景技術(shù)：
半導(dǎo)體裝置出現(xiàn)以來，對(duì)于半導(dǎo)體裝置投入最多技術(shù)精力的課題之一是提 高動(dòng)作頻率(時(shí)鐘頻率)。隨著晶體管的動(dòng)作頻率值變大、高速動(dòng)作變?yōu)榭赡埽?其適用范圍也隨之?dāng)U大，有助于現(xiàn)代寬帶網(wǎng)絡(luò)社會(huì)的實(shí)現(xiàn)和IT化發(fā)展。半導(dǎo)體 裝置的動(dòng)作頻率逐年提高，達(dá)到GHz領(lǐng)域，而近年其提高速度遲緩。現(xiàn)狀是動(dòng) 作頻率停滯在3-4GHz,能以10GHz以上的時(shí)鐘頻率動(dòng)作的半導(dǎo)體裝置的實(shí)現(xiàn)被 人們所期望。與半導(dǎo)體裝置的動(dòng)作頻率提高相關(guān)的要素之一是尺寸。尺寸變小 時(shí)，其電容量變小，信號(hào)傳遞速度增加。
眾所周知近年半導(dǎo)體裝置的尺寸縮小化速度遲緩，成為阻礙動(dòng)作頻率提高 的主要原因。將半導(dǎo)體元件的尺寸做成極限大小，考慮到其為一定值的話，那 么使動(dòng)作頻率提高的要素就為元件的動(dòng)作電流。舉MOSFET為例，當(dāng)漏極電壓一 定時(shí)，根據(jù)柵極電壓能夠流動(dòng)多大量的漏極電流，成為決定動(dòng)作頻率的因素之 一。漏極電流大時(shí)，輸出容量的充放電時(shí)間變短，信號(hào)向下一段的傳遞速度變 快。但是，當(dāng)元件的尺寸做成極限小時(shí)，現(xiàn)狀是很難加大漏極電流，這就阻礙 了動(dòng)作頻率的提高。
如上所述，即使將半導(dǎo)體的動(dòng)作頻率做成如10GHz程度以上，在小型化到 極限的晶體管上增加漏極電流也很困難。由此，認(rèn)為能夠以10GHz程度以上， 最好在20GHz程度以上，甚至在4Q 60GHz動(dòng)作的高速半導(dǎo)體裝I7^T百前說被認(rèn)為不可能實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明目的在于得到能夠以10GHz程度以上的時(shí)鐘頻率動(dòng)作的高速半導(dǎo)體 裝置。
本發(fā)明目的還在于得到能夠以20GHz程度以上的時(shí)鐘頻率動(dòng)作的高速半導(dǎo) 體裝置。
本發(fā)明目的還在于得到能夠以30GHz程度以上的時(shí)鐘頻率動(dòng)作的高速半導(dǎo) 體裝置。
本發(fā)明目的還在于得到能夠以40GHz程度以上的時(shí)鐘頻率動(dòng)作的高速半導(dǎo) 體裝置。
本發(fā)明目的還在于得到能夠以60GHz程度的時(shí)鐘頻率動(dòng)作的高速半導(dǎo)體裝置。
本發(fā)明目的還在于提供一種能夠相對(duì)于一定的漏極電壓及柵極電壓，增大 所得漏極電流的高速M(fèi)OS晶體管。
以下列舉本發(fā)明實(shí)施方式。 (第l方式)
一種半導(dǎo)體裝置，其特征在于，溝道區(qū)表面平坦度為在從源極向漏極的方 向的2nm長度上的峰谷值在0. 3nm以下。 (第2方式)
在第l方式的半導(dǎo)體裝置中，溝道區(qū)表面平坦度為在從源極向漏極的方向 的2nm長度上的峰谷值在0. 16nm以下。 (第3方式)
在第1或第2方式的半導(dǎo)體裝置中，所述溝道區(qū)的兩端包括源極區(qū)及漏極區(qū)，所述源極區(qū)及漏極區(qū)的至少一方包括接電的電極，從所述電極到所述溝道
區(qū)的電阻為1.jum以下。 (第4方式)
一種半導(dǎo)體裝置，其特征在于，溝道區(qū)和其兩端包括源極區(qū)及漏極區(qū)，所 述源極區(qū)及漏極區(qū)的至少一方包括接電的電極，從所述電極到所述溝道區(qū)的電 阻為4Q jum以下。 (第5方式)
在第4方式的半導(dǎo)體裝置中，所述電阻為ID. jum以下。 (第6方式)
在第4方式的半導(dǎo)體裝置中，所述電阻包括所述電極和所述源極區(qū)及漏極 區(qū)的至少一方的接觸部分的接觸電阻，以及從該接觸部分到所述溝道區(qū)的所述 源極區(qū)及漏極區(qū)的所述至少一方的內(nèi)部串聯(lián)電阻，所述接觸電阻為1 x 1(T。Qcrir 以下。
(第7方式)
在第6方式的半導(dǎo)體裝置中，所述電極的至少所述接觸部分為金屬硅化物， 選擇構(gòu)成所述金屬硅化物的金屬，使該金屬硅化物和所述源極區(qū)及漏極區(qū)之一 的功函數(shù)差為0. 32eV程度以下。 (第8方式)
一種半導(dǎo)體裝置，其特征在于，在設(shè)有至少一對(duì)n溝道晶體管及p溝道晶 體管的半導(dǎo)體裝置中，分別接所述n溝道晶體管的源極 漏極區(qū)的第1電極的 至少接觸部分由第1金屬硅化物構(gòu)成，分別接所述p溝道晶體管的源極 漏極 區(qū)的第2電極的至少接觸部分由不同于第1金屬硅化物的第2金屬硅化物構(gòu)成。 (第9方式)
10在第8方式的半導(dǎo)體裝置中，所述第1金屬硅化物由其功函數(shù)在-4. 37eV以 上的材料構(gòu)成，所述第2金屬硅化物由其功函數(shù)在-4， 85eV以下的材料構(gòu)成。 (第IO方式)
在第8或第9方式的半導(dǎo)體裝置中，所述n溝道晶體管及所述p溝道晶體 管的溝道區(qū)表面為，在各晶體管的從源極向漏極的方向的2nm長度上的峰谷值 在0. 3nm以下的平坦度。 (第11方式)
在第1或第4方式的半導(dǎo)體裝置中，所述源極區(qū)、漏極區(qū)由其功函數(shù)為與 所述溝道區(qū)半導(dǎo)體的功函數(shù)的差在0. 32eV以下的金屬或金屬半導(dǎo)體化合物構(gòu) 成。
(第12方式)
在第11方式的半導(dǎo)體裝置中，所述溝道區(qū)由n型硅構(gòu)成，同時(shí)，所述源極 區(qū)、漏極區(qū)由其功函數(shù)為-4. 37eV以上的金屬或金屬硅化物構(gòu)成。 (第13方式)
在第11方式的半導(dǎo)體裝置中，所述溝道區(qū)由p型硅構(gòu)成，同時(shí)，所述源極 區(qū)、漏極區(qū)由其功函數(shù)為-4. 85eV以下的金屬或金屬硅化物構(gòu)成。 (第14方式)
在第l、第4、第8任一方式的半導(dǎo)體裝置中，所述半導(dǎo)體裝置包括n溝道 晶體管，所述n溝道晶體管的溝道區(qū)表面的至少 一 部分^:有(10 0 )面或離(10 0 ) 面±10°以內(nèi)的面。 (第15方式)
在第1、第4、第8任一方式的半導(dǎo)體裝置中，所述半導(dǎo)體裝置包括p溝道 晶體管，所述p溝道晶體管的溝道區(qū)表面的至少一部分設(shè)有(110 )面或離(110 )面± 10°以內(nèi)的面。 (第16方式)
在第8或第9方式的半導(dǎo)體裝置中，所述n溝道晶體管的溝道區(qū)表面的至 少一部分設(shè)有(100)面或離(100)面士10。以內(nèi)的面，以及(110)面或離(110: 面±10°以內(nèi)的面的至少一方，所述p溝道晶體管的溝道區(qū)表面的至少一部分 設(shè)有(110)面或離(110)面±10°以內(nèi)的面，以及(100)面或離(100)面 ±10°以內(nèi)的面的至少一方。 (第17方式)
一種半導(dǎo)體裝置，其特征在于，在包括設(shè)有至少一對(duì)不同導(dǎo)電型晶體管的 電路的半導(dǎo)體裝置中，采用第1半導(dǎo)體層和覆蓋其表面至少一部分的第1柵極 絕緣層，形成n溝道晶體管，同時(shí)，采用第2半導(dǎo)體層和覆蓋其表面至少一部 分的第2柵極絕緣層，形成p溝道晶體管，形成所述第l半導(dǎo)體層溝道的第1 區(qū)域表面設(shè)有(100)面或離(100)面±10°以內(nèi)的面，以及(110)面或離(110) 面±10°以內(nèi)的面的至少一方，形成所述第2半導(dǎo)體層溝道的第2區(qū)域表面設(shè) 有(110)面或離(110)面±10°以內(nèi)的面，以及(100)面或離(100)面± 10°以內(nèi)的面的至少一方，所述第1區(qū)域及所述第2區(qū)域的表面為在各區(qū)域的 從源極向漏極方向的2nm長度上的峰谷值在0. 3nm以下的平坦度。 (第18方式)
在第17方式的半導(dǎo)體裝置中，所述平坦度為0. 16nm以下。 (第19方式)
在第17或第18方式的半導(dǎo)體裝置中，形成所述溝道的第1區(qū)域及第2區(qū) 形成所述各溝道的區(qū)域的電阻為1. 5 Q . u m以下。
12(第20方式)
一種半導(dǎo)體裝置，其特征在于，在包括設(shè)有至少一對(duì)不同導(dǎo)電型晶體管的
電路的半導(dǎo)體裝置中，采用第1半導(dǎo)體層和覆蓋其表面的至少一部分的第1柵 極絕緣層，形成n溝道晶體管，同時(shí)，采用第2半導(dǎo)體層和覆蓋其表面的至少 一部分的第2柵極絕緣層，形成p溝道晶體管，形成所述第1半導(dǎo)體層溝道的 第1區(qū)域表面設(shè)有(100)面或離(100)面±10°以內(nèi)的面，以及(110)面或 離(IIO)面士IO。以內(nèi)的面的至少一方，形成所述第2半導(dǎo)體層溝道的第2區(qū) 域表面設(shè)有(110)面或離(110)面±10。以內(nèi)的面，以及(IOO)面或離(100) 面±10°以內(nèi)的面的至少一方，所述第1區(qū)域及所述第2區(qū)域的各自兩端分別 包括源極區(qū)及漏極區(qū)和源極電極及漏極電極，從所述第l及第2區(qū)域分別到各 自兩端的所述源纟及電才及、漏;f及電一及的電阻為. )im以下。 (第21方式)
在第20方式的半導(dǎo)體裝置中，所述第l及第2區(qū)域表面為在各自的從源極 區(qū)向漏極區(qū)方向的2nm長度上的峰谷值在0. 3nm以下的平坦度。 (第22方式)
在第17或第20方式的半導(dǎo)體裝置中，分別接所述第1區(qū)域兩端的源極電 極及漏極電極的至少源極區(qū)及漏極區(qū)的接觸部分由第l金屬硅化物構(gòu)成，分別 接所述第2區(qū)域兩端的源極電極及漏極電極的至少源極區(qū)及漏極區(qū)的接觸部分 由不同于第l金屬硅化物的第2金屬硅化物構(gòu)成。 (第23方式)
在第22方式的半導(dǎo)體裝置中，所述第l金屬硅化物由其功函數(shù)為-4. 3kV 以上的材料構(gòu)成，所述第2金屬硅化物由其功函數(shù)為-4. 85eV以下的材料構(gòu)成。 (第24方式)在第17或第20方式的半導(dǎo)體裝置中，所述第1區(qū)域兩端的源極區(qū)及漏極 區(qū)由其功函數(shù)為-4. 37eV以上的第1金屬或金屬硅化物構(gòu)成，取得與源極電極及 漏極電極的至少一部分的共用，所述第2區(qū)域兩端的源極區(qū)及漏極區(qū)由其功函 數(shù)為-4. 85eV以下的第2金屬或金屬硅化物構(gòu)成，取得與源極電極及漏極電極的 至少一部分的共用。 (第25方式)
在第17或第20方式的半導(dǎo)體裝置中，形成所述第l半導(dǎo)體層溝道的第1 區(qū)域表面及形成所述第2半導(dǎo)體層溝道的第2區(qū)域表面均由(100)面或離(100: 面± 10。以內(nèi)的面構(gòu)成。 (第26方式)
在第17或第20方式的半導(dǎo)體裝置中，形成所述第l半導(dǎo)體層溝道的第1 區(qū)域表面及形成第2半導(dǎo)體層溝道的第2區(qū)域表面均由(110)面或離(110) 面± 10°以內(nèi)的面構(gòu)成。 (第27方式)
在第17或第20方式的半導(dǎo)體裝置中，所述第l半導(dǎo)體層的所述第1區(qū)域 上面及所述第2半導(dǎo)體層的所述第2區(qū)域上面均由(110)面或離(110)面± 10°以內(nèi)的面構(gòu)成的同時(shí)，在所述第1半導(dǎo)體層側(cè)面的一側(cè)或兩側(cè)設(shè)置形成溝 道的第3區(qū)域，使所述第3區(qū)域表面有(100)面或離(100)面±10°以內(nèi)的 面，規(guī)定所述第1區(qū)域上面的寬度及長度、所述第2區(qū)域上面的寬度及長度， 以及所述第3區(qū)域表面的高度及長度，使所述第1區(qū)域上面面積和所述第3區(qū) 域表面面積之和與所述第2區(qū)域上面面積實(shí)質(zhì)完全相等，并且所述n溝道晶體 管和所述p溝道晶體管的動(dòng)作速度實(shí)質(zhì)完全相等。 (第28方式)
14在第8、第17、第20任一方式的半導(dǎo)體裝置中，所述n溝道晶體管及所述 p溝道晶體管均為常關(guān)，并且所述n溝道晶體管及所述p溝道晶體管其中 一個(gè)為 反型及積累型中的 一個(gè)，另 一個(gè)為反型及積累型的所述一個(gè)或另 一個(gè)。 (第29方式)
在第l、第4、第8任一方式的半導(dǎo)體裝置中，所述半導(dǎo)體裝置為常關(guān)，并 且為反型或積累型。 (第30方式)
在第l、第4、第8任一方式的半導(dǎo)體裝置中，所述半導(dǎo)體裝置為積累型晶 體管。 (第31方式)
在第28方式的半導(dǎo)體裝置中，所述積累型晶體管的溝道區(qū)由SOI層構(gòu)成， 同時(shí)，使該SOI層的厚度小于在所述溝道區(qū)的源極區(qū)附近的空乏層的厚度。 (第32方式)
在第31方式的半導(dǎo)體裝置中，規(guī)定所述SOI層的厚度、所述SOI層的不純 物濃度、以及所述溝道區(qū)上的柵極電極的功函數(shù)，使在所述積累型晶體管的柵 極電壓和源極電壓同等電位時(shí)的溝道區(qū)的源極區(qū)一側(cè)端部被空乏層充滿。 (第33方式)
在第1或第4方式的半導(dǎo)體裝置中，所述溝道區(qū)上的柵極絕緣膜含有由微 波激發(fā)的等離子體所形成的Si02, Si晶及金屬硅化物合金的氧化膜、金屬硅化 物合金的氮化膜中的至少 一種。
在本發(fā)明中，通過上述方式，能夠得到可以相對(duì)一定的漏極電壓及柵極電 壓，增大所得漏極電流的MOS晶體管(MOSFET)。其結(jié)果是得到了能以lOGHz程 度以上的時(shí)鐘頻率動(dòng)作的高速半導(dǎo)體裝置。進(jìn)而通過將本發(fā)明的結(jié)構(gòu)應(yīng)用在使用最佳表面方位、Accumulation Mode、及三維結(jié)構(gòu)的全平tf型CMOS構(gòu)造中的 至少一個(gè)，從而得到能夠以20GHz程度以上、30GHz程度以上、40GHz程度以上、 甚至60GHz程度的時(shí)鐘頻率動(dòng)作的高速半導(dǎo)體裝置。


圖1A為現(xiàn)有pMOSFET的柵極電壓VG-漏極電流ID特性的曲線示意圖； 圖IB為現(xiàn)有nM0SFET的柵極電壓VG-漏極電流ID特性的曲線示意圖； 圖2為現(xiàn)有MOSFET構(gòu)造的模式示意圖； 圖3為本發(fā)明MOSFET的概略結(jié)構(gòu)示意圖4A為本發(fā)明nM0SFET的漏極電流ID-柵極電壓VG特性的仿真結(jié)果示意圖4B為本發(fā)明nM0SFET的互導(dǎo)gm-柵極電壓VG特性的仿真結(jié)果示意圖"為本發(fā)明pMOSFET的漏極電流ID-柵極電壓VG特性的仿真結(jié)果示意圖5B為本發(fā)明pMOSFET的互導(dǎo)gm-柵極電壓VG特性的仿真結(jié)果示意圖6A為本發(fā)明在pM0SFET的線形區(qū)的ID-VG特性示意圖6B為本發(fā)明在nM0SFET的線形區(qū)的ID-VG特性示意圖6C為本發(fā)明在pM0SFET的線形區(qū)的gm-VG特性示意圖6D為本發(fā)明在nMOSFET的線形區(qū)的gm-VG特性示意圖7A為本發(fā)明在pMOSFET的飽和區(qū)的ID-VG特性示意圖7B為本發(fā)明在nMOSFET的飽和區(qū)的ID-VG特性示意圖7C為本發(fā)明在pMOSFET的飽和區(qū)的gm-VG特性示意圖7D為本發(fā)明在nMOSFET的飽和區(qū)的gm-VG特性示意圖8A為本發(fā)明MOSFET上的硅表面狀態(tài)模式示意圖8B為表示本發(fā)明MOSFET上的硅表面狀態(tài)的顯微鏡圖像；
圖9A為溝道電場Eef f和遷移率的關(guān)系示意圖；圖9B為硅/柵極絕緣膜界面的平坦性和遷移率的關(guān)系示意圖； 圖IOA為本發(fā)明nMOSFET上的硅/柵極絕緣膜界面的平坦性和遷移率的關(guān)系 示意圖IOB為本發(fā)明pMOSFET上的硅/柵極絕緣膜界面的平坦性和遷移率的關(guān)系 示意圖11為電極和硅區(qū)之間的接觸電阻Rc和功函數(shù)差的關(guān)系曲線示意圖12A為由M0SFET所構(gòu)成的CM0S電路的構(gòu)成示意圖12B為現(xiàn)有技術(shù)MOSFET的漏極電壓-漏極電流的特性圖12C為本發(fā)明MOSFET的漏極電壓-漏極電流的特性圖12D為本發(fā)明MOSFET的漏極電壓-漏極電流的特性圖12E為本發(fā)明MOSFET的漏極電壓-漏極電流的特性圖13A為器件構(gòu)造和動(dòng)作速度的關(guān)系示意圖13B為現(xiàn)有CMOS電路及本發(fā)明CMOS電路的輸入輸出特性示意圖13C為現(xiàn)有CMOS電路及本發(fā)明CMOS電路的輸入輸出特性示意圖13D為現(xiàn)有CMOS電路及本發(fā)明CMOS電路的輸入輸出特性示意圖14為具體說明本發(fā)明第1實(shí)施例MOSFET的構(gòu)成的截面圖15A為本發(fā)明第2實(shí)施例半導(dǎo)體裝置(CMOS電路)的概略立體圖15B為圖15A中的A-A，線的截面圖15C為圖15A中的B-B，線的截面圖16A為本發(fā)明其它實(shí)施例CM0S電路的構(gòu)成示意圖16B為本發(fā)明其它實(shí)施例CMOS電路的構(gòu)成示意圖16C為本發(fā)明其它實(shí)施例CMOS電路的構(gòu)成示意圖。
具體實(shí)施方式
參照?qǐng)DU、圖IB,表示現(xiàn)有pMOSFET、 nM0SFET上的柵極電壓VG和漏極電 流ID的關(guān)系。各晶體管的溝道區(qū)的有效長為60nm、有效寬為IO. 0|nm、柵極絕 緣膜厚EOT為2. Onm。在圖1A中，表示在加載-1. 5V及-50mV的漏極電壓VD狀 態(tài)時(shí)的柵極電壓VG和漏極電流ID的關(guān)系。同樣地，在圖1B中，表示在加載1. 5V 及50mV的漏極電壓VD情況時(shí)的柵極電壓和漏極電流的關(guān)系。并且，這些圖的 縱軸所標(biāo)示的漏極電流ID是用絕對(duì)值表示的。在此，加載絕對(duì)值1. 5V的漏極 電壓VD時(shí)的特性是，各晶體管的飽和區(qū)，即(VG-Vth) 〈VD的關(guān)系(Vth表示 閥值)成立的區(qū)域的特性。另一方面，加載絕對(duì)值50mV的漏極電壓VD時(shí)的特 性是，各晶體管的線形區(qū)，即(VG-Vth) 〉VD的關(guān)系成立的區(qū)域的特性。
從圖1A、圖1B明顯看出，當(dāng)柵極電壓VG接近OV時(shí)，漏極電流ID就下降 到l(TA以下。在此，將漏極電流ID為l(TA時(shí)的柵極電壓VG作為閾值電壓Vth 時(shí)，在圖1A及圖IB中的閾值電壓Vth分別為-O. 372V及0. 379V。該情況不能 在低電源電壓時(shí)得到大的漏極電流ID，其結(jié)果，意味著柵極絕緣膜不能很薄。 另外，即使提高柵極電壓VG的絕對(duì)值，漏極電流ID從l(TA (線形區(qū))到1(T2A (飽和區(qū))飽和，不能再變大。因此，使用現(xiàn)有nMOSFET及pMOSFET時(shí)，不能 期待其低耗電化及高速化.高性能化。具體來說，時(shí)鐘頻率被限制在2~3GHz 程度，無法得到以10GHz以上的時(shí)鐘頻率動(dòng)作的MOSFET。
參照?qǐng)D2，概略且模式地表示現(xiàn)有MOSFET的構(gòu)造。圖2所示的MOSFET包括 溝道區(qū)CHr、為包夾該溝道區(qū)CHr而設(shè)置在其兩側(cè)的源極區(qū)Sr及漏極區(qū)Dr、設(shè) 置在溝道區(qū)表面的柵極絕緣膜Fg、以及形成在柵極絕緣膜Fg上的柵極電極Eg。 在源極區(qū)Sr及漏極區(qū)Dr的表面分別設(shè)置源極電極Es及漏極電極Ed。
圖示的現(xiàn)有MOSFET中溝道區(qū)CHr的表面，即溝道區(qū)CHr和柵極絕緣膜Fg 之間的界面，如圖2中擴(kuò)大溝道區(qū)中央部的模式顯示那^",在原子級(jí)上^f艮不平
18坦，具有峰谷的凹凸形狀。在從源極向漏極的方向的2nm長度上的峰谷值(以 下所描述的本發(fā)明中被稱為"平坦度")，在圖1A、圖1B所示的任一晶體管中， 均為L5nm程度。因此，成為載流子的電子或空穴沿著溝道區(qū)CHr和柵極絕緣 膜Fg之間的界面，鋸齒形地移動(dòng)過溝道區(qū)CHr,會(huì)受到很大的界面散射的影響。 載流子的遷移率(mobility)分別在聲子散射、庫倫散射、以及界面散射小時(shí) 變大。聲子散射及庫倫散射可以通過最優(yōu)化溝道表面的面方位(即nM0SFET中 (100)面等，pM0SFET中(110)面、(551)面)變小，但界面散射變小歷來被 認(rèn)為不可能。
另外，在圖示的例子中，源極電極Es和源極區(qū)Sr之間的接觸電阻用Rc表 示，源極區(qū)Sr和溝道區(qū)CHr之間的源極區(qū)內(nèi)部電阻以Rn+ (或Rp+)表示。其 在漏極區(qū)Dr和漏極電極Ed之間、漏極區(qū)Dr和溝道區(qū)CHr之間也同樣。
如果圖2所示的M0SFET的真性互導(dǎo)以gmi表示，則真性互導(dǎo)gmi可以用下 式(1)表示。
gmi= ( m eff x W) ( Vg-Vth ) / ( L x Tox/s ox ) ( 1 )
其中，jueff為有效遷移率，W為溝道寬，L為溝道長，Tox為有效柵極絕
緣膜厚度，sox為柵極絕緣膜的介電常數(shù)。
一方面，如圖2所示，接觸電阻Rc及區(qū)域電阻Rn+ (或Rp+)的和用串聯(lián)
電阻表示的話，圖2所示的M0SFET的有效互導(dǎo)gmeff可以用下式(2 )表示。 gmeff=grai/ ( l+Rs gmi ) ( 2 )
因此，可知為了使有效互導(dǎo)gmeff變大，使真性互導(dǎo)gmi變大是當(dāng)然的，
使串聯(lián)電阻Rs盡量小也是很有必要的。
另外，若將含有圖示的M0SFET的CMOS電路(參照?qǐng)D12A)中的源極、漏極
間的容量設(shè)為CL，該CM0S電路中的動(dòng)作遲延時(shí)間t可以用下式(3)表示。
19t =CL/gmeff=CL ( 1+Rs . gmi ) /gmi (3 )
由式子(3)可知為了 MOSFET的高速化，可以使真性互導(dǎo)gmi變大，使源 極、漏極間的容量CL，串聯(lián)電阻Rs變小。
另一方面，式子(1)所示的有效遷移率peff可以用下式(4)表示。 (1/jaeff ) = (l/|ic) + (1/jup) + (l/|ar) (4)
其中，由庫倫散射MC，聲子散射jip,界面散射ur得到的溝道區(qū)中的載流 子遷移率。
根據(jù)式子(l)，若有效遷移率jieff變大，則真性互導(dǎo)gmi變大，而為了使 真性互導(dǎo)gmi變大，可以使溝道區(qū)中的載流子遷移率jar變大。
據(jù)本發(fā)明人等的研究，可知為使iar變大，可以使溝道區(qū)表面，即溝道區(qū)和 柵極絕緣膜之間的界面在原子級(jí)平坦化。尤其，可知若峰谷(P-V)值取0. 3nm 以下的平坦度，可大幅改良MOSFET的有效遷移率jueff。
另外，在圖U、圖1B所示特性的任一晶體管中，接觸電阻Rc均為lxl(T8 Qcit^左右，其結(jié)果是，串聯(lián)電阻Rs為lOOQ. jum左右。
在本發(fā)明中，也發(fā)現(xiàn)若能使接觸電阻小到1 x 10—"Qcm2程度以下，最好在l x 10—"Qcii^以下，可使有效互導(dǎo)gmeff變大。這種情況，在串聯(lián)電阻Rs中，區(qū) 域電阻Rn+ (或Rp+)歷來因接觸電阻Rc過大而與其相比其影響可以忽略。但 是，在本發(fā)明中，也可知因?yàn)榻佑|電阻Rc變小，不能忽略區(qū)域電阻Rn+(或Rp+) 的影響，為此，通過將其做成' jum以下，最好為 Mm以下，甚至 為 jum以下，可以明顯改良MOSFET的有效互導(dǎo)gmeff。
參照?qǐng)D3,基于上述理解，描述本發(fā)明高速半導(dǎo)體裝置的原理構(gòu)成。也就是 說，在圖3中，溝道區(qū)CHr和柵極絕緣膜Fg之間的界面在原子級(jí)平坦，即平坦 度在0. 3nm以下，最好在0. 16nm以下。在具有這樣結(jié)構(gòu)的MOSFET中，載流子
20(電子或空穴)可以不受溝道區(qū)表面的界面散射的影響直線運(yùn)動(dòng)。因此，像圖2 所描述的，與載流子鋸齒形運(yùn)動(dòng)的情況相比，載流子的遷移率顯著提高。
另外，圖3所示的電極構(gòu)造中，具有通過在源極區(qū)Sr及漏極區(qū)Dr內(nèi)部分 地嵌入電極區(qū)等，使從源極區(qū)Sr及漏極區(qū)Dr的電極接觸部分到溝道區(qū)CHr的 長度變得極小的結(jié)構(gòu)。由此不只使區(qū)域電阻(Rn+或Rp+)減少，如以下所述， 通過考慮形成源極區(qū)、漏極區(qū)的n+或p+硅區(qū)的功函數(shù)而選定電極材料，將電極 和源極區(qū)、電極和漏極區(qū)的接觸電阻Rc做成1(THQcm"以下。因此，可以使有效 互導(dǎo)gmeff變得極大。
圖4A、圖4B分別表示具有圖1B特性圖所示尺寸的n溝道晶體管的線形區(qū) 中的漏極電流ID-柵極電壓VG特性、互導(dǎo)gm-柵極電壓VG特性的仿真結(jié)果。在 圖4A中，用粗實(shí)線表示的慣例(conventional )相當(dāng)于圖IB的VD=50mV的場 合。另外，圖1B中縱軸為對(duì)數(shù)表示，但圖4A、圖4B、圖5A、圖5B中縱軸為線 性表示。圖4A中，曲線Cl表示將溝道區(qū)表面的平坦度改良到極限(P-V值在 0. 13nm)時(shí)的特性，曲線C2表示將源極側(cè)的串聯(lián)電阻Rs、漏極側(cè)的串聯(lián)電阻 Rd改良為0時(shí)的特性。兩曲線Cl及C2與用粗線表示的現(xiàn)有nM0SFET的特性曲 線相比，分別表示漏極電流ID可以明顯變大。而且，如曲線C3所示，源極串 聯(lián)電阻Rs、漏極串聯(lián)電阻Rd實(shí)質(zhì)變0的同時(shí)，溝道區(qū)表面平坦度改良到極限， 漏極電流ID-柵極電壓VG特性的改良可相適提高。即通過削減串聯(lián)電阻及改良 表面平坦度中的至少一者。可使漏極電流ID明顯變大，若采用兩者則效果被相 適提高。
圖4B所示的互導(dǎo)gm-柵極電壓VG特性中，與用粗實(shí)線表示的現(xiàn)有nM0SFET 相比，如曲線Cll所示，溝道區(qū)表面的平坦度改良到極限的nMOSFET可以使互 導(dǎo)gm明顯變大。另外，如曲線C12所示，通過使串聯(lián)電阻Rs、 Rd實(shí)質(zhì)為0,與
21現(xiàn)有nMOSFET相比，能夠使互導(dǎo)gm變大。進(jìn)而，平坦度及串聯(lián)電阻兩者都變小 時(shí)，根據(jù)相適效果，如曲線C13所示，互導(dǎo)gm變得極大。
圖5A、圖5B表示對(duì)于具有圖1A的特性圖所示尺寸的pM0SFET的線形區(qū)的 特性進(jìn)行仿真的結(jié)果。圖5A是漏極電流ID-柵極電壓VG特性，圖58是互導(dǎo)口-柵極電壓VG特性。圖5A中，曲線C21表示溝道區(qū)表面的平坦度變小時(shí)的特性， 曲線C22表示串聯(lián)電阻Rs、 Rd變小時(shí)的特性。可知無論哪種情況，與用粗實(shí)線 表示的現(xiàn)有MOSFET的特性(相當(dāng)于圖1A的VD=-50mV的場合)相比，均有改良。 而且，如曲線C23所示，若平坦度及串聯(lián)電阻Rs、 Rd都變小時(shí)，漏極電流ID 可以變得更大。而且，使用(110)面時(shí)，如曲線24所示，可以顯著改良漏極 電流ID。
圖5B所示的互導(dǎo)gm-柵極電壓VG特性中，通過分別使平坦度及串聯(lián)電阻 (Rs， Rd)各自變小，如曲線C21a及C22a所示，與用粗實(shí)線表示的現(xiàn)有pM0SFET 相比，可以使互導(dǎo)gm變大。而且，平坦度及串聯(lián)電阻兩者都變小時(shí)，如曲線C23a 所示，可使互導(dǎo)gm變得更大。另外，如曲線C24a所示，在使用改良平坦度及 串聯(lián)電阻兩者的(110)面的pMOSFET中，可顯著改良互導(dǎo)gm。
圖6A 圖6D、圖7A 圖7D表示使晶體管更小型化時(shí)的線形區(qū)及飽和區(qū)的 特性。此處的晶體管中，柵極絕緣膜的厚度EOT為1. Onm,柵長45nm(有效長 29nm)。圖6A、圖6C、圖7A、圖7C是溝道表面為(551)面的p溝道晶體管的 VG-ID特性及VG-gm特性。圖6B、圖6D、圖7B、圖7D是溝道表面為(100)面 的n溝道晶體管的VG-ID特性及VG-gm特性。圖6A ~圖6D、圖7A ~圖7D中的 任一，通過分別使溝道區(qū)表面的平坦度及串聯(lián)電阻(Rs， Rd)各自變小，與現(xiàn) 有pM0SFET、 nMOSFET相比，漏極電流ID及互導(dǎo)gm可變得更大。另外，揭示了 平坦度及串聯(lián)電阻(Rs， Rd)兩者都變小時(shí)，漏極電流ID及互導(dǎo)gm可以相適
22地變得更大。
對(duì)為取得上述溝道區(qū)表面的平坦度的有關(guān)工程進(jìn)行說明。所謂使硅襯底表 面平坦化的手法，包括用無堿洗凈和/或使用脫除氧化膜平坦化的手法。像這樣
的平坦化手法，在適用特開2004-200672公報(bào)所記載的手法時(shí)，可以使硅襯底 表面的平均粗糙度(Ra)在0. 15nm以下。然而，利用該手法所得到的平均粗糙 度(Ra)在0. 15nm以下的表面的峰谷(P-V)值通常為1. 0nm左右，甚至為0.6-0. 9nm。以該程度的平坦度改良漏極電流ID及互導(dǎo)giM艮困難。
本發(fā)明人等考慮上述事實(shí)，進(jìn)而，研究出使峰谷(P-V)值變小的手法，其 結(jié)果，可以確認(rèn)以下事情。采用向氧含量在lppb以下的加氫超純水中添加30。/。IPA 的洗凈液，在氮?dú)猸h(huán)境(氧含量在lppb以下)中，，并且在遮光的狀態(tài)下，進(jìn) 行表面洗凈，且以各向同性氧化或氮化(由采用高密度等離子體的氧基或氮基 引起的氧化或氮化)形成柵極絕緣膜。其結(jié)果是，峰谷(P-V)值可以在0. 16nm 左右以下，可以如圖8B所示將界面的平坦度提高到平坦極限的差一個(gè)原子階差
(0.13nm)的程度。另外，可以判明若在遮光的狀態(tài)，且無氧的狀態(tài)下，用加 IPA的洗凈液洗凈，即使存在堿也能將平坦度提高到極限。另外，可以判明偏離
(100)面4度的面容易表面平坦化，(551)面即偏離(110)面8度的面若沒 有光和氧，就容易平坦化。
圖8A、圖8B表示了有著平坦極限的差一個(gè)原子階差(0. 13nm)的硅表面的 模式圖以及表面圖像。圖8A中，表示了偏離(100)面4度的面的側(cè)面，在具 有差一個(gè)氧原子階差的寬度20A的臺(tái)階上，表面排列著8個(gè)原子。另外，圖8A 中，表示了 (551)面，即偏離(110)面8度的面上的原子排列，可知相當(dāng)于 差一個(gè)原子階差的平坦度。圖8B表示在偏離(100)面4度的面的階梯狀表面。 若將源極方向 漏極方向置為沿階梯的方向，平坦面利用的效果會(huì)更高。
23在此參照?qǐng)D9A、圖IOA、圖IOB，表示了載流子遷移率的聲子散射所造成的 影響(參照虛線)，庫倫散射所造成的影響(參照單點(diǎn)劃線)以及界面散射所造 成的影響(參照雙點(diǎn)劃線)作為遷移率的溝道電場Eeff的函數(shù)。圖9A、圖10A 是(100)面的nM0SFET的情況(縱軸的縮尺不同)。若參照此，表面平坦度為 極限值(△=(). 13nm)的情況(A表示在源極-漏極方向的溝道長度，該長度上 的(P-V)值即A值)，實(shí)質(zhì)上只聲子散射的影響決定載流子遷移率，而知道表 面平坦度在峰谷(P-V)值上為1. Onm時(shí)(并且長度為0. 73nm)，遷移率大幅退 化。圖9B表示了關(guān)于電場Eff為1.5MV/cm時(shí)其退化程度。如圖9B所示，平坦 度若在0.16nm以下，則退化10。/。以下，若在O. 30nm以下，則退化30%以下，因 此，將本發(fā)明的表面平坦度規(guī)定在0. 30nm以下。另外，圖1OB表示了 pMOSFET 時(shí)，即使表面為(100)面，因表面平坦化而載流子遷移率改善效果較大，若將 表面設(shè)為(551)面，則庫倫散射的影響被減低，載流子遷移率更大。
以下對(duì)減低串聯(lián)電阻進(jìn)行詳細(xì)描述。在現(xiàn)有半導(dǎo)體裝置中，nMOSFET及 pMOSFET兩者釆用同一金屬硅化物(例如，TiSi )作為電極材料。該電極材料的 功函數(shù)為-4. 6eV程度。其理由是形成現(xiàn)有nMOSFET的源極區(qū).漏極區(qū)的n+區(qū)域 的硅的導(dǎo)帶(-4. 05eV)和禁帶(-5. 15eV)的電平差為1. leV，該情況的硅的導(dǎo) 體和電極材料之間的功函數(shù)差(勢壘高度)q①抑為0. 55eV。同樣地，形成現(xiàn)有 pMOSFET的源極區(qū) 漏極區(qū)的p+區(qū)域的硅中，硅的導(dǎo)帶和電極材料之間的功函 數(shù)差(勢壘高度)q①BP也是0. 55eV。由于像這樣將兩者的勢壘高度置為幾乎相 等，因而兩晶體管的接觸電阻相等。其結(jié)果是，接觸電阻Rc為lxl()-8Qcm2左 右，串聯(lián)電阻Rs變?yōu)?00Q ' iam。
本發(fā)明中，不論是n溝道晶體管還是p溝道晶體管，均采用源極區(qū) 漏極 區(qū)的勢壘高度在0. 32eV以下，最好在O. 2eV以下這樣的電極材料。也就是說，
24通過用n+硅區(qū)和電極之間的勢壘高度q①BK在0. 32eV以下，最好比0. 2eV小的 材料構(gòu)成電極，同時(shí)用p+硅區(qū)和電極之間的勢壘高度q①BP也在0. 32eV以下， 最好比0. 2eV小的材料構(gòu)成電極，可使所述串聯(lián)電阻(Rs， Rd)變小。該情況 下，與n+硅區(qū)接觸的電極材料有必要使用不同于與p+硅區(qū)接觸的電極材料。
為此，本發(fā)明半導(dǎo)體裝置中，在n+硅區(qū)和p+硅區(qū)使用不同的金屬或金屬硅 化物。具體來說，在nM0SFET中，采用功函數(shù)在-4. 37eV (最好是-4.25eV)以 上的金屬或金屬硅化物，如Er、 Mg、 Mn、 Cd、 Hf、 Y、 Zr等或它們的石圭化物形 成電極。另一方面，在pM0SFET中，采用功函數(shù)在-4. 85eV (最好是-4. 95eV) 以下的金屬或金屬硅化物，如Pd、 Pt、 Co、 Ni、 Ir等或它們的硅化物形成電極。 通過采用這樣的材料形成電極，可以使接觸電阻Rc在1 x 1(T"Qcn^以下，最好 是1 x 1(mcm2以下。
參照?qǐng)Dll，表示了接觸電阻Rc同電極-硅區(qū)間的功函數(shù)差的關(guān)系。從圖11 可以清楚看出，電極-硅區(qū)間的功函數(shù)差在0. 5eV時(shí)，接觸電阻Rc為10_8Qcm2 左右。像這樣，當(dāng)接觸電阻Rc大時(shí)，如前所述，不能改善MOSFET的漏極電流 ID及互導(dǎo)gm。
另一方面，據(jù)本發(fā)明人等的研究，將上述電極-硅區(qū)間的功函數(shù)差設(shè)為 0. 32eV以下的話，可以使接觸電阻Rc在1(T。Qcr^以下，最好是將功函數(shù)差設(shè) 為0.卩eV以下的話，可以使接觸電阻Rc在10_1100112以下。結(jié)果是可以按前面所 述改善MOSFET的特性。本發(fā)明人等為將功函數(shù)差設(shè)為0. 32eV以下，確認(rèn)通過 對(duì)與n+硅區(qū)、p+硅區(qū)接觸的電極使用相互不同的金屬，可以將功函數(shù)差設(shè)為 0. 32eV以下。
因此，作為與n+硅區(qū)接觸的電極的電極材料，若使用具有接近-4. 05eV功 函數(shù)的材料，即Er (-3. 2eV)、 Mg (-3. 7eV )、 Mn (一4. leV)、 Cd (-4. 3eV)、 Hf
25(-3.9eV)、 Y(-3.1eV)、 Zr(-4.1eV)，則可以達(dá)成上述功函數(shù)差。另一方面， 作為與p+硅區(qū)接觸的電極的電極材料，若使用具有接近-5. 15eV功函數(shù)的材料， 即Pd(-5. 2eV)、 Pt(-5. 6eV)、 Co(-5.0eV)、 Ni(-5. 2eV)、 Ir(—5, 3eV)，則 可以實(shí)現(xiàn)0. 2eV以下的功函H差。
關(guān)于串聯(lián)電阻，可以通過將接觸電阻如上所述設(shè)為1(T"Qci^以下，最好是 10一"Qct^以下，大幅減低，尤其是源極區(qū)'漏極區(qū)的內(nèi)部電阻相加，可以設(shè)為1 Q . jam。在此，與串聯(lián)電阻設(shè)為O的理想情況相比，若串聯(lián)電阻在1.5Q jum 以下，則互導(dǎo)gm的劣化在1。/。以下可忽略。因此，串聯(lián)電阻規(guī)定為1.5Q. iam 以下，^f旦因其它條件也可以設(shè)為 pm以下。
進(jìn)而，源極區(qū) 漏極區(qū)可以不用半導(dǎo)體構(gòu)成，而用與溝道區(qū)半導(dǎo)體的功函 數(shù)差在O. 32eV以下，最好是0. 2eV以下的金屬或金屬硅化物構(gòu)成。這種情況的 材料可以同上面所述的一樣選定。其結(jié)果是，可以使源極區(qū).漏極區(qū)的內(nèi)部電 阻消失，更加減低串聯(lián)電阻。
參照?qǐng)D12A,表示了由nMOSFET及pMOSFET所構(gòu)成的CMOS電路，即變極器 電路。在此，圖1M所示的nMOSFET及pMOSFET均為在(100)面上形成的現(xiàn)有 結(jié)構(gòu)時(shí)，如圖12B所示，漏極電流變小，特別是pM0SFET中極小兩者不平衡。 此時(shí)，pM0SFET的電流驅(qū)動(dòng)能力約為nM0SFET的電流驅(qū)動(dòng)能力的30%,因此，構(gòu) 成圖12A所示的柵極時(shí)pM0SFET的大小增大到該程度。
圖12A所示的nM0SFET及pM0SFET均形成在(100)面上，而本發(fā)明中改善 溝道區(qū)表面，即和柵極絕緣膜之間的界面上的平坦度，同時(shí)，設(shè)為具有l(wèi)(T11。 cm2以下的串聯(lián)電阻的晶體管時(shí)，如圖12C所示，兩晶體管的漏極電流飛躍性增 大。該情況時(shí)也是，pM0SFET的電流驅(qū)動(dòng)能力為約為nM0SFET的電流驅(qū)動(dòng)能力的 30°/。，因此，構(gòu)成圖12A所示的柵極時(shí)pM0SFET的大小增大到該程度。
26接著，圖12A所示的nMOSFET及pMOSFET均在(551)面上形成，且本發(fā)明 中改善溝道區(qū)表面，即和柵極絕緣膜之間的界面上的平坦度，同時(shí)，設(shè)為具有 1 (T11 Dcm2以下的串聯(lián)電阻的晶體管時(shí)，如圖12D所示，兩晶體管，特別是pMOSFET 的漏極電流飛躍性增大。nMOSFET中與圖12C的情況相比電流驅(qū)動(dòng)能力約為60%, 然而也比現(xiàn)有構(gòu)造(參照?qǐng)D12B)有所增大。此時(shí)，nMOSFET的電流驅(qū)動(dòng)能力約 為pMOSFET的電流驅(qū)動(dòng)能力的60%,因此，構(gòu)成圖12A所示的柵極時(shí)nMOSFET的 大小增大到與其相稱的程度。
圖12A所示的nMOSFET及pM0SFET如圖15 ~圖15C的實(shí)施例所示，均在(551 ) 面上形成，同時(shí)使nMOSFET為也釆用(100 )面的三維構(gòu)造，使兩晶體管的面積-電 流驅(qū)動(dòng)能力完全平衡，并且本發(fā)明中改善溝道區(qū)表面的平坦度，同時(shí)，設(shè)為具 有10—"Qcm2以下的串聯(lián)電阻的晶體管時(shí)，如圖12E所示，兩晶體管的漏極電流 平衡且飛躍性增大。另外，如上所述使兩晶體管的面積.電流驅(qū)動(dòng)能力完全平 衡的CMOS電路被稱為平衡CMOS電路。對(duì)于具有相互相等特性的nMOSFET及 pM0SFET,在特愿2005-369170號(hào)說明書中詳細(xì)描述，因此，在此省略說明。
參照?qǐng)D13A，具有圖12B中描述的構(gòu)造的CMOS柵極中，可動(dòng)作的時(shí)鐘頻率 盡量達(dá)到5GHz。但是，具有圖12C中描述的本發(fā)明的構(gòu)造的CMOS柵極中，可動(dòng) 作的時(shí)鐘頻率擴(kuò)大到10GHz。進(jìn)一步地，在具有圖12D中描述的本發(fā)明的構(gòu)造的 CM0S柵極中，可動(dòng)作的時(shí)鐘頻率擴(kuò)大到20GHz。更進(jìn)一步地，在具有圖12E中 描述的本發(fā)明的構(gòu)造的CMOS柵極中，可動(dòng)作的時(shí)鐘頻率擴(kuò)大到30GHz。這些例 子全部采用InversionMode的晶體管，而若置為Accumulation Mode的晶體管，
60GHz。
參照?qǐng)D13B,表示了將所述平衡CMOS電路及現(xiàn)有CMOS電路以10GHz時(shí)鐘驅(qū)
27動(dòng)時(shí)的輸入輸出特性。圖13B中，輸入信號(hào)用虛線表示，分別將平衡CMOS電路 的輸出信號(hào)用e,現(xiàn)有CMOS電路(具有圖12B中描述的構(gòu)造的CMOS電路)的輸 出信號(hào)用b,具有圖12D中描述的構(gòu)造的CMOS電路的輸出信號(hào)用d表示。另夕卜， 構(gòu)成電路的各MOSFET具有65nm的溝道長L (有效溝道長Lee=38nm)、溝道寬 1. Onm，有效絕緣膜厚(EOT) 1.20nm大小，在電源電壓(VDD )為1. 20V時(shí)的特 性。如圖13B所示，施加lOGHz程度頻率的時(shí)鐘時(shí)，表示現(xiàn)有CMOS電路的輸出 信號(hào)b相應(yīng)的延遲。
圖13C分別表示在上述3個(gè)CMOS電路中分別施加40GHz的時(shí)鐘信號(hào)作為輸 入信號(hào)時(shí)的輸入輸出特性。從圖13C清楚知道，現(xiàn)有CMOS電路的輸出信號(hào)b相 對(duì)于輸入信號(hào)大幅延遲，并且其振幅也下降較大，因而并不耐用。另一方面， 平衡CMOS電路由輸出信號(hào)e得知，即使時(shí)鐘頻率高到40GHz，也可以正常動(dòng)作。
參照?qǐng)D13D，表示了在此采用圖12B、圖12C、圖12D及圖12E中描述的CMOS 電路，分別構(gòu)成4輸入或非門及4輸入與非門，使各柵極10節(jié)縱列連接，以50GHz 時(shí)鐘頻率動(dòng)作時(shí)的輸入輸出波形。分別表示施加在10節(jié)縱列連接4輸入柵極的 首節(jié)的1輸入上的輸入脈沖波形，和從末節(jié)的輸出取出的輸出信號(hào)。向各柵極 的其它3個(gè)輸入在或非門上分別施加接地電位，在與非門上分別施加電源電壓。 輸入信號(hào)在釆用Inversion Mode晶體管的CMOS電路上為1.0V,在采用 Accumulation Mode晶體管的CMOS電路上為1. 2V。輸出波形b、 c、 d、 e分別 表示釆用圖12B中描述的現(xiàn)有CM0S電路的情況，采用具有圖12C中描述的本發(fā) 明的構(gòu)造的CMOS電路的情況，采用具有圖12D中描述的本發(fā)明的構(gòu)造的CMOS 電路的情況，采用具有圖12E中描述的本發(fā)明的構(gòu)造的平衡CMOS電路的情況(使 用任意的Inversion Mode晶體管)。另外，輸出波形cA、 dA、 eA分別表示使用 Accumulation Mode晶體管，采用具有圖12C中描述的本發(fā)明的構(gòu)造的CMOS電路的情況，采用具有圖12D中描述的本發(fā)明的構(gòu)造的CMOS電路的情況，采用具 有圖12E中描述的本發(fā)明的構(gòu)造的平衡CMOS電路的情況?；蚍情T中不能得到波 形b。即現(xiàn)有電路中信號(hào)不能收到第10節(jié)。在具有本發(fā)明的構(gòu)造的柵極中，哪 一個(gè)都會(huì)得到如圖所示的輸出。對(duì)于與非門，能夠得到現(xiàn)有電路的輸出波形b, 但能看到一定的延遲和波形變形，但在具有本發(fā)明的構(gòu)造的柵極中，哪一個(gè)都 看不到少量延遲和波形差。 [實(shí)施例一]
參照?qǐng)D14，表示本發(fā)明實(shí)施例一 M0SFET的具體構(gòu)成例子。圖14所示的 M0SFET是nM0SFET，包括在p型硅村底或金屬襯底51上嵌入絕緣層(BOX ) 52, 在B0X52上形成的SOI層53。在此，BOX52由厚度IO. Onm的Si02所形成，另一 方面，SOI層53由厚度20, Onm的n+硅層所形成。在SOI層53上形成溝道區(qū)530 和源極區(qū)531和漏極區(qū)532，溝道區(qū)530具有3x I018cm—3的不純物濃度，源極區(qū) "1及漏極區(qū)5"形成在溝道區(qū)530兩側(cè)，比溝道區(qū)濃度高。溝道區(qū)530有著 0. 50 ja m的溝道長度L。進(jìn)一步地，在溝道區(qū)530表面形成由Si(U灸算膜厚(EOT ) 為1. 0nm的氮化硅做成的柵極絕緣膜54,同時(shí)，在柵極絕緣膜54上形成Ta的 柵極電極55。柵極絕緣膜54及柵極電極55在溝道區(qū)530的長度方向上，覆蓋 溝道區(qū)全體，同時(shí)在源極區(qū)531及漏極區(qū)532有若干重疊。源極區(qū)531及漏極 區(qū)532的寬度為5nm，其兩側(cè)的S0I層53上設(shè)有由Mg硅化物所形成的源極電極 561及漏極電極571。在源極電極561及漏極電極571上分別連接由Cu做成的 源極配線層56及漏極配線層57。
在此，至少溝道區(qū)530表面在自然氧化膜脫除等處理后，采用向氧含量在 lppb以下的加氫超純水中添加了 3WIPA的洗凈液，在氮環(huán)境(氧含量lppb以 下)且遮光的狀態(tài)下被洗凈，之后接受由采用高密度等離子體的氮基引起的直
29接氮化，形成柵極絕緣膜54，其界面的P-V值在O. 16nm以下。也就是說，溝道 區(qū)530和柵極絕緣膜54之間的界面在原子級(jí)極其平坦。另外，源極電極561及 漏極電極571與溝道區(qū)之間的源極區(qū)531及漏極區(qū)532的厚度為5nm,它們的電 阻分別為1. OQ jum。源極電極561及漏極電極571的Mg硅化物，與源極區(qū) 531及漏極區(qū)532因歐姆接觸電阻值幾乎為零，材料的電阻值為4. 46x l(T2D -ju m,所以與源才及區(qū)531及漏才及區(qū)632的內(nèi)部電阻相比，可以忽略，最終，串聯(lián)電 阻約為l.OD . jum。具有如此構(gòu)造的本發(fā)明實(shí)施例一提供的nMOSFET可以進(jìn)4亍 所述高速動(dòng)作。 [實(shí)施例二]
下面參照?qǐng)D15A 15C，作為本發(fā)明的實(shí)施例二，對(duì)包括nMOSFET及pMOSFET 的CMOS電路的半導(dǎo)體裝置進(jìn)行說明。
圖1"是本發(fā)明實(shí)施例二提供的半導(dǎo)體裝置的概略立體圖。圖15B表示圖 15A中A-A '線的截面圖，圖15C表示圖15A中B-B，線的截面圖。
實(shí)施例二為設(shè)計(jì)成在同一尺寸下電流驅(qū)動(dòng)能力平衡的SOI型三維構(gòu)造CMOS 器件。該CMOS器件中，pMOSFET(p溝道晶體管)僅制造成空穴遷移率大且容易 表面平坦化的(551)面，另一方面，nMOSFET制造成在電子遷移率較差的(551) 面添加，在側(cè)壁形成偏離電子遷移率大、容易表面平坦化的(100)面4°的面， 構(gòu)成柵極。即n溝道晶體管做成三維結(jié)構(gòu)，p溝道晶體管做成平面結(jié)構(gòu)。
如圖15B、圖15C所示，配備具有用在支撐襯底12上嵌入200nm厚的氧化 膜13所分離的指定厚度的(511)面方位的硅，即n型(襯底磷(P )濃度10"cm—3) SOI (Silicon on Insulator)層14-n、 14一p的^于底。
圖示的S0I層14-n、 14-p的(550 )面方位的表面及偏離(100)面4°面 方位的側(cè)面，為使(P-V)值在0. 3nm以下，實(shí)施所述平坦化處理。即S0I層14-n、
3014-p是在遮光的狀態(tài)下，在氮環(huán)境采用加氫超純水被洗凈。
在此，S0I層14-n、 14-p的表面最好使溝道的長度方向變?yōu)椤?10〉方向。這 是因?yàn)橛稍?551)面的空穴遷移所造成的飽和電流量在〈110〉方向上最大。另 一方面，有必要考慮在(100)面由電子遷移所形成的飽和電流量的結(jié)晶方向依 存性小。
在圖示的例子中。在SOI層中，形成n溝道晶體管的區(qū)域14-n及形成p溝 道晶體管的區(qū)域14-p以外的通過腐蝕被除去。其結(jié)果是，各區(qū)域14-n、 14-p 在氧化膜13上分離、形成。SOI層既可以作為i層使雙方區(qū)域共通，也可以作 為p型，之后將形成p溝道晶體管的區(qū)域14-p轉(zhuǎn)換成n型。此時(shí)，可以進(jìn)行閥 值調(diào)整用的不純物注入，進(jìn)行襯底濃度調(diào)整。例如，100nm代時(shí)，做成4 x 1018cnT3。 被分離的各區(qū)域側(cè)面成為偏離(100)面4°面。這些側(cè)面中，在除n溝道晶體 管區(qū)域l4-n的溝道區(qū)側(cè)面以外的側(cè)面上，如圖15B所示，用眾所周知的方法形 成厚的氧化膜25。
例如，厚的氧化膜25可以用以下手法形成。首先，利用CVD法，將Si02 堆積到"nm以上后，采用損失小的各向異性腐蝕，在側(cè)壁邊留著氧化膜邊腐蝕 后，在晶體管區(qū)域14-n區(qū)域以外進(jìn)行掩模，利用濕法腐蝕，可以將n溝道晶體 管區(qū)域14-n的溝道區(qū)的側(cè)面?zhèn)缺诘暮竦难趸こ?，在晶體管區(qū)域14-p的側(cè) 壁上留有厚的氧化膜25。
圖15B中，氧化膜25形成后，進(jìn)行洗凈，接著，用微波激發(fā)的等離子體裝 置進(jìn)行柵極絕緣膜的形成，分別在n溝道晶體管區(qū)域14-n的溝道區(qū)上面及側(cè)面、 p溝道晶體管區(qū)域14-p的溝道區(qū)上面形成2nm的Si扎膜15。此時(shí)，可以形成用 于得到所希望電容量的膜厚度。另夕卜，柵極絕緣膜15可以采用Si02、 HfOx、 ZrOx、 La203等金屬氧化物，PrxSiyNz等金屬氮化物等絕緣率高的材料。
31其后，形成Ta膜，腐蝕成所希望的柵極長度，柵極寬度，形成柵極電極16。 之后，向nM0SFET區(qū)域的源極.漏極層17注入4 x 1015cm—2的砷離子，向pM0SFET 區(qū)域的源極 漏極層18注入4 x 1015cm—2的硼離子，進(jìn)行活化。
進(jìn)一步地，用CVD形成SiOJ莫，如圖15C所示，作為配線層形成柵配線19、 輸出配線20、漏極電極21及源極電極22。此時(shí)，漏極電極21及源極電極22， 分別嵌入在源極區(qū)及漏極區(qū)內(nèi)，使從各電極到溝道區(qū)的電阻在1. . (am以下。 在此，選擇使各電極和硅之間的接觸電阻Rc在1 (T11 Qcm2以下的電極材料。即連 接nM0SFET的n+珪區(qū)的電極由從Mg、 Mn、 Cd、 Hf、 Y、 Zr中選擇出的材料(本 實(shí)施例中為Mg)形成。另一方面，連接pMOSFET的p+硅區(qū)的電極由從Co、 Ni、 Pd、 Ir中選出的材料(本實(shí)施例中為Ir )形成。由此，可以將電極和硅區(qū)之間 的功函數(shù)差置為0. 2eV以下。結(jié)果是，可以增大nMOSFET, pMOSFET上的有效互 導(dǎo)。在圖示的例子中，所選擇的各電極材料在與硅區(qū)之間形成硅化物。
另夕卜，圖示的例子為在同——^十底上形成inversion型(即inversion—mode ) pMOSFET100p和inversion型(艮卩inversion—mode ) nMOSFET100n。 jt匕時(shí)，n溝 道晶體管區(qū)域14-n的溝道區(qū)上面及側(cè)面的面積總和，與p溝道晶體管區(qū)域14-p 的溝道區(qū)上面的面積相等，兩晶體管的動(dòng)作速度也相等。
以下說明為得到這樣的晶體管所需的條件。兩晶體管100p、 lOOn的溝道區(qū) 長度L相等，將n溝道晶體管區(qū)域14-n的溝道區(qū)上面寬度設(shè)為Wn,側(cè)面高度設(shè) 為H,將p溝道晶體管區(qū)域14-p的溝道區(qū)上面的寬度設(shè)為Wp。這種情況，使后 述的式子(5)成立。
為兩晶體管的動(dòng)作速度相等，后述的式子(6)有必要成立。在此，若分別 將nMOSFET的(100)4° off面及(551 )面上的互導(dǎo)設(shè)為gmn( lOO)及gmn( 551 )， 將p溝道晶體管的(511)面上的互導(dǎo)設(shè)為gmp (551),這些互導(dǎo)gmn (100)、
32gmn (551)以及gmp (551)均為已知。另外，例如，若將寬度Wn規(guī)定為適當(dāng)?shù)?值，則可得到必要的高度H及寬度Wp作為式子(5)及式子(6)的聯(lián)立方程式 的解。
在這樣的條件下，例如，若將寬度Wn設(shè)為22nm, gmn ( 551 )設(shè)為約0. 7gmn (100), gmp (551)為0. 8gmn (100),則高度H為5.5nm，寬度Wp為33nm。另 外，在圖示的實(shí)施例中，將兩晶體管的溝道長均設(shè)為25nm。 Wp=2Mn ( 5 )
gmp (110) xWp-gmn(lOO) x2H+gmp(110) x Wn (6) 這樣做時(shí)，使nMOSFET100n和pMOSFET100p的溝道面積以及柵極面積幾乎 相同，可以使兩晶體管的電流驅(qū)動(dòng)能力，甚至動(dòng)作速度幾乎相同，可以得到全 平衡CMOS。進(jìn)而，通過使兩晶體管的柵極面積相同，兩晶體管的柵極容量變?yōu)?相同，可以減低用這些晶體管構(gòu)成的模擬開關(guān)的偏移雜音15dB多。另外，圖15C 所示的實(shí)施例中，pMOSFET及nMOSFET兩者由invers ion型晶體管構(gòu)成。
圖16A 16C表示圖15C以外的三個(gè)實(shí)施例，相當(dāng)于圖15C方向的截面圖。 在任一實(shí)施例中，SOI層的表面及側(cè)面接受平坦化處理，使(P-V)值在0. 3nm 以下。另外，漏極及源極電極如圖11中所描述，選擇電極材料及電極構(gòu)造，使 接觸電阻Rc在10"。Qcm2以下。
圖16A是n溝道晶體管(即nM0SFET) 101n及p溝道晶體管(即pMOSFET ) 101p均為accumulation型的例子。圖16B是n溝道晶體管(即nM0SFET ) 102n 為accumulation型，p溝道晶體管(即pMOSFET ) 102p為inversion型的例子。 圖16B的結(jié)構(gòu)因?yàn)橛赏粚?dǎo)電型well (n阱)和同一導(dǎo)電型(p+型)的柵極電 極所形成，所以有流程簡單化的優(yōu)點(diǎn)。并且通過采用Accumulation模式的n溝 道晶體管，可以減低CMOS整體的1/f噪聲。圖16C是n溝道晶體管(nMOSFET)103n為inversion型，p溝道晶體管(pM0SFET ) 103p為accumulation型的例 子。該例子因?yàn)橛赏粚?dǎo)電型well (p阱)和同一導(dǎo)電型(n+型)柵極電極所 形成，所以有流程簡單化的優(yōu)點(diǎn)。另外，因?yàn)橹徊捎胣+型多晶硅柵極電極，所 以可以防止由薄膜化引起的硼擴(kuò)散(硼易向柵極氧化膜擴(kuò)散，因此產(chǎn)生載流子 的界面遷移率劣化)。另外，通過采用accumulation型晶體管，還有與inversion 型晶體管相比電流驅(qū)動(dòng)能力能夠變大的優(yōu)點(diǎn)。進(jìn)而，對(duì)于accumulation型晶體 管，通過選擇柵極電極和溝道區(qū)的半導(dǎo)體層的功函數(shù)差，也能夠使形成溝道區(qū) 的空乏層的厚度比溝道區(qū)的半導(dǎo)體層的膜厚大。
實(shí)施例中，對(duì)將各晶體管區(qū)域表面設(shè)為(511)面，將側(cè)面設(shè)為(100) 4° off面的情況進(jìn)行了說明，但本發(fā)明并不限于此，可以將表面設(shè)為離(110)面 ±10。以內(nèi)的面，也可以將側(cè)面設(shè)為離(100)面±10°以內(nèi)的面。另外，也同 樣適用于將表面設(shè)為(100 )面或離(100 )面± 10°以內(nèi)的面，將側(cè)面設(shè)為(110 ) 面或離(110)面±10°以內(nèi)的面。
以上對(duì)nMOSFET， pMOSFET的單個(gè)晶體管及由這些晶體管所構(gòu)成的CMOS電 路進(jìn)行了說明，但本發(fā)明并不局限于此，還可以適用于各種元件及電子電路。
權(quán)利要求
1、一種半導(dǎo)體裝置，其特征在于，溝道區(qū)表面平坦度為在從源極向漏極的方向的2nm長度上的峰谷值在0.3nm以下。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，溝道區(qū)表面平坦度為 在從源極向漏極的方向的2nm長度上的峰谷值在0. 16nm以下。
3、 根據(jù)權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于，所述溝道區(qū)的兩 端包括源極區(qū)及漏極區(qū)，所述源極區(qū)及漏極區(qū)的至少一方包括接電的電極，從 所述電極到所述溝道區(qū)的電阻為1.5。 . jjm以下。
4、 一種半導(dǎo)體裝置，其特征在于，溝道區(qū)和其兩端包括源極區(qū)及漏極區(qū)， 所述源極區(qū)及漏極區(qū)的至少一方包括接電的電極，從所述電極到所述溝道區(qū)的 電阻為 jum以下。
5、 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，所述電阻為■ jum 以下。
6、 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，所述電阻包括所述電 極和所述源極區(qū)及漏極區(qū)的至少 一方的接觸部分的接觸電阻，以及從該接觸部 分到所述溝道區(qū)的所述源極區(qū)及漏極區(qū)的所述至少 一方的內(nèi)部串聯(lián)電阻，所述 接觸電阻為1 x 1(T"Qcm2以下。
7、 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其特征在于，所述電極的至少所述 接觸部分為金屬硅化物，選擇構(gòu)成所述金屬硅化物的金屬，使該金屬硅化物和 所述源極區(qū)及漏極區(qū)之一的功函數(shù)差為0, 32eV程度以下。
8、 一種半導(dǎo)體裝置，其特征在于，在設(shè)有至少一對(duì)n溝道晶體管及p溝道 晶體管的半導(dǎo)體裝置中，分別接所述n溝道晶體管的源極.漏極區(qū)的第1電極 的至少接觸部分由第l金屬硅化物構(gòu)成，分別接所述p溝道晶體管的源極 漏 極區(qū)的第2電極的至少接觸部分由不同于第l金屬硅化物的第2金屬硅化物構(gòu)成。
9、 根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，所述第l金屬硅化物 由其功函數(shù)在-4. 37eV以上的材料構(gòu)成，所述第2金屬硅化物由其功函數(shù)在 -4. 85eV以下的材^j"構(gòu)成。
10、 根據(jù)權(quán)利要求8或9的半導(dǎo)體裝置，其特征在于，所述n溝道晶體管 及所述p溝道晶體管的溝道區(qū)表面為，在各晶體管的從源極向漏極的方向的2nm 長度上的峰谷值在0. 3nm以下的平坦度。
11、 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體裝置，其特征在于，所述源極區(qū)、 漏極區(qū)由其功函數(shù)為與所述溝道區(qū)半導(dǎo)體的功函數(shù)的差在0. 32eV以下的金屬或 金屬半導(dǎo)體化合物構(gòu)成。
12、 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，所述溝道區(qū)由n型 硅構(gòu)成，同時(shí)所述源極區(qū)、漏極區(qū)由其功函數(shù)為-4. 37eV以上的金屬或金屬硅化 物構(gòu)成。
13、 根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其特征在于，所述溝道區(qū)由p型 硅構(gòu)成，同時(shí)所述源極區(qū)、漏極區(qū)由其功函數(shù)為-4. 85eV以下的金屬或金屬硅化 物構(gòu)成。
14、 根據(jù)權(quán)利要求l、 4、 8任一所述的半導(dǎo)體裝置，其特征在于，包括n 溝道晶體管，所述n溝道晶體管的溝道區(qū)表面的至少一部分有(100)面或離(100) 面± 10°以內(nèi)的面。
15、 根據(jù)權(quán)利要求l、 4、 8任一所述的半導(dǎo)體裝置，其特征在于，包括p 溝道晶體管，所述p溝道晶體管的溝道區(qū)表面的至少一部分有(110)面或離(110) 面±10°以內(nèi)的面。
16、 根據(jù)權(quán)利要求8或9所述的半導(dǎo)體裝置，其特征在于，所述n溝道晶體管的溝道區(qū)表面的至少一部分有(100)面或離(100)面±10°以內(nèi)的面， 以及(110)面或離(110)面±10°以內(nèi)的面的至少一方，所述p溝道晶體管 的溝道區(qū)表面的至少一部分有(110)面或離(110)面±10°以內(nèi)的面，以及 (100)面或離(100)面±10°以內(nèi)的面的至少一方。
17、 一種半導(dǎo)體裝置，其特征在于，在包括設(shè)有至少一對(duì)不同導(dǎo)電型晶體管的電路的半導(dǎo)體裝置中，包括具有第1半導(dǎo)體層和覆蓋其表面至少一部分的第1柵極絕緣層的n溝 道晶體管，和具有第2半導(dǎo)體層和覆蓋其表面至少一部分的第2柵極絕緣層的p 溝道晶體管；形成所述第l半導(dǎo)體層溝道的第1區(qū)域表面有(100)面或離(100)面± 10°以內(nèi)的面，以及(110)面或離(110)面± 10。以內(nèi)的面的至少一方；形成所述第2半導(dǎo)體層溝道的第2區(qū)域表面有(110)面或離(110)面± 10°以內(nèi)的面，以及(100)面或離(100)面±10°以內(nèi)的面的至少一方；所述第1區(qū)域及所述第2區(qū)域的表面為在各區(qū)域的從源極向漏極方向的2nm 長度上的峰谷值在0. 3nm以下的平坦度。
18、 根據(jù)權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于，所述平坦度為0. 16nm 以下。
19、 根據(jù)權(quán)利要求17或18所述的半導(dǎo)體裝置，其特征在于，形成所述溝 道的第1區(qū)域及第2區(qū)域的兩端分別包括源極區(qū)及漏極區(qū)和源極電極及漏極電 才及，/人所述各電極到形成所述各溝道的區(qū)i或的電阻為1. jam以下。
20、 一種半導(dǎo)體裝置，其特征在于，在包括設(shè)有至少一對(duì)不同導(dǎo)電型晶體 管的電路的半導(dǎo)體裝置中，包括具有第1半導(dǎo)體層和覆蓋其表面的至少一部分的第1柵極絕緣層的n溝道晶體管，和具有第2半導(dǎo)體層和覆蓋其表面的至少一部分的第2柵極絕緣 層的p溝道晶體管；形成所述第l半導(dǎo)體層溝道的第1區(qū)域表面有(100)面或離(100)面± 10°以內(nèi)的面，以及(110)面或離(110)面± 10°以內(nèi)的面的至少一方；形成所述第2半導(dǎo)體層溝道的第2區(qū)域表面有(110)面或離(110)面± 10°以內(nèi)的面，以及(100)面或離(100)面±10。以內(nèi)的面的至少一方；所述第1區(qū)域及所述第2區(qū)域的各自兩端分別包括源極區(qū)及漏極區(qū)和源極 電極及漏極電極，從所述第l及第2區(qū)域分別到各自兩端的所述源極電極、漏 才及電才及的電阻為4Q . jum以下。
21、 根據(jù)權(quán)利要求20所述的半導(dǎo)體裝置，其特征在于，所述第1及第2區(qū) 域表面為在各自的從源極區(qū)向漏極區(qū)方向的2nm長度上的峰谷值在0. 3nm以下 的平坦度。
22、 根據(jù)權(quán)利要求17或20所述的半導(dǎo)體裝置，其特征在于，分別接所述 第1區(qū)域兩端的源極電極及漏極電極的至少源極區(qū)及漏極區(qū)的接觸部分由第1 金屬硅化物構(gòu)成，分別接所述第2區(qū)域兩端的源極電極及漏極電極的至少源極 區(qū)及漏極區(qū)的接觸部分由不同于第l金屬硅化物的第2金屬硅化物構(gòu)成。
23、 根據(jù)權(quán)利要求22所述的半導(dǎo)體裝置，其特征在于，所述第l金屬硅化 物由其功函數(shù)為-4. 37eV以上的材料構(gòu)成，所述第2金屬硅化物由其功函數(shù)為 -4. 85eV以下的材料構(gòu)成。
24、 根據(jù)權(quán)利要求17或20所述的半導(dǎo)體裝置，其特征在于，所述第1區(qū) 域兩端的源極區(qū)及漏極區(qū)由其功函數(shù)為-4. 37eV以上的第l金屬或金屬硅化物構(gòu) 成，取得與源極電極及漏極電極的至少一部分的共用，所述第2區(qū)域兩端的源 極區(qū)及漏極區(qū)由其功函數(shù)為-4. 85eV以下的第2金屬或金屬硅化物構(gòu)成，取得與源極電極及漏極電極的至少一部分的共用。
25、 根據(jù)權(quán)利要求17或20所述的半導(dǎo)體裝置，其特征在于，形成所述第1 半導(dǎo)體層溝道的第1區(qū)域表面及形成所述第2半導(dǎo)體層溝道的第2區(qū)域表面均 由(100)面或離(100)面±10°以內(nèi)的面構(gòu)成。
26、 根據(jù)權(quán)利要求17或20所示的半導(dǎo)體裝置，其特征在于，形成所述第1 半導(dǎo)體層溝道的第1區(qū)域表面及形成第2半導(dǎo)體層溝道的第2區(qū)域表面均由(110)面或離(110)面±10°以內(nèi)的面構(gòu)成。
27、 根據(jù)權(quán)利要求17或20所述的半導(dǎo)體裝置，其特征在于，所述第l半 導(dǎo)體層的所述第1區(qū)域上面及所述第2半導(dǎo)體層的所述第2區(qū)域上面均由(IIO) 面或離(110)面±10°以內(nèi)的面構(gòu)成的同時(shí)，在所述第1半導(dǎo)體層側(cè)面的一側(cè) 或兩側(cè)設(shè)置形成溝道的第3區(qū)域，使所述第3區(qū)域表面有(100)面或離(100) 面±10°以內(nèi)的面，規(guī)定所述第1區(qū)域上面的寬度及長度、所述第2區(qū)域上面 的寬度及長度，以及所述第3區(qū)域表面的高度及長度，使所述第1區(qū)域上面面 積和所述第3區(qū)域表面面積之和與所述第2區(qū)域上面面積實(shí)質(zhì)完全相等，并且 所述n溝道晶體管和所述p溝道晶體管的動(dòng)作速度實(shí)質(zhì)完全相等。
28、 根據(jù)權(quán)利要求8、 17、 20任一所述的半導(dǎo)體裝置，其特征在于，所述n 溝道晶體管及所述p溝道晶體管均為常關(guān)，并且所述n溝道晶體管及所述p溝 道晶體管其中 一個(gè)為反型及積累型中的一個(gè)，另 一個(gè)為反型及積累型的所述一個(gè)或另一個(gè)。
29、 根據(jù)權(quán)利要求l、 4、 8任一所述的半導(dǎo)體裝置，其特征在于，所述半 導(dǎo)體裝置為常關(guān)，并且為反型或積累型。
30、 根據(jù)權(quán)利要求l、 4、 8任一所述的半導(dǎo)體裝置，其特征在于，所述半 導(dǎo)體裝置為積累型晶體管。
31、 根據(jù)權(quán)利要求28所述的半導(dǎo)體裝置，其特征在于，所述積累型晶體管 的溝道區(qū)由SOI層構(gòu)成，同時(shí)，使該SOI層的厚度小于在所述溝道區(qū)的源極區(qū) 附近的空乏層的厚度。
32、 根據(jù)權(quán)利要求31所述的半導(dǎo)體裝置，其特征在于，規(guī)定所述SOI層的 厚度、所述SOI層的不純物濃度、以及所述溝道區(qū)上的柵極電極的功函數(shù)，使 在所述積累型晶體管的4冊極電壓和源極電壓同等電位時(shí)的溝道區(qū)的源極區(qū)一側(cè) 端部被空乏層充滿。
33、 根據(jù)權(quán)利要求1或4所述的半導(dǎo)體裝置，其特征在于，所述溝道區(qū)上 的柵極絕緣膜含有由微波激發(fā)的等離子體所形成的Si02， Si凡及金屬硅化物合 金的氧化膜、金屬硅化物合金的氮化膜中的至少一種。
全文摘要
在遮光的狀態(tài)下，在氮?dú)猸h(huán)境中，通過用加氫超純水洗凈硅表面，實(shí)現(xiàn)峰谷(P-V)值在0.3nm以下的平坦度，同時(shí)通過使電極和硅之間的功函數(shù)差在0.2eV以下，實(shí)現(xiàn)接觸電阻在10^-11Ωcm²以下。由此，可以得到能夠以10GHz以上的頻率動(dòng)作的半導(dǎo)體裝置。
文檔編號(hào)H01L21/336GK101490823SQ20078002653
公開日2009年7月22日 申請(qǐng)日期2007年7月12日 優(yōu)先權(quán)日2006年7月13日
發(fā)明者大見忠弘, 寺本章伸, 黑田理人 申請(qǐng)人:國立大學(xué)法人東北大學(xué);財(cái)團(tuán)法人國際科學(xué)振興財(cái)團(tuán)