專利名稱：使用簡化雙應力襯層配置的具有增強性能的半導體結(jié)構(gòu)的制作方法
技術(shù)領域：
本發(fā)明涉及半導體結(jié)構(gòu)及其制造方法。更具體地，本發(fā)明涉及包括具有
全硅化柵電極的n型場效應晶體管(nFET)的互補金屬氧化物半導體 (CMOS)結(jié)構(gòu)，其中采用改善了的雙應力襯層配置從而將機械應力引入 nFET的器件溝道。
背景技術(shù)：
三十多年來，硅金屬氧化物半導體場效應晶體管(MOSFET)的持續(xù)的 小型化推動了世界范圍的半導體工業(yè)。幾十年來已經(jīng)預言了各種停止持續(xù)縮 小的因素，但是盡管面臨許多挑戰(zhàn)發(fā)明的歷史證實了莫爾定律。然而，今天 存在金屬氧化物半導體晶體管開始到達其傳統(tǒng)縮小極限的日益增長的信號。
由于通過持續(xù)的縮小，變得日益難于改善MOSFET和因此的CMOS的 性能，所以改善性能而無需縮小的方法變得重要。 一種這樣做的方案是增加 載流子(電子和/或空穴)的遷移率?？梢垣@得增加了的載流子遷移率，例如， 通過將合適的應力/張力引入半導體晶格。
應力的應用改變了半導體襯底的晶格尺寸。通過改變晶格尺寸，材料的 電子帶結(jié)構(gòu)也被改變。在本征半導體中改變可以僅是輕微的，導致僅有小的 電阻的改變，但是當半導體材料是摻雜的，即n型，并且被部分離子化，則 非常小的能帶的改變可以引起雜質(zhì)水平和能帶邊之間能量差的大百分比的 改變。這導致載流子傳輸性能的改變，這在某些情形是引人注目的。物理應 力(拉或壓)的應用可以進一步用于提高在半導體襯底上制造的器件的性能。
沿器件溝道的壓應力增加了 p型場效應晶體管(pFET)中的驅(qū)動電流并 且減小了 n型場效應晶體管(nFET)中的驅(qū)動電流。沿器件溝道的拉應力增 加了 nFET中的驅(qū)動電流并且減小了 pFET中的驅(qū)動電流。
應力可以通過幾種方法被31入單晶取向襯底，其包括例如在襯底的頂部 上和柵區(qū)周圍形成應力襯層。根據(jù)FET的導電類型(即p或n),應力襯層 可以在拉應力下(優(yōu)選用于nFET )或在壓應力下(優(yōu)選用于pFET )。當nFET和pFET集成于相同的半導體襯底上時，典型地使用雙應力襯 層技術(shù)，其中拉應力下的第一應力襯層形成于各nFET周圍，而壓應力襯層 下的第二應力襯層形成于各pFET周圍。
在采用全硅化柵電極的情形，尤其對于nFET,單應力襯層自身弱并且 雙應力襯層使應力更小。因而，對于CMOS結(jié)構(gòu)需要新的和改善的雙襯層 配置，尤其那些包括具有全硅化柵電極的nFET的CMOS結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明提供了包括一種具有全硅化柵電極的nFET的半導體結(jié)構(gòu)，其中 新的雙應力襯層配置用于提高坐落在柵電極下面的溝道區(qū)中的應力。新的雙 應力襯層配置包括第一應力襯層，該第一應力村層具有與nFET全硅化柵電 極的上表面的基本平齊的上表面。根據(jù)本發(fā)明，第一應力襯層不存在于nFET 的頂上。作為替代，本發(fā)明的第一應力襯層部分巻繞，即部分圍繞具有全硅 化柵電極的nFET的側(cè)部。具有與第一應力襯層相反應力類型的第二應力襯 層位于第一應力襯層的上表面上以及包含全硅化柵電極的nFET的頂上。
概括地，本發(fā)明的半導體結(jié)構(gòu)包括
位于半導體結(jié)構(gòu)的表面上的至少一 n型場效應晶體管nFET，所述至少
一n型場效應晶體管包括材料疊層和位于所述材料疊層的垂直側(cè)壁上的至少 一隔離體，所述疊層包括覆蓋柵電介質(zhì)的全硅化柵電極；
層，所述第一應力襯層具有與所述至少一 nFET的所述全硅化^f冊電極的上表 面的基本平齊的上表面；和
位于所述第一應力襯層的上表面上并且在所述至少一nFET的頂上的與 所述第一應力襯層相反應力類型的第二應力襯層。
根據(jù)本發(fā)明，第 一應力襯層是拉應力襯層并且第二應力襯層是壓應力襯 層。在本發(fā)明的高度優(yōu)選的實施例中，第一和第二應力襯層都包括氮化物。 在本發(fā)明的又一實施例中，至少一pFET也存在于半導體襯底的表面上。在 這樣的實施例中，第 一應力襯層也是拉應力襯層并且第二應力襯層也是壓應 力襯層。在包括至少一 nFET和至少一 pFET的實施例中，拉應力襯層不存 在于pFET上。
當至少一 nFET和至少一 pFET都存在時，半導體結(jié)構(gòu)包括位于半導體襯底的表面上的至少一n場效應晶體管和至少一p型場效應 晶體管，所述至少一 n場效應晶體管包括材料疊層和位于所述材料疊層的垂 直側(cè)壁上的至少一隔離體，所述疊層包括覆蓋柵電介質(zhì)的全硅化柵電極；
位于包括所述至少一n型場效應晶體管的所述半導體襯底的一部分上的 拉應力襯層，所述拉應力襯層部分巻繞所述至少一 n型場效應晶體管并且具 有與所述全硅化柵電極的上表面的基本平齊的上表面；和
位于所述第 一拉應力襯層的上表面并且在所述至少一 n型場效應晶體管 的頂上的壓應力襯層，所述壓應力襯層完全圍繞所述至少一p型場效應晶體 官。
除了提供包括新雙應力襯層配置的半導體結(jié)構(gòu)之外，本發(fā)明還提供了其 制造方法。概括地，本發(fā)明的方法包括
在半導體結(jié)構(gòu)的表面上提供至少一n型場效應晶體管UFET)，所述至 少一n型場效應晶體管包括材料疊層和位于所述材料疊層的垂直側(cè)壁上的至 少一隔離體，所述疊層包括覆蓋柵電介質(zhì)的全硅化柵電極；
在所述半導體襯底上形成第一應力襯層，其中所述第一應力襯層部分巻 繞所述至少一 nFET并且具有與所述全硅化柵電極的上表面的基本平齊的上 表面；并且
在所述第一應力襯層上和所述至少一nFET的頂上形成與所述第一應力 襯層相反的應力類型的第二應力襯層。


圖1A-1G是示出本發(fā)明的基本工藝流程的圖像表達(通過截面圖)。
具體實施例方式
將參考當前本發(fā)明的下列討論和附圖而更詳細地描述本發(fā)明，本發(fā)明提 供了包括具有全硅化柵電極的nFET的半導體結(jié)構(gòu)，其中新的雙應力襯層配 置用于提高坐落在柵電極下面的溝道區(qū)中的應力，以及這樣的結(jié)構(gòu)的制造方 法。應當注意為了說明的目的提供本申請的附圖，并且因此附圖未按比例繪制。
在下列描述中，提出了各種具體的細節(jié)，例如具體的結(jié)構(gòu)、元件、材料、 尺寸、工藝步驟和技術(shù)，以便提供本發(fā)明的透徹的理解。但是本領域的普通形中，未詳細描述著名的結(jié)構(gòu)或工藝以便避免混淆本發(fā)明。
應當理解當作為層、區(qū)或襯底的元件被稱為在另一元件"上"或"上方" 時，其可以直接在另一元件上或者也可以存在居間的元件。相反，當元件被 稱為在另一元件"直接上"或"直接上方"時，不存在居間的元件。還應當 理解當元件被稱為在另一元件"下"或"下方"時，可以直接在另一元件下 或者在另一元件下面，或者可以存在居間的元件。相反，當元件被稱為在另 一元件"直接下"或"直接下方"時，不存在居間的元件。
如上所述，本發(fā)明提供了包括具有全硅化柵電極的nFET的半導體結(jié)構(gòu)， 其中新的雙應力襯層配置用于提高坐落在柵電極下面的溝道區(qū)中的應力。本 發(fā)明還提供了這樣的半導體結(jié)構(gòu)的制造方法。新的雙應力襯層配置包括具有 與nFET全硅化柵電極的上表面的基本平齊的上表面的第一應力襯層。根據(jù) 本發(fā)明，第一應力襯層不存在于包括全硅化柵電極的nFET的頂上。而是， 本發(fā)明的第一應力襯層部分巻繞，即部分圍繞具有全硅化柵電極的nFET的 側(cè)部。具有與第一應力襯層相反極性(即相反應力類型)的第二應力襯層位 于第一應力襯層的上表面上以及包含全硅化柵電極的nFET的頂上。
現(xiàn)參考示出在本發(fā)明中所采用的初始結(jié)構(gòu)10的圖1A。如所示，初始結(jié) 構(gòu)10包括具有位于其中的隔離區(qū)14的半導體襯底12。所述結(jié)構(gòu)包括部分被 溝槽隔離區(qū)14所隔離的至少一nFET區(qū)100和至少一pFET區(qū)102。
半導體襯底12包括任何半導體材料，其例如包括Si、 SiC、 SiGeC、 Ge、 SiGe、 Ga、 GaAs、 InAs、 InP以及其它III/V或II/VI化合物半導體。分層的 半導體，例如，Si/SiGe和絕緣體上半導體(SOI)以及體半導體襯底也被考 慮在內(nèi)。圖1A示出了其中采用SOI襯底的實施例。典型地，半導體襯底12 是含硅半導體，例如Si、 SiC、 SiGe、 SiGeC或絕緣體上硅。襯底12可以是 無應變的、應變的或者其中包括應變的和無應變的區(qū)。襯底12可以是本征 的，或者可以用例如^f旦不局限于B、 As或P一參雜。
當采用SOI襯底時，這些襯底包括至少部分^皮掩埋絕緣層12B所隔離的 頂半導體層12C和底半導體層12A。掩埋絕緣層12B包括，例如，結(jié)晶或 非晶氧化物、氮化物或其任意組合。優(yōu)選掩埋絕緣層12B是氧化物。典型地， 掩埋絕緣層12B在層轉(zhuǎn)移工藝的初始階段期間或在離子注入和退火工藝期 間形成，例如SIMOX9 (氧的離子注入隔離)。襯底12可以具有單晶取向或者作為替代也可以采用具有不同晶向的表
面區(qū)的混合半導體襯底?；旌习雽w襯底允許在提高各形成的FET的性能的 特定的晶向上制造FET。例如，混合襯底允許提供其中pFET可以形成于 (110)晶向上，而nFET可以形成于(100)晶向上的結(jié)構(gòu)。當使用混合襯 底時，可以具有SOI型特性、體型特性或SOI和體型特性的結(jié)合。
在本發(fā)明的一些實施例中，至少一隔離區(qū)14形成于襯底12中。至少一 隔離區(qū)14可以包括溝槽隔離區(qū)，場氧化物隔離區(qū)或其結(jié)合。至少一隔離區(qū) 14使用本領域的技術(shù)人員所熟知的處理技術(shù)形成。形成在半導體襯底12中 的至少一隔離區(qū)的深度可以根據(jù)所采用的工藝而變化。圖1A示出了其中隔 離區(qū)14是溝槽隔離區(qū)的實施例，其深度延伸至掩埋絕緣層12B的上表面。 盡管示出了這樣的實施例，但是本發(fā)明不僅局限于此。
圖1B示出了進行了下一步的處理之后的結(jié)構(gòu)，其中至少一n型場效應 晶體管(nFET) 22形成于至少一nFET區(qū)100中的半導體襯底12的有源表 面上，并且至少一 pFET 25形成于至少一 pFET區(qū)120中的半導體襯底12 的有源表面上。如在圖1B中所示出的，至少一nFET 22包括至少包括覆蓋 柵電介質(zhì)16的全硅化柵電極18,且至少一 pFET 25包括至少包括覆蓋柵電 介質(zhì)16，的全硅化柵電極18，。所述nFET和pFET還包括位于材料疊層的垂 直側(cè)壁上的至少一隔離體20。源極/漏極區(qū)27 (對于nFET恰當?shù)負诫s)和 27'(對于pFET恰當?shù)負诫s)也在有源層中被示出，即，襯底12的頂部S01 層12C。
柵電介質(zhì)16和16，包括任何絕緣材料，其例如包括，氧化物、氮化物、 氮氧化物、高k材料(即具有大于二氧化硅的介電常數(shù)的電介質(zhì)材料)或包 括多層的其任意組合。柵電介質(zhì)16和16，可以包括相同、或者不同的絕緣材 料。優(yōu)選^f電介質(zhì)16和16，都由氧化物例如Si02構(gòu)成。
柵電介質(zhì)16和16，使用傳統(tǒng)的沉積工藝形成，包括例如，化學氣相沉積 (CVD)、等離子體增強化學氣相沉積(PECVD)、原子層沉積(ALD)、蒸 發(fā)和化學溶液沉積。作為替代，柵電介質(zhì)16和16，可以通過熱處理而形成， 例如，氧化、氮化和/或氮氧化。在一些實施例中，可以采用前述技術(shù)的組合。
柵電介質(zhì)16和16，的厚度可以根據(jù)絕緣材料的化學性質(zhì)、存在的絕緣材 料的數(shù)量、和用于形成其的技術(shù)而變化。典型地，柵電介質(zhì)16和16，各自具 有從大約0.5至大約10nm的厚度，從大約1.0至大約1.5nm的厚度更為典型。
全硅化柵電極18和18，包括相同或者不同的硅化物，其包括能夠與含硅 材料反應從而形成金屬硅化物的金屬。這樣的材料的示例包括，但不局限于， Ti、 Ta、 W、 Co、 Ni、 Pt、 Pd及其合金。在一進行的實施例中，金屬是Co、 Ni或Pt。
全硅化柵電極18和18，使用傳統(tǒng)硅化工藝形成，其中含硅材料，例如多 晶硅、SiGe或其多層形成于柵電介質(zhì)頂上。優(yōu)選釆用包括多晶硅的底層和和 SiGe的頂層的多層堆疊。
含硅材料首先通過傳統(tǒng)沉積工藝形成，包括例如CVD、 PECVD、蒸發(fā) 和化學溶液沉積。摻雜離子可以隨后被注入含硅材料。在一實施例中，摻雜 離子可以通過原位沉積工藝而被引入含硅材料。應當注意屏蔽掩?？梢员挥?于選擇性地摻雜用于nFET和pFET的含硅材料，并且在摻雜之后，屏蔽掩 模使用傳統(tǒng)剝離工藝被剝離。
在柵電介質(zhì)16和16，的頂上形成含硅材料之后，使用光刻和蝕刻來形成 柵區(qū)，包括，從頂部至底部，含珪材料和柵電介質(zhì)。光刻步驟包括施加光致 抗蝕劑至含硅材料的被暴露的表面，曝光光致抗蝕劑于輻射圖案并且使用傳 統(tǒng)顯影液顯影被曝光的光致抗蝕劑。蝕刻步驟包括化學蝕刻工藝、干法蝕刻 工藝或其組合。優(yōu)選采用干法蝕刻工藝，例如反應離子蝕刻(RIE)。
形成柵區(qū)之后，隔離體形成于各柵區(qū)的垂直側(cè)壁上。隔離體包括傳統(tǒng)的 絕緣材料，其包括氧化物、氮化物、或氮氧化物。這樣的材料的多層也被考 慮在內(nèi)。典型地，采用氧化物隔離體。隔離體通過傳統(tǒng)沉積工藝和蝕刻而形 成。
料包括SiGe和多晶硅的疊層時，使用NH40H或HF而選擇性地去除SiGe。 此時，摻雜離子可以被離子注入含硅材料的保留部分以便調(diào)制后續(xù)形成的柵 電極的功函。隨后在大約800。C或者更高的溫度進行傳統(tǒng)激活退火以便激活 摻雜離子。
在該情形，在制造全硅化柵電極中，上述的金屬之一隨后使用傳統(tǒng)沉積 工藝而形成于該結(jié)構(gòu)上方，所述工藝包括，例如CVD、 PECVD、濺射、鍍 和有機金屬沉積。沉積的金屬的厚度可以變化，只要所述厚度足以形成全硅 化柵電極。典型地，沉積的金屬具有從大約3至大約20nm的厚度，從大約7至大約12 nm的厚度更為典型。
隨后進行退火以便引起含硅材料和形成金屬硅化物的金屬之間的反應。 可以采用單退火步驟或者可以采用兩個退火步驟。第一退火和第二退火的退 火溫度可以根據(jù)在形成硅化物中所使用的金屬的類型而變化。退火之后，任 何未反應的金屬可以使用傳統(tǒng)剝離工藝被去除。
全硅化柵電極18和18，是這樣形成的，使得各自具有從大約10至大約 50 nm的垂直高度，從大約25至大約35 nm的垂直高度更為典型。
上述所采用的隔離體20隨后被蝕刻使得它不延伸至全硅化柵電極18的 上表面上方。
在本發(fā)明的該情形，可以進行延伸注入、源極/漏極注入和暈注入以便在 半導體襯底12的有源區(qū)內(nèi)形成延伸區(qū)、源極/漏極區(qū)和暈注入?yún)^(qū)。為了清楚 起見，這些注入?yún)^(qū)在圖1B中對于nFET 22被標注為27并且對于pFET 25 被標注為27'。如本領域中的技術(shù)人員所知曉的，被源極/漏極區(qū)所橫向界定 的柵電極下面的半導體襯底的區(qū)是器件的溝道區(qū)。在不同導電類型的FET 的摻雜期間可以使用屏蔽掩模。
接著，如在圖1C中所示出的，第一應力襯層24 (例如拉應力襯層)形 成于包括至少一nFET22頂?shù)慕Y(jié)構(gòu)上。應當注意在本發(fā)明的該情形，第一應 力襯層24完全圍繞至少一nFET22。注意第一應力襯層24不存在于至少一 pFET25上。
第 一應力襯層24 (即拉應力襯層)包括任何應力？ 1發(fā)材料，其包括例如 氮化物或高密度等離子體氧化物，或其組合。第一應力襯層24可以通過各 種化學氣相沉積(CVD)工藝而形成，例如低壓CVD (LPCVD)、等離子體 增強CVD ( PECVD )、快速熱CVD ( RTCVD )或BTBAS基(與氨反應的 C8H22N2Si) CVD,其中BTBAS是用于CVD應用的現(xiàn)代有機金屬先驅(qū)體。 注意到當Ni硅化物用作柵電極時，BTBAS基CVD不行。
優(yōu)選第一應力襯層24包括氮化物，例如SisN4，其中選擇沉積工藝的工 藝條件以便提供沉積層內(nèi)的固有拉應力。例如，等離子體增強化學氣相沉積 (PECVD )可以-提供具有固有拉應力的氮化物應力襯層。通過PECVD所沉 積的氮化物應力襯層的應力狀態(tài)(拉或壓)可以通過改變沉積條件從而改變 沉積室內(nèi)的反應速率而被控制。更具體地，被沉積的氮化物應力襯層的應力 狀態(tài)可以通過改變沉積條件而被設置，例如SiH4/N2/He氣體流量、壓力、RF功率、和電極間隙。在另一示例中，快速熱化學氣相沉積(RTCVD)可 以提供具有內(nèi)部拉應力的氮化物拉應力襯層。通過RTCVD所沉積的氮化物 拉應力襯層內(nèi)的內(nèi)部拉應力的大小可以通過改變沉積條件而被控制。更具體 地，氮化物應力襯層內(nèi)的拉應力的大小可以通過改變沉積條件而被設置，例 如先驅(qū)體成份、先驅(qū)體流量和溫度。
如圖1C中所示出的，處于拉應力下的第一應力襯層24，通過首先使用 屏蔽掩模保護包括nFET的結(jié)構(gòu)的區(qū)，并且隨后采用傳統(tǒng)剝離工藝而從pFET 25被選擇性地去除。
屏蔽掩模隨后被去除并且平坦化材料30,例如抗反射涂層(ARC)、或 硅酸鹽玻璃使用傳統(tǒng)沉積工藝而被沉積，例如旋涂涂覆并且隨后被平坦化從 而提供圖1D中所示出的結(jié)構(gòu)。如所示，平坦化的材料從位于至少一 nFET 的全硅化柵電極18的上方的第一應力襯層24的頂部被去除。
第 一應力襯層24的被暴露的部分隨后使用對于第 一應力襯層材料24的 材料選擇性的蝕刻工藝而被去除，在至少一 pFET 22的全硅化柵電極18上 方提供開口。包括開口 32的所得結(jié)構(gòu)被示出，例如在圖1E中。當?shù)谝粦?襯層24是氮化物時，可以使用自對準氮化物蝕刻來去除第一應力襯層24的 被暴露的部分。
第一應力襯層24的選擇性的蝕刻之后，平坦化材料30被去除，提供在 圖1F中所示出的結(jié)構(gòu)。如圖1F中所示出的，保留的第一應力襯層24位于 半導體襯底12上并且它部分巻繞包括全硅化柵電極l8的至少一 nFET 22。 另外，第 一應力襯層24具有與至少一 nFET 22的全硅化柵電極18的上表面
的基本平齊的上表面。
圖1G示出了在第一應力襯層24以及至少一nFET22的上表面上形成與
第 一應力襯層24相反類型(即壓應力襯層)的第二應力襯層26之后的結(jié)構(gòu)； 注意到第二應力襯層26完全圍繞至少一pFET25。如所示，小量第二應力襯 層26，位于至少一 pFET 25的柵電極18，的頂上。第二應力襯層26包括與第
熟知的與上述頗為相似的傳統(tǒng)工藝而形成。在高度優(yōu)選的實施例中，第二另 一襯層26是高密度等離子體氮化物。
在包括作為第 一應力村層24的拉應力襯層和作為第二應力襯層26的壓 應力襯層的nFET的情形，可以觀察到下列示例值在圖1G中所示出的結(jié)構(gòu)具有大約210 MPa或更大的的測量的應力值并且在結(jié)構(gòu)上第二應力襯層 26的形成之后，在溝道區(qū)中的應力不顯著地改變。具體地，對于在圖1G中 所示出的結(jié)構(gòu)測量的溝道應力值是大約205 MPa或更大。再次注意到前述值 是示例值并且決不限制本發(fā)明的范圍。
盡管參考其具體實施例示出和描述了本發(fā)明，但是本領域中的技術(shù)人員
應當理解可以進行前述和其它形式和細節(jié)的改變而不偏離本發(fā)明的精神和 范圍。因而本發(fā)明不局限于所描述和示出的精確的形式和細節(jié)，而仍落在所 附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1. 一種半導體結(jié)構(gòu)，包括位于半導體結(jié)構(gòu)的表面上的至少一n型場效應晶體管(nFET)，所述至少一nFET包括材料疊層，和位于所述材料疊層的垂直側(cè)壁上的至少一隔離體，所述材料疊層包括覆蓋柵電介質(zhì)的全硅化柵電極；位于所述半導體襯底上并且部分卷繞所述至少一nFET的第一應力襯層，所述第一應力襯層具有與所述至少一nFET的所述全硅化柵電極的上表面的基本平齊的上表面；和位于所述第一應力襯層的上表面上并且在所述至少一nFET的頂上的與所述第一應力襯層相反應力類型的第二應力襯層。
2. 根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述第一應力襯層是拉應力襯 層并且所述第二應力襯層是壓應力襯層。
3. 根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述半導體結(jié)構(gòu)是體半導體材 料或絕緣體上半導體。
4. 根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述半導體結(jié)構(gòu)是具有不同晶 向的混合襯底并且所述至少一nFET位于所述混合村底的(100)晶面上。
5. 根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述全硅化柵電極包括金屬硅 化物，其中所述金屬包括Ti、 Ta、 W、 Co、 Ni、 Pt、 Pd或其合金。
6. 根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，其中所述全硅化柵電極具有大約10 至大約50 nm的垂直高度。
7. 根據(jù)權(quán)利要求1的半導體結(jié)構(gòu)，還包括至少一p型FET,所述至少 一pFET通過溝槽隔離區(qū)與所述至少一n型FET部分隔離，并且所述第二應 力襯層完全圍繞所述至少一pFET。
8. —種半導體結(jié)構(gòu)，包括位于半導體襯底的表面上的至少一n型場效應晶體管，所述至少一n型 場效應晶體管包括材料疊層，和位于所述材料疊層的垂直側(cè)壁上的至少一隔 離體，所述材料疊層包括覆蓋柵電介質(zhì)的全硅化柵電極；位于所述半導體襯底上并且部分巻繞所述至少一n型場效應晶體管的拉 應力氮化物襯層，所述拉應力氮化物襯層具有與所述全硅化柵電極的上表面 的基本平齊的上表面；和位于所述拉應力氮化物襯層的上表面并且在所述至少一 n型場效應晶體管的頂上的壓應力氮化物襯層。
9. 根據(jù)權(quán)利要求8的半導體結(jié)構(gòu)，其中所述拉應力氮化物襯層具有固 有的拉應力。
10. 根據(jù)權(quán)利要求8的半導體結(jié)構(gòu)，其中所述半導體襯底是體半導體材 料或絕緣體上半導體。
11. 根據(jù)權(quán)利要求8的半導體結(jié)構(gòu)，其中所述半導體襯底是具有不同晶 向的表面區(qū)的混合襯底并且所述至少一 n型場效應晶體管位于具有(100) 晶向的表面的頂上。
12. 根據(jù)權(quán)利要求8的半導體結(jié)構(gòu)，其中所述全硅化柵電極包括金屬硅 化物，其中所述金屬包括Ti、 Ta、 W、 Co、 Ni、 Pt、 Pd或其合金。
13. 根據(jù)權(quán)利要求8的半導體結(jié)構(gòu)，還包括至少一pFET,其中所述至 少一 pFET通過溝槽隔離區(qū)與所述至少一 nFET分離，并且所述至少一 pFET 缺少所述拉應力氮化物村層，而所述壓應力氮化物襯層完全圍繞所述至少一 pFET。
14. 一種半導體結(jié)構(gòu)，包括位于半導體襯底的表面上的至少一n型場效應晶體管和至少一p型場效 應晶體管，所述至少一n型場效應晶體管包括材料疊層，和位于所述材料疊 層的垂直側(cè)壁上的至少 一 隔離體，所述材料疊層包括覆蓋柵電介質(zhì)的全硅化 柵電極；位于包括所述至少一 n型場效應晶體管的所述半導體襯底的 一部分上的 拉應力村層，所述拉應力襯層部分巻繞所述至少一 n型場效應晶體管并且具位于所述第一拉應力襯層的上表面并且在所述至少一n型場效應晶體管 的頂上的壓應力襯層，所述壓應力襯層完全圍繞所述至少一p型場效應晶體官。
15. 根據(jù)權(quán)利要求14的半導體結(jié)構(gòu)，其中所述拉應力襯層和所述壓應 力襯層都是氮化物。
16. 根據(jù)權(quán)利要求15的半導體結(jié)構(gòu)，其中所述拉應力襯層具有固有拉 應力。
17. 根據(jù)權(quán)利要求14的半導體結(jié)構(gòu)，其中所述半導體襯底是體半導體材料或絕緣體上半導體或具有不同晶向的表面區(qū)的混合襯底。
18. 根據(jù)權(quán)利要求14的半導體結(jié)構(gòu)，其中所述全硅化柵電極包括金屬 硅化物，其中所述金屬包括Ti、 Ta、 W、 Co、 Ni、 Pt、 Pd或其合金。
19. 根據(jù)權(quán)利要求14的半導體結(jié)構(gòu)，其中所述至少一nFET位于(100) 晶面上并且所述至少一pFET位于所述半導體襯底的(110)晶面上。
20. —種制造半導體結(jié)構(gòu)的方法，包括在半導體村底的表面上提供至少一 n型場效應晶體管，所述至少一 n型 場效應晶體管包括材料疊層，和位于所述材料疊層的垂直側(cè)壁上的至少一隔 離體，所述材料疊層包括覆蓋柵電介質(zhì)的全硅化柵電極；在所述半導體襯底上形成第一應力襯層，其中所述第一應力襯層部分巻 繞所述至少一 n型場效應晶體管并且具有與所述n型場效應晶體管的所述全 硅化柵電極的上表面的基本平齊的上表面；并且在所述第 一應力襯層上和所述至少一 n型場效應晶體管的頂上形成與所 述第一應力襯層相反的應力類型的第二應力襯層。
21. 根據(jù)權(quán)利要求20的方法，其中所述提供所述至少一 n型場效應晶 體管包括形成包括所述柵電介質(zhì)和含硅材料的疊層，構(gòu)圖所述疊層，在所述 構(gòu)圖的疊層的垂直側(cè)壁上形成隔離體，選擇性地去除部分所述含硅材料由此 一些含硅材料保留在所述柵電介質(zhì)上，在所述保留的含硅材料上形成金屬層 并且進行引起所述金屬層和所述保留的含硅材料之間的反應的至少 一 退火 工藝。
22. 根據(jù)權(quán)利要求20的方法，其中所述形成所述第一應力襯層包括至 少 一 第 一應力引發(fā)材料的化學氣相沉積，形成暴露所述至少 一場效應晶體管 頂上的第 一應力襯層部分的平坦化材料，選擇性地去除所述第 一應力襯層材 料的被暴露的部分并且去除所述平坦化的材料。
23. 根據(jù)權(quán)利要求20的方法，其中所述形成所述第二應力襯層包括至 少 一第二應力引發(fā)材料的化學氣相沉積。
24. 根據(jù)權(quán)利要求20的方法，其中所述第一應力襯層是拉應力襯層并 且所述第二應力襯層是壓應力襯層。
25. 根據(jù)權(quán)利要求20的方法，還包括所述半導體襯底上的至少一 pFET， 所述至少一pFET通過隔離區(qū)與所述至少一nFET隔離，并且所述第二應力 襯層完全圍繞所述至少一pFET。
全文摘要
提供了一種半導體結(jié)構(gòu)，其包括具有FUSI柵電極(8)的nFET(22)，其中雙應力襯層配置用于提高溝道區(qū)中的應力。所述雙應力襯層配置包括第一應力襯層(24)，其具有與nFET的FUSI柵電極的上表面平齊的上表面。第一應力襯層不存在于FUSI柵電極的頂上。第一應力襯層部分卷繞具備FUSI柵電極的nFET的側(cè)部。第二應力襯層(26)位于第一應力襯層的上表面上以及包含F(xiàn)USI柵電極的nFET的頂上。第一應力襯層是拉應力襯層并且第二應力襯層是壓應力襯層。
文檔編號H01L21/28GK101512771SQ200780032566
公開日2009年8月19日 申請日期2007年7月6日 優(yōu)先權(quán)日2006年8月31日
發(fā)明者劉孝誠, 威廉·亨森, 杜雷斯蒂·奇德姆巴勞 申請人:國際商業(yè)機器公司