專利名稱：具有雙閾值電壓的基于多晶體管的非易失性存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及基于多晶體管的非易失性存儲單元和用于制造這樣 的非易失性存儲單元的方法。
背景技術(shù)：
基于多晶體管的非易失性存儲單元涉及包含至少一個存取晶體 管和至少一個存儲晶體管的非易失性存儲單元。例如公知的包含串聯(lián)
起來的一個存取晶體管和一個存儲晶體管的2T非易失性存儲單元。 存取晶體管包含可以作為源極或漏極的擴(kuò)散區(qū)、存取溝道區(qū)、
和存取柵極。存取溝道區(qū)布置在存取晶體管的多個擴(kuò)散區(qū)之間。
存儲晶體管包含可以作為源極或漏極的擴(kuò)散區(qū)、溝道區(qū)、電荷
俘獲組件和控制柵極。溝道區(qū)布置在多個擴(kuò)散區(qū)之間。電荷俘獲組件 位于溝道區(qū)上方，布置來存儲電荷?？刂茤艠O位于電荷俘獲組件上方。 一般來說，電荷俘獲組件包含第一絕緣層、電荷存儲層、和第二絕緣 層的疊層，其中第一絕緣層布置在溝道區(qū)和電荷存儲層之間，第二絕 緣層布置在電荷存儲層和控制柵極之間。
在存儲晶體管的柵極電壓(即控制柵極電壓)的控制之下，電
荷俘獲組件可以被編程和擦除。
在SONOS(半導(dǎo)體氧化物氮化物氧化物半導(dǎo)體)存儲單元器件中， 電荷俘獲組件包含二氧化硅底層、電荷俘獲氮化硅層、和二氧化硅頂 層的疊層，也被稱為0N0疊層。
在這些具有0N0疊層的非易失性半導(dǎo)體器件中，編程(即在氮 化硅層中存儲電荷)是由從載流溝道經(jīng)過二氧化硅底層(氧化物隧道 層)到氮化硅層的電子的隧穿(富勒一諾德漢姆隧穿或者直接隧穿) 的方式來完成的，另一種替代方式是熱載流子注入。
不利的是， 一個醒0S S0N0S存儲器件(基于n型溝道增強(qiáng)或"常斷"晶體管)會遭受讀干擾和擦飽和，這會給S0N0S存儲器件的閾值 電壓窗帶來不利的影響。
這種所謂的擦飽和效應(yīng)與電荷俘獲層內(nèi)的電荷(電子)擦除相 關(guān)，所述擦除是由負(fù)柵極偏壓驅(qū)動的穿過隔離底層的空穴隧穿以及隧 穿后的空穴與電荷俘獲層內(nèi)的電子的復(fù)合來實(shí)現(xiàn)的。在擦除過程中， 可能會產(chǎn)生從柵極經(jīng)由隔離頂層到達(dá)氮化物層的寄生電子流，并且相 對大的電流會流過隔離底層和隔離頂層，這將造成隔離底層和隔離頂 層劣化。另外，這種不想要的向氮化物層的電子注入會妨礙注入的空 穴的擦除行為，因此導(dǎo)致一種通常稱為"擦飽和"的對擦除過程的減 緩。由于擦飽和現(xiàn)象的緣故，擦除后的存儲單元的閾值電壓沒有所需 要的低。
在存儲器件的壽命期間，重復(fù)暴露于擦飽和會產(chǎn)生在絕緣層中 積累的缺陷(例如深陷阱)。這樣，決定存儲器狀態(tài)的閾值電壓電平， 或者存儲器件的位值(或者為0或者為1，取決于存儲器件的實(shí)際電 壓是低于還是高于閾值電壓)在器件的壽命期間會慢慢增加。毫無疑 問，由擦除行為引發(fā)的閾值電壓改變會給存儲器件的讀行為帶來不利 的影響。
讀干擾效應(yīng)與在存儲晶體管的讀過程中在控制柵極上施加的電 壓(讀電壓)的行為有關(guān)，其中讀電壓介于擦除狀態(tài)的閾值電壓和編 程狀態(tài)的閾值電壓之間。在控制柵極上應(yīng)用這樣一種讀電壓值會使得 存儲單元逐漸向編程狀態(tài)改變("軟編程")。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種基于多晶體管的非易失性存儲單元， 其中，與現(xiàn)有技術(shù)相比，擦飽和與讀干擾的效應(yīng)被顯著減小或避免。 該目的是由布置在半導(dǎo)體襯底上的基于多晶體管的非易失性存
儲單元來實(shí)現(xiàn)的，該存儲單元包括
至少一個存取晶體管和至少一個存儲晶體管；其中至少一個存
取晶體管包含第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)、存取溝道區(qū)和存取柵極，存
取溝道區(qū)布置在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間；至少一個存儲晶體管包含第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)、溝道區(qū)、 電荷俘獲組件和控制柵極；
溝道區(qū)布置在第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)之間，電荷俘獲組件布 置在溝道區(qū)之上并用于存儲電荷，控制柵極布置在電荷俘獲組件之 上；
半導(dǎo)體襯底具有第一導(dǎo)電類型； 至少一個存取晶體管為"常斷"型晶體管；
至少一個存儲晶體管具有存儲閾值電壓窗，存儲閾值電壓窗具 有高于零伏的上限和低于零伏的下限。
通過使用具有以上存儲閾值電壓窗特性的存儲晶體管，有利地 避免了擦飽和的出現(xiàn)。另外，在存儲晶體管中，讀電壓電平可以是(或 者接近)零伏特，這有利地避免了或者大大減少了讀干擾效應(yīng)的出現(xiàn)。
在第一方面中，本發(fā)明涉及一種如上所述的基于多晶體管的非 易失性存儲單元，其中存儲晶體管的柵極長度比存取晶體管的柵極長 度短。
在第二方面中，本發(fā)明涉及一種如上所述的基于多晶體管的非 易失性存儲單元，其中只有存取晶體管的存取溝道區(qū)包含第一導(dǎo)電類 型的閾值電壓調(diào)整注入?yún)^(qū)。
在第三方面中，本發(fā)明涉及一種如上所述的基于多晶體管的非 易失性存儲單元，其中存儲晶體管包含溝道區(qū)中的第二導(dǎo)電類型的注 入?yún)^(qū)，并且存取晶體管包含一個存取溝道區(qū)中的第一導(dǎo)電類型的注入 區(qū)，第二導(dǎo)電類型和第一導(dǎo)電類型電學(xué)性質(zhì)相反。
在第四方面中，本發(fā)明涉及一種如上所述的基于多晶體管的非 易失性存儲單元，其中存儲晶體管包含存取溝道區(qū)中的第二導(dǎo)電類型 的注入?yún)^(qū)，存取晶體管包含存取溝道區(qū)中的第一導(dǎo)電類型的注入?yún)^(qū)， 存取柵極為第一導(dǎo)電類型，控制柵極也為第一導(dǎo)電類型。
并且，本發(fā)明涉及一種用于制造布置在半導(dǎo)體襯底上的基于多 晶體管的非易失性存儲單元的方法，該基于多晶體管的非易失性存儲 單元包括至少一個存取晶體管和至少一個存儲晶體管，所述方法包 含
8提供半導(dǎo)體襯底，該襯底為第一導(dǎo)電類型；
提供至少一個存取晶體管，該至少一個存取晶體管包含第一擴(kuò) 散區(qū)和第二擴(kuò)散區(qū)、存取溝道區(qū)和存取柵極，存取溝道區(qū)布置在第一
擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間；
提供至少一個存儲晶體管，該至少一個存儲晶體管包含第三擴(kuò) 散區(qū)和第四擴(kuò)散區(qū)、溝道區(qū)、電荷俘獲組件和控制柵極，溝道區(qū)布置 在第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)之間，電荷俘獲組件布置在溝道區(qū)之上并
用于存儲電荷，控制柵極布置在電荷俘獲組件之上；
將所述至少一個存取晶體管布置為"常斷"類型的晶體管； 將所述至少一個存儲晶體管布置為具有存儲閾值電壓窗，使得
所述存儲閾值電壓窗具有在零伏以上的上限和在零伏以下的下限。


下面將參照其中示出了本發(fā)明說明性實(shí)施例的附圖來詳細(xì)說明 本發(fā)明。
圖1示出在編程和擦除期間的閾值電壓瞬時值的測量值的示例
圖2示出根據(jù)本發(fā)明第一實(shí)施例的一個2晶體管非易失性存儲 單元的橫截面；
圖3示出作為晶體管柵極長度的函數(shù)的閾值電壓測量值的示例
圖4a和圖4b示出根據(jù)第二實(shí)施例的2晶體管非易失性存儲單 元的橫截面；
圖5示出在一個制造步驟期間圖4a或圖4b的2晶體管非易失 性存儲單元的橫截面；
圖6示出在下一個制造步驟期間圖4a或圖4b的2晶體管非易 失性存儲單元的橫截面；
圖7示出在接下來的制造步驟期間圖4a或圖4b的2晶體管非 易失性存儲單元的橫截面；
圖8示出另一個制造步驟期間圖4a或圖4b的2晶體管非易失性存儲單元的橫截面；
圖9示出又一個制造步驟期間圖4a或圖4b的2晶體管非易失 性存儲單元的橫截面；
圖10示出根據(jù)第三實(shí)施例的2晶體管非易失性存儲單元的橫截
面；
圖lla、圖llb、圖llc和圖lld示出在一個制造步驟期間圖10 的2晶體管非易失性存儲單元的橫截面；
圖12示出根據(jù)第四實(shí)施例的2晶體管非易失性存儲單元的橫截面。
具體實(shí)施例方式
根據(jù)本發(fā)明的非易失性存儲單元提供雙閾值電壓，也就是說， 至少一個存取晶體管提供有與增強(qiáng)型晶體管的閾值電壓窗的對應(yīng)閾 值電壓窗；而至少一個存儲晶體管提供有與存取晶體管的閾值電壓不 同并導(dǎo)致了具有高于零伏的上限和低于零伏的下限的閾值窗的自然
閾值電壓。
圖1示出在對基于S0N0S的第一類型存儲晶體管和基于S0N0S 的第二類型存儲晶體管進(jìn)行編程和擦除期間的分別作為時間的函數(shù) 的所測閾值電壓瞬時值。這些圖形通常被稱為"編程和擦除特性"。 第一類型存儲晶體管和第二類型存儲晶體管之間的不同之處在于柵 極材料和溝道摻雜。第一類型具有n型多晶硅柵極和導(dǎo)致正中性 (positive neutral)、的溝道摻雜(增強(qiáng)型或"常斷"晶體管)， 而第二類型具有P型多晶硅柵極和導(dǎo)致負(fù)中性VT的溝道摻雜(耗盡 型或"常通"晶體管)。
第一類型基于S0N0S的存儲晶體管具有針對增強(qiáng)型晶體管的典 型特性，該特性具有如曲線圖上半部分中由VP1和VE1兩條曲線示出 的閾值電壓窗。曲線VP1描繪出作為時間的函數(shù)的用于編程的閾值電 壓，曲線VE1描繪出作為時間的函數(shù)的用于擦除的閾值電壓。在該第 一類型晶體管中，需要一個相對高的讀電壓VR1來檢測第一類型晶體 管的電荷俘獲組件的狀態(tài)(例如，VR1可以在t=10—4s處介于VP1和VE1之間。注意VP1和VE1可以在測量的一開始，即t二0處就己被確定)。
通常情況下，電壓窗(VE1和VP1之間的差)由編程/擦除電壓 和它應(yīng)用的持續(xù)時間聯(lián)合決定。 一般來說，較大的編程/擦除電壓會 帶來較大的電壓窗。與此類似，較長的編程或者擦除操作時間一般也 會導(dǎo)致較大的電壓窗。典型的情況是，編程操作的持續(xù)時間在大約1 毫秒到大約IO毫秒之間，而擦除操作的持續(xù)時間在大約IO毫秒到大 約100毫秒之間。因此，在圖l中示出的例子中，第一類型晶體管會 在編程后獲得一個大概3.8伏特(在10毫秒處)的閾值電壓，而在 擦除操作后獲得一個大概0.4伏特(在100毫秒處)的閾值電壓。在 這種情況下，適合的讀電壓VR介于2到2. 5伏特之間。
第二類型的基于S0N0S的存儲晶體管一般具有如曲線圖下半部 分中的VP2和VE2曲線所示出的閾值電壓窗。曲線VP2描繪出作為時 間的函數(shù)的用于編程的閾值電壓；曲線VE2描繪出作為時間的函數(shù)的 用于擦除的閾值電壓。與第一類型存儲晶體管相比而言，第二類存儲 晶體管具有一個在0伏(或者接近于0伏)的閾值電壓值Vt附近的 閾值電壓窗，用于擦除的閾值電壓VE2作為時間的函數(shù)持續(xù)減小，并 且在一個給定點(diǎn)處甚至變?yōu)楸壬鲜龅牡谝活愋痛鎯w管更加不飽 和的負(fù)值。第二類存儲晶體管中更低的閎值電壓是由不同的溝道注入 引起的，造成耗盡("常通")行為而不是增強(qiáng)("常斷")行為。 在擦除特性VE2中(相比VE1而言)的飽和效應(yīng)減小是通過使用p 型多晶硅柵極取代n型柵極造成的。
通過利用具有如這里討論的第二類存儲晶體管的特性的存儲晶 體管，擦飽和現(xiàn)象被有利地預(yù)防了。在第二類存儲晶體管中，讀電壓 電平可以為(或者接近于)0伏特，這有利地避免了或者大大減小了 讀干擾現(xiàn)象。顯然，在包括至少一個第二類存儲晶體管TD和至少一 個存取晶體管的基于多晶體管的存儲單元中，所述至少一個存取晶體
管應(yīng)該為一個增強(qiáng)型晶體管以保證位選擇性(在一個陣列中)和防止 擊穿的安全性。
為了獲得將如圖1的下半部分所示的特性VP2、 VE2、 VR2與增
11強(qiáng)型存取晶體管相結(jié)合的存儲晶體管，可以以各種方式來實(shí)現(xiàn)本發(fā) 明，以下將詳細(xì)闡述。
圖2示出根據(jù)本發(fā)明第一實(shí)施例的2晶體管非易失性存儲單元 的橫截面。
圖2中示出的非易失性存儲單元M1包含兩個晶體管 一個存取
晶體管ATI和一個第二類型的存儲晶體管TM2a，如以上針對圖1的 描述。
在半導(dǎo)體襯底1上，布置第一擴(kuò)散區(qū)Sl、第二擴(kuò)散區(qū)S2和第三 擴(kuò)散區(qū)S3，它們將用作源極區(qū)和/或漏極區(qū)。
存取晶體管ATI位于半導(dǎo)體襯底的第一擴(kuò)散區(qū)Sl和第二擴(kuò)散區(qū) S2之間的第一溝道區(qū)Rl上。存取晶體管包括布置在位于擴(kuò)散區(qū)Sl 和S2之間的第一溝道區(qū)Rl的表面上的第一柵極氧化物Gl、位于第 一柵極氧化物G1之上的存取柵極AG和形成存取晶體管AT1的隔離側(cè) 壁的隔離物SP。
第二類非易失性存儲晶體管TM2a位于半導(dǎo)體襯底的在第三擴(kuò)散 區(qū)S2和第四擴(kuò)散區(qū)S3之間的第二溝道區(qū)R2上。注意，該存儲晶體
管的第三擴(kuò)散區(qū)與該存取晶體管的第二擴(kuò)散區(qū)為同一個。
存儲晶體管TM2a包含一個電荷俘獲組件，這個電荷俘獲組件包
含位于擴(kuò)散區(qū)S2和擴(kuò)散區(qū)S3之間的第二半導(dǎo)體區(qū)R2的表面上的第
一絕緣層Ol、電荷存儲層N和第二絕緣層02的疊層。在電荷俘獲組
件之上有一個控制柵極CG。
在該疊層中，第一絕緣層01布置在第二溝道區(qū)R2和電荷存儲
層N之間，并且第二絕緣層02布置在電荷存儲層N和控制柵極CG之間。
典型地，電荷俘獲組件可以包含ONO疊層，其中，第一絕緣層 Ol包含二氧化硅，電荷存儲層N包含氮氧化硅，并且第二絕緣層02 包含二氧化硅。
可以注意到，所屬領(lǐng)域的技術(shù)人員將會意識到還存在各種不同 的其它替代的電荷捕獲疊層。這種二氧化硅底層和/或二氧化硅頂層 可以替代地包含一種高K物質(zhì)。這樣的高K物質(zhì)包含硅酸鉿(或者是氮化物)、硅酸鋯、氧化鉿、氧化鋯、氧化鉭、氧化鋁。而且，電荷 俘獲氮化硅層可以被例如硅納米晶體層來替代。
隔離層SP布置來形成存儲晶體管TM2a的絕緣側(cè)壁。
非易失性存儲晶體管TM2a的外面兩個擴(kuò)散區(qū)Sl、 S3,存取柵極 AG和控制柵極CG—般配備有相應(yīng)的電觸點(diǎn)。為附圖清楚起見，這種 電觸點(diǎn)在這里沒有示出。
在第一半導(dǎo)體區(qū)Rl中，布置了一個在非易失性存儲單元Ml的 操作期間能夠?qū)щ姷牡谝粶系绤^(qū)。第一溝道區(qū)具有第一溝道長度L1。 類似地，在第二半導(dǎo)體區(qū)R2中布置了一個第二溝道區(qū)。第二溝道區(qū) 具有一個第二溝道長度L2。
在半導(dǎo)體襯底1中有一個p阱區(qū)PW， 一個抗擊穿區(qū)APT，和一 個閾值電壓調(diào)整區(qū)。p阱區(qū)PW位于半導(dǎo)體襯底1的相對最深的位置， 抗擊穿區(qū)APT位于p阱區(qū)PW之上，但是在擴(kuò)散區(qū)S1、 S2、 S3之下。 閾值電壓調(diào)整區(qū)基本上位于溝道區(qū)R1和R2之中。除了這些注入之外， 其他的注入(比如一個在P阱之下隱埋N阱)也可能出現(xiàn)。
在第一實(shí)施例中，第二溝道長度L2比第一溝道長度Ll短，正 如將參考圖3而解釋的那樣，(存儲)晶體管的閾值電平取決于那種 晶體管的溝道長度。
圖3示出針對帶有各種不同柵極長度的各個晶體管的作為晶體 管柵極長度的函數(shù)的閾值電壓的一個示例圖。
晶體管的閾值電壓取決于柵極長度GL; Ll; L2。對于較短的柵
極長度閾值電壓也相應(yīng)降低。由于擴(kuò)散區(qū)之間的較短的距離，在柵極 下面生成一個反向區(qū)域(inversion zone)所需的柵極上的電壓降低 了。這種效應(yīng)被稱為Vt漂移(roll off)。正常來說，這種效應(yīng)被 通過在溝道區(qū)之下注入p型暈或袋而抵消。在本發(fā)明的該實(shí)施例中， 對于存儲晶體管TM2a省略了暈或袋的注入，并且僅僅在存取晶體管 ATI的溝道區(qū)Rl內(nèi)生成暈或袋?？商娲?，在存取晶體管ATI的溝 道區(qū)Rl中的暈或袋的注入也可以被省略，在這種情況下，存取晶體 管AT1的合適的柵極長度能夠造成存取晶體管AT1的閾值電壓有一個
比較高的值。存儲晶體管TM2a被布置來具有比存取晶體管ATl的柵極長度Ll 更短的柵極長度L2。
需要注意到，由于存取晶體管對于擊穿和對于位選擇性必須很 安全(例如，對于一個至少6納米的柵極氧化物厚度，它必須能夠承 受一個大約5伏特的抑制電壓)這一事實(shí)和，存取晶體管ATI的溝 道長度L1很難再被升級。由于這個原因，存取晶體管的溝道長度L1 需要為0. 2微米量級。對于存儲晶體管TM2a的要求則不是那么嚴(yán)格， 這是因?yàn)樗鼉H僅要求能夠獲得對于"1"和"0"位值的讀電流(也就 是，當(dāng)施加讀電壓VR2時在第二溝道區(qū)R2中的電流)的明確調(diào)制。 從圖3可見，對于這里示出的示例技術(shù)，在0.24微米的第一柵極長 度Ll和O. 18微米的第二柵極長度L2之間的閾值電壓差值大概為200 毫伏。對于具有更短第二柵極長度L2的更新一代產(chǎn)品中，閾值電壓 的差值可以變得更大，這是由于在第一和第二柵極長度之間的差增大 的事實(shí)(也就是說，在器件由一代更新到下一代的過程中，L2遞減 而L1實(shí)質(zhì)上保持不變，或者至少是以一個慢得多的速度在遞減)。 這樣在具有增強(qiáng)型閾值電壓電平的增強(qiáng)型的存取晶體管ATI之后可
以制造出具有在0伏特附近的閾值電壓窗的存儲晶體管TM2a。
圖4a和圖4b示出一個根據(jù)第二實(shí)施例的2晶體管非易失性存
儲單元的橫截面。
在第二實(shí)施例中，非易失性存儲單元M2包含兩個晶體管如上
面關(guān)于圖1描述的存取晶體管AT2和第二類存儲晶體管TM2b。在圖
4a和圖4b中具有相同參考數(shù)字的實(shí)體表示在前一張圖中同樣的實(shí)體。
為了獲得存取晶體管AT2和存儲晶體管TM2b之間的閾值電壓 差，在制造這些晶體管AT2、 TM2b的過程中，通過在存取晶體管AT2 的溝道區(qū)R1內(nèi)執(zhí)行局部VT調(diào)整注入VAR的方式來執(zhí)行了 VT調(diào)整處理。 該注入層不位于存儲晶體管TM2b下。
根據(jù)這個步驟，存儲晶體管TM2b的閾值電壓窗在0伏特附近， 存取晶體管AT2的閾值電壓窗使得存取晶體管AT2成為增強(qiáng)型晶體 管。根據(jù)第二實(shí)施例的非易失性存儲單元M2的制造過程將參照圖5到圖9來闡述。
在半導(dǎo)體襯底1中有p阱區(qū)pw、抗擊穿區(qū)APT和閾值電壓調(diào)整 區(qū)。P阱區(qū)PW位于半導(dǎo)體襯底1的相對最深的位置，抗擊穿區(qū)APT 位于P阱區(qū)PW之上，但是在擴(kuò)散區(qū)S1、 S2、 S3之下。閾值電壓調(diào)整 區(qū)位于溝道區(qū)Rl和R2之中。
在圖4a中，APT區(qū)主要位于存取晶體管AT2之下。在圖4b中， APT區(qū)位于存取晶體管AT2和存儲晶體管TM2b之下。省略在存儲晶 體管TM2b之下形成APT區(qū)，雖然會影響存儲晶體管TM2b的短溝道行 為，但控制柵極的閾值電壓可以被進(jìn)一步降低。這種折衷在一些情況 下將會被所屬領(lǐng)域技術(shù)人員所樂于接受。
圖5示出了圖4a或圖4b的2晶體管非易失性存儲單元在一個 制造步驟中的橫截面。
在開始制造步驟中，在半導(dǎo)體襯底1上沉積或生長第一絕緣層 01。接下來，在第一絕緣層Ol上沉積電荷俘獲層N。然后沉積第二 絕緣層02。
注意到，在之前的步驟可以進(jìn)行一個全面的離子注入處理，以 針對存取晶體管AT2和存儲晶體管TM2b兩者而在襯底1上生成p阱 區(qū)PW。
在圖4a中所示實(shí)施例的情況下，同樣在圖5所示步驟之前的一 個步驟中執(zhí)行針對存取晶體管AT2和存儲晶體管TM2b來生成APT區(qū) (這里沒有示出)的全面離子注入處理。
圖6示出了圖4a或圖4b的2晶體管非易失性存儲單元在下一 個制造步驟期間的橫截面。
在這個制造步驟中，在之前的步驟中形成的第一絕緣層01、電 荷俘獲層N和第二絕緣層02的疊層的頂部生成一個掩膜層ML。掩膜 層ML被以這樣的方式形成圖案以使它能夠至少覆蓋將在后面的階段 形成存儲晶體管TM2b的區(qū)。在存取晶體管AT2將被形成的區(qū)上，通 過標(biāo)準(zhǔn)光刻處理來去除掩膜層ML。
接下來，執(zhí)行蝕刻處理以去除第二絕緣層02和電荷俘獲層N的 未被掩膜層ML覆蓋的部分。
15圖7示出了圖4a或圖4b的2晶體管非易失性存儲單元在下一 個制造步驟期間的橫截面。
在這個步驟中，執(zhí)行離子注入處理Qp以在半導(dǎo)體襯底1上未被 掩膜層ML覆蓋的區(qū)Rp中注入p型元素(例如硼(B)，銦(In))。 在圖4b的情況中，緊鄰這個步驟之前或之后，通過使用掩膜層ML 來執(zhí)行離子注入處理以用來僅在打開的襯底1之下生成局部APT區(qū) (這里沒有示出)。
圖8示出了圖4a或圖4b的2晶體管非易失性存儲單元在又下 一個制造步驟期間的橫截面。
首先，掩膜層ML被去除。然后，第一絕緣層01被通過蝕刻選 擇性地去除一部分或者整個去掉。(可能因?yàn)榇嫒艠O氧化物的質(zhì)量 或者氧化物厚度的可控性而考慮去除01。)接下來，執(zhí)行氧化處理 以在襯底的表面上形成一個二氧化硅層G。在這個氧化處理期間，電 荷俘獲層N用作硬掩膜以防止下面的隧道氧化物Ol的進(jìn)一步氧化。 優(yōu)選的是，該氧化處理是所謂的干氧化處理，它不會通過氮化物的再 氧化不利地影響電荷俘獲層N。
二氧化硅層G將用作將形成存取晶體管AT2的柵極氧化物層。
注意到，由于在氧化處理期間襯底的高溫度，可能會發(fā)生被注 入的P型元素的重新分布。
圖9示出了圖4a或圖4b的2晶體管非易失性存儲單元的再下 一個制造步驟期間的橫截面。
在這個步驟中，多晶硅層2沉淀在圖8中所示的結(jié)構(gòu)之上。多 晶硅層2可以或者是非摻雜的、摻雜了 n型雜質(zhì)，或者摻雜了 p型雜 質(zhì)。如果需要，這種多層可以被提供一個例如氧化硅或氮化硅的覆蓋 層(未示出)。
如果需要，多晶硅層2可以被平坦化。然后，在這個多晶硅層2 上沉淀掩膜層，并且隨后形成圖案。第一掩膜部分MT1位于要形成存 取晶體管AT2的區(qū)上。第二掩膜部分MT2位于要形成存儲晶體管TM2b 的區(qū)上。
接下來，執(zhí)行蝕刻處理以去除在第一掩膜部分MT1和第二掩膜
16部分MT2外面的多晶硅層和0N0疊層。
在保留在第一掩膜部分MT1下面的多晶硅層的掩膜部分將形成 存取晶體管AT2的存取柵極AG。在保留在第二掩膜部分MT2下面的 多晶硅層和0N0疊層的掩膜部分將分別形成存儲晶體管TM2b的控制 柵極CG和電荷俘獲組件。
在去除掉掩膜部分MT1、 MT2之后，在多晶硅層2和ONO疊層的 掩膜部分的側(cè)壁上形成隔離物SP。
通過前述步驟產(chǎn)生的結(jié)構(gòu)M2由圖4a或圖4b示出(根據(jù)APT區(qū) 的形狀)。
圖10示出根據(jù)第三實(shí)施例的2晶體管非易失性存儲單元的橫截面。
在第三實(shí)施例中，非易失性存儲單元M2包含兩個晶體管 一個 存取晶體管AT2'和一個如上面針對圖1描述的第二類存儲晶體管 TM2c。在圖10中具有相同參考數(shù)字的實(shí)體表示如前面附圖所示的相 同實(shí)體。
存儲晶體管TM2c的溝道區(qū)R2包含注入?yún)^(qū)DR，使得存儲晶體管 TM2b為一個耗盡型(="常通")晶體管。在p型襯底上的麗OS晶 體管的情況下，注入?yún)^(qū)DR由n型離子注入來形成。例如，砷(As) 被用作n型注入?yún)^(qū)DR內(nèi)的n型雜質(zhì)元素。
優(yōu)選地，將用于生成注入?yún)^(qū)DR的離子注入處理被執(zhí)行成全覆蓋 處理(blanket process)，其中，要生成存取晶體管和存儲晶體管 的表面區(qū)都暴露于n型注入離子束。
由于把要生成存取晶體管AT2'的存取晶體管區(qū)暴露于n型注入 離子束，因此存取晶體管區(qū)還會包含一個耗盡型VT調(diào)整注入并且存 取晶體管AT2'將會是耗盡型晶體管。然而，為了獲得增強(qiáng)型存取晶 體管AT2，，在要生成存取晶體管的區(qū)中進(jìn)行p型補(bǔ)償離子注入處理。 在補(bǔ)償離子注入處理之后，要生成存取晶體管AT2'溝道區(qū)Rl的區(qū) 包含一個P型補(bǔ)償區(qū)0V，其中過量的p型雜質(zhì)元素以這樣一種方式 來分布，使得在溝道區(qū)R1中的n型雜質(zhì)元素DR被過補(bǔ)償。結(jié)果，溝 道區(qū)Rl用作p型雜質(zhì)區(qū)。這種僅在存取柵極AG之下施加該選擇性的VT調(diào)整注入0V的方式和前一實(shí)施例中的措施相類似。
圖lla、圖llb、圖lie和圖lid示出在制造步驟期間圖10的2 晶體管非易失性存儲單元的橫截面。
根據(jù)第三實(shí)施例的2晶體管非易失性存儲器件的制造過程很大 程度上與根據(jù)第二實(shí)施例的器件的制造過程相類似。
在圖lla中，首先，執(zhí)行全面離子注入處理，用于定義p阱區(qū) PW、 APT (抗擊穿)注入?yún)^(qū)APT和n型VT調(diào)整注入?yún)^(qū)DR。另外，可能 存在其他的注入方式，例如隱埋N阱。
然后，如圖llb中所示，在半導(dǎo)體襯底的表面上生成0N0疊層 01、 N、 02。掩膜層ML被沉積在0N0疊層01、 N、 02上并被形成圖案。 利用已被形成圖案的掩膜層ML，在要生成存取晶體管的區(qū)中去除ONO 疊層。然后，在要生成存取晶體管的區(qū)中執(zhí)行p型補(bǔ)償注入處理。在 補(bǔ)償注入處理之后，在要形成存取晶體管AT2'溝道區(qū)R1的區(qū)包含 一個p型的補(bǔ)償區(qū)OV，其中，過量的p型雜質(zhì)元素以這樣一種方式 來分布，使得在溝道區(qū)R1內(nèi)的n型雜質(zhì)元素DR被過量補(bǔ)償。結(jié)果， 溝道區(qū)Rl用作一個p型雜質(zhì)區(qū)。
可替代地，如圖llc和圖lld中描繪的那樣，ATP區(qū)可以以這樣 一種方式來形成，以使APT區(qū)僅位于要形成存取晶體管的區(qū)域之下。
在圖llc中，首先進(jìn)行全面例子注入處理，用于定義p阱區(qū)PW 和n型注入?yún)^(qū)DR。
然后，如圖lld中所示，在半導(dǎo)體襯底的表面上生成ONO疊層 01、 N、 02。掩膜層ML被沉積在ONO疊層01、 N、 02上并被形成圖案。 利用已形成圖案的掩膜層ML，在要形成存取晶體管的區(qū)中去除0N0 疊層。然后，在要形成存取晶體管區(qū)中執(zhí)行離子注入處理，以創(chuàng)建一 個局部的APT區(qū)。然后，在要形成存取晶體管的區(qū)中執(zhí)行p型補(bǔ)償注 入處理?？商娲?，APT和補(bǔ)償注入的順序可以被交換。在補(bǔ)償注入 處理之后，要形成存取晶體管AT2'溝道區(qū)Rl的區(qū)域包含一個p型 的補(bǔ)償區(qū)0V，其中，過量的p型雜質(zhì)元素以這樣一種方式來分布， 使得在溝道區(qū)Rl內(nèi)的n型雜質(zhì)元素DR被過量補(bǔ)償。結(jié)果，溝道區(qū) R1用作一個P型雜質(zhì)區(qū)。
18可以使用例如硼(B)或銦(In)作為P型的雜質(zhì)元素。
這種2晶體管非易失性存儲器件的進(jìn)一步制造過程通過與在圖 7到圖9中所示的類似處理來說明。
在該第三實(shí)施例中，存取柵極AG和控制柵極CG為包含非摻雜 材料或者n型材料(比如n型摻雜多晶硅)的柵極。
圖12示出根據(jù)第四實(shí)施例的2晶體管非易失性存儲單元M2'的 橫截面。
在第四實(shí)施例中，非易失性存儲單元M2'具有和如在圖10中所 示的根據(jù)第三實(shí)施例的非易失性存儲單元類似的布局，它包括一個存 取晶體管AT2"和一個如上所述的第二類存儲晶體管TM2d。
在第四實(shí)施例中，存取晶體管AT2"的存取柵極AG和存儲晶體 管TM2d的控制柵極CG為包含p型材料(如p摻雜多晶硅)的p型柵 極。如參照圖l所討論的，使用P型柵極是非常有利的，因?yàn)樗梢?減少擦飽和。
然而，通過生成p型存取柵極AG，與n型存取柵極相比，這種 存取晶體管AT2"的閾值電壓窗升高了大約+ 1伏特。有利的是，這 種閾值電壓窗的升高降低了由P型離子注入對全面n型離子注入(如 以上參照圖10和11討論過的那樣)的過量補(bǔ)償?shù)囊蟆Ｅc第三實(shí)施 例相比，在第四實(shí)施例中，p型補(bǔ)償區(qū)RE中的p型離子的濃度可以 被降低。
由于應(yīng)用P型控制柵極CG而不是n型控制柵極，擦飽和現(xiàn)象被 抵消了，但是同時存儲晶體管TM2d的閾值電壓窗升高了大概+1伏 特(與n型控制柵極相比)。結(jié)果，用于擦除存儲晶體管TM2d的閾值 電壓可以在如以上描述過的用于n型存儲晶體管的擦除的閾值實(shí)質(zhì) 相似的水平上；閾值電壓窗仍然可以在大致以0伏為中心的周圍。如 果需要，這種耗盡型VT注入可以被適用于微調(diào)Vt窗的位置。
另外，注意基于多晶體管的非易失性存儲單元不僅限于包含 S0N0S存儲單元的存儲單元?？梢蕴娲?，這種電荷存儲元可以是浮 柵組件、高K材料/氮化硅/二氧化硅疊層、高K材料/氮化硅/高K 材料疊層、二氧化硅/高K材料/二氧化硅疊層， 一種納米點(diǎn)組件或者一種NR0M組件。注意， 一種替代的電荷俘獲材料可以被用來替代這 種電荷俘獲的氮氧化硅層。
并且，注意，上述基于多晶體管的存儲單元可以以多種不同的 存儲陣列配置來注入，例如，NAND、 N0R、 AND、 2T和虛擬地型存儲 陣列。
所屬領(lǐng)域的技術(shù)人員將理解可以設(shè)想和實(shí)現(xiàn)本發(fā)明的其它替代 和等同實(shí)施例而不脫離本發(fā)明的真實(shí)精神，本發(fā)明的范圍僅由所附權(quán) 利要求限定。
權(quán)利要求
1. 一種布置在半導(dǎo)體襯底(1)上的基于多晶體管的非易失性存儲單元(M1)，其包含至少一個存取晶體管(AT1；AT2；AT2’；AT2”)和至少一個存儲晶體管(TM2a；TM2b；TM2c；TM2d)；所述至少一個存取晶體管包含第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)(S1，S2)、存取溝道區(qū)(R1)和存取柵極(AG)，其中存取溝道區(qū)布置在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間；所述至少一個存儲晶體管包含第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)(S2，S3)、溝道區(qū)(R2)、電荷俘獲組件(01-N-02)和控制柵極(CG)；所述溝道區(qū)布置在第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)之間，電荷俘獲組件布置在所述溝道區(qū)之上并用于存儲電荷，控制柵極布置在電荷俘獲組件之上；所述半導(dǎo)體襯底為第一導(dǎo)電類型；所述至少一個存取晶體管為“常斷”晶體管；所述至少一個存儲晶體管被提供了存儲閾值電壓窗，存儲閾值電壓窗具有在零伏以上的上限和在零伏以下的下限。
2. 根據(jù)權(quán)利要求1所述的基于多晶體管的非易失性存儲單元， 其中存儲晶體管(TM2a)的柵極長度(L2)比存取晶體管(ATI)的 柵極長度(Ll)要短。
3. 根據(jù)權(quán)利要求l所述的基于多晶體管的非易失性存儲單元， 其中只有存取晶體管(AT2)中的存取溝道區(qū)(Rl)包含第一導(dǎo)電類 型的閾值電壓調(diào)整注入?yún)^(qū)(VAR)。
4. 根據(jù)權(quán)利要求1所述的基于多晶體管的非易失性存儲單元， 其中存儲晶體管(TM2c)包含溝道區(qū)(R2)中的第二導(dǎo)電類型的注入 區(qū)(DR)，并且存取晶體管(AT2，)包含存取溝道區(qū)(Rl)中的第一導(dǎo)電類型的注入?yún)^(qū)(DR + 0V)，第二導(dǎo)電類型在電學(xué)性質(zhì)上與第一 導(dǎo)電類型相反。
5. 根據(jù)權(quán)利要求3或4所述的基于多晶體管的非易失性存儲單 元，其中存取柵極為包含第二導(dǎo)電類型材料的第二導(dǎo)電類型的柵極。
6. 根據(jù)權(quán)利要求3或4或5所述的基于多晶體管的非易失性存 儲單元，其中控制柵極為包含第二導(dǎo)電類型材料的第二導(dǎo)電類型的柵 極。
7. 根據(jù)權(quán)利要求1所述的基于多晶體管的非易失性存儲單元， 其中存儲晶體管(TM2d)包含溝道區(qū)(R2)中的第二導(dǎo)電類型的注入 區(qū)(DR)，存取晶體管(AT2")包含存取溝道區(qū)(Rl)中的第一導(dǎo) 電類型的注入?yún)^(qū)(DR + 0V)，存取柵極為第一導(dǎo)電類型，并且控制柵 極為第一導(dǎo)電類型。
8. 根據(jù)前述權(quán)利要求中任一項(xiàng)所述的基于多晶體管的非易失性 存儲單元，其中第一導(dǎo)電類型為p型，第二導(dǎo)電類型為n型。
9. 根據(jù)前述權(quán)利要求中任一項(xiàng)所述的基于多晶體管的非易失性 存儲單元，其中第一導(dǎo)電類型為n型，第二導(dǎo)電類型為p型。
10. 根據(jù)權(quán)利要求3或4或6所述的基于多晶體管的非易失性 存儲單元，其中抗擊穿注入?yún)^(qū)(APT)僅位于存取晶體管(AT2; AT2，； AT2")之下。
11. 根據(jù)權(quán)利要求1所述的基于多晶體管的非易失性存儲單元， 其中電荷俘獲組件是浮柵組件、二氧化硅/氮化硅/二氧化硅疊層、高 K材料/氮化硅/二氧化硅疊層、高K材料/氮化硅/高K材料疊層、二 氧化硅/高K材料/二氧化硅疊層以及納米點(diǎn)組件中之一。
12. —種存儲陣列，其包含至少一個布置在半導(dǎo)體襯底(1)上的基于多晶體管的非易失性存儲單元(Ml)，所述基于多晶體管的非易失性存儲單元包含至少一個存取晶體管(ATI; AT2; AT2， ； AT2")和至少一個 存儲晶體管(TM2a; TM2b; TM2c; TM2d);所述至少一個存取晶體管包含第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)(Sl，52) 、存取溝道區(qū)(Rl)和一個存取柵極(AG)，所述至少一個存取 溝道區(qū)布置在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間；所述至少一個存儲晶體管包含第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)(S2，53) 、溝道區(qū)(R2)、電荷俘獲組件(01-N-02)和控制柵極(CG); 所述溝道區(qū)布置在第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)之間，電荷俘獲組件布置在溝道區(qū)之上并且用于存儲電荷，控制柵極布置在電荷俘獲組 件之上；所述半導(dǎo)體襯底為第一導(dǎo)電類型；所述至少一個存取晶體管為"常斷"晶體管；所述至少一個存儲晶體管被提供了存儲閾值電壓窗，存儲閾值 電壓窗具有在零伏以上的上限和在零伏以下的下限。
13. 根據(jù)權(quán)利要求12所述的存儲陣列，其中所述存儲陣列為 NAND、 2T、 N0R、 AND和虛擬地類型中之一。
14. 一種半導(dǎo)體器件，其包含至少一個根據(jù)權(quán)利要求1所述的 基于多晶體管的非易失性存儲單元。
15. —種用于制造布置在半導(dǎo)體襯底(1)上的基于多晶體管的 非易失性存儲單元(Ml)的方法，所述基于多晶體管的非易失性存儲 單元包含至少一個存取晶體管(ATI; AT2; AT2， ； AT2")和至少一 個存儲晶體管(TM2a; TM2b; TM2c; TM2d)，所述方法包括-提供半導(dǎo)體襯底，所述襯底為第一導(dǎo)電類型；_提供至少一個存取晶體管，所述至少一個存取晶體管包含第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)(S1，S2)、存取溝道區(qū)(R2)和存取柵極(AG)，所述存取溝道區(qū)布置在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間；-提供至少一個存儲晶體管，所述至少一個存儲晶體管包含第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)(S2， S3)、溝道區(qū)(R2)、電荷俘獲組件 (01-N-02)和控制柵極(CG)，溝道區(qū)分布在第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)之間，電荷俘獲組件布置在溝道區(qū)之上并且用于存儲電荷，控制柵極布置在電荷俘獲組件之上；-將所述至少一個存取晶體管布置為一個"常斷"晶體管；-將所述至少一個存儲晶體管布置為具有存儲閾值電壓窗，以使存儲閾值電壓窗具有在零伏以上的上限和在零伏以下的下限。
全文摘要
一種布置在半導(dǎo)體襯底(1)上的基于多晶體管的非易失性存儲單元(M1)包含至少一個存取晶體管(AT1；AT2；AT2’；AT2”)和至少一個存儲晶體管(TM2a；TM2b；TM2c；TM2d)。所述至少一個存取晶體管是“常斷”晶體管，并且包含第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)(S1，S2)、存取溝道區(qū)(R1)和存取柵極(AG)。存取溝道區(qū)在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間。所述至少一個存儲晶體管包含第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)(S2，S3)、溝道區(qū)(R2)、電荷俘獲組件(01-N-02)和控制柵極(CG)。溝道區(qū)在第三擴(kuò)散區(qū)和第四擴(kuò)散區(qū)之間，并且電荷俘獲組件位于溝道區(qū)之上，而控制柵極位于電荷俘獲組件之上。半導(dǎo)體襯底為第一導(dǎo)電類型。至少一個存儲晶體管被提供了具有在零伏以上的上限和在零伏以下的下限的存儲閾值電壓窗。
文檔編號H01L21/336GK101523580SQ200780036189
公開日2009年9月2日 申請日期2007年9月26日 優(yōu)先權(quán)日2006年9月29日
發(fā)明者米切爾·J·范杜侖, 米切爾·斯洛特布姆, 納德爾·阿基勒, 羅伯圖斯·T·F·范沙耶克, 阿爾穆德納·韋爾塔 申請人:Nxp股份有限公司