專利名稱：具有利用基本上均勻的圖案密度形成的電路的半導體器件的制作方法
技術領域：
本發(fā)明一般地涉及半導體器件，更具體而言，涉及具有邏輯門的半導 體器件。
背景技術：
半導體器件中互連層中的非均勻的圖案密度已成為半導體器件的制造
中的一個日益麻煩的問題。當圖案密度變化時，在小波長(即，65nm) 下利用光刻形成小特征尺寸可能產生問題。這可能由光學鄰近效應引起， 光學鄰近效應可能在不同特征尺寸、形狀和/或不同圖案密度之間變化。各 種光學鄰近校正(OPC)技術已被用于補償這種不利的效應，其成功度有 所不同。
由跨半導體器件的非均勻的圖案密度引起的另一個麻煩的制造問題可 能在化學機械拋光(CMP)步驟期間出現。較稀疏的圖案化區(qū)域可以以比 較密集的圖案化區(qū)域更快的速率拋光。因此，拋光后的表面在稀疏的圖案 化區(qū)域中可能具有較低的表面水平，這導致了 "凹陷"(dishing)。凹陷 可能由密集的圖案化區(qū)域中的特征引起，該特征與鄰居共享CMP的負 載，而隔離度更大的特征接收了更多的CMP的負載。也就是說，凹陷是 較稀疏的圖案化區(qū)域被過拋光的結果。有時候拋光停止層可能被完全拋 掉，并且圖案化的特征在稀疏的圖案化區(qū)域中可能太薄。
另外，來源于凹陷的不平坦的拓撲可能在后續(xù)工藝步驟中產生了額外 的問題。
不同圖案密度還可能影響刻蝕速率。例如，較密集的圖案區(qū)域可能具 有與較稀疏的圖案化區(qū)域不同的刻蝕速率。這尤其可能影響具有小尺寸的 特征。
傳統(tǒng)的邏輯門可以基于執(zhí)行的邏輯功能而具有不同的圖案密度。例如，現在將考慮反相器和四輸入NAND功能的傳統(tǒng)布局。
現在參考圖1A和1B，圖示了用在傳統(tǒng)邏輯門中的晶體管結構的頂視 圖，該晶體管結構具有不同的柵極圖案密度。圖1A是可用在反相器電路 中的單個晶體管100A的頂視圖。圖1B是可用在四輸入NAND電路中的 串聯的四個晶體管的頂視圖，該結構被賦予統(tǒng)一的標號100B。
單個晶體管100A包括柵極110、源極接觸120和漏極接觸130。柵極 110是通過柵極絕緣體與襯底表面分離的多晶硅層，源極和漏極接觸(120 和130)是用于將源極和漏極區(qū)域連接到形成在多晶硅層形成柵極110上 的金屬互連層(未示出)的金屬接觸。單個晶體管IOOA可以是CMOS反 相器電路中的n溝道MOS晶體管，但是這僅僅是一個示例。
四個串聯連接的晶體管IOOB包括柵極(140、 150、 160和170)和接 觸(180和190)。串聯連接的晶體管100B可以是在四輸入CMOSNAND 門中形成下拉路徑的n溝道晶體管，但是這僅僅是一個示例。
傳統(tǒng)上，多晶硅一般是形成在半導體器件的襯底上的第一導電層，并 且被用于形成絕緣控制柵極。如圖1A和1B所示，用于四個串聯連接的晶 體管IOOB的多晶硅的圖案密度可以遠大于單個晶體管IOOA的圖案密度。 如上所述，這種圖案密度的差異可能引起諸如圖案形狀的變化(由于光學 鄰近效應)、后續(xù)工藝步驟(例如CMP步驟)中的凹陷之類的問題或者 在器件的制造中的其他問題。


圖1A和1B是用在傳統(tǒng)邏輯門中的具有不同柵極圖案密度的晶體管結 構的頂視圖和示意圖。
圖2A和2B是根據一個實施例的晶體管結構的頂視圖。
圖3A是用于絕緣柵極場效應晶體管(IGFET)實施例的、圖2A的單 晶體管結構的電路示意圖。圖3B是用于絕緣柵極場效應晶體管 (IGFET)實施例的、圖2B的串聯晶體管結構的電路示意圖。
圖4A是用于結場效應晶體管(JFET)實施例的、圖2A的單晶體管 結構的電路示意圖。圖3B是用于結場效應晶體管(JFET)實施例的、圖2B的串聯晶體管結構的電路示意圖。
圖5A是用于IGFET實施例的、圖2A的單晶體管結構的剖視圖。圖
5B是用于IGFET實施例的、圖2B的串聯晶體管結構的剖視圖。
圖6A是用于JFET實施例的、圖2A的單晶體管結構的剖視圖。圖6B
是用于JFET實施例的、圖2B的串聯晶體管結構的剖視圖。
圖7A至7C示出了根據一個實施例用于制作晶體管結構的步驟。 圖8A至8E示出了根據一個實施例用于制作晶體管結構的附加步驟。 圖9A至9E示出了根據一個實施例用于制作晶體管結構的附加步驟。 圖IOA至10C示出了根據一個實施例用于制作晶體管結構的附加步
圖11是根據一個實施例用于形成導電線的第一邊緣的第一掩模圖案 的示例。
圖12是根據一個實施例用于形成導電線的第二邊緣的第二掩模圖案 的示例。
圖13是利用圖11和12的掩模圖案形成的導電線的頂視圖。
圖14是根據一個實施例可形成的電路的示意性框圖。
圖15A是根據一個實施例用于形成導電線的第二邊緣的第二掩模的示例。
圖15B是利用圖11和15A的掩模圖案形成的導電線的頂視圖。
圖16A和16B是根據另一個實施例的晶體管結構的頂視圖。
圖17A和17B是根據另一個實施例的晶體管結構的頂視圖。
圖18A和18B示出了傳統(tǒng)的源極/漏極接觸形成步驟。
圖19A至19E示出了根據一個實施例的接觸形成步驟。
圖20示出了根據另一個實施例的晶體管結構。
圖21是傳統(tǒng)器件隔離布置的頂視圖。
圖22是根據一個實施例的隔離布置的頂視圖。
圖23A是根據一個實施例的特定晶體管結構的頂視圖。圖23B是根據 另 一個實施例的特定晶體管結構的頂視圖。
圖24是示出用于圖23A的實施例的層摻雜步驟的頂視圖。圖25是示出根據一個實施例的可變柵極寬度布置的頂視圖。 圖26A至26E是示出根據一個實施例的在同一襯底中形成JFET和 IGFET器件的側視剖視圖。
具體實施例方式
現在將參考若干附圖詳細描述本發(fā)明的各種實施例。這些實施例示出 了形成有公共互連層的電路，該公共互連層用于控制端子和連接到由控制 端子控制的阻抗路徑的端子。這樣，可以形成具有基本上均勻的圖案密度 的各種不同邏輯門。
參考圖2A和2B，圖示了用在各種邏輯門中的根據一個實施例的晶體 管結構的頂視圖，其具有基本上均勻的柵極圖案密度。圖2A是例如可用 在反相器電路中的單晶體管結構200A的頂視圖。圖2B是例如可用在四輸 入NAND電路中的四個晶體管的串聯晶體管結構的頂視圖，并且被賦予統(tǒng) 一的標號200B。
現在參考圖2A，單晶體管結構200A可包括形成在有源區(qū)220上的導 電線202至214。導電線202至214可以是多晶硅線路，例如優(yōu)選地是由 同一沉積層形成的多晶硅線路。單晶體管結構200A可以形成可為IGFET (絕緣柵極場效應晶體管)或JFET (結場效應晶體管)(這僅僅是兩個 示例)的兩個晶體管T1和T2。
導電線(202、 204和206)可以形成用于晶體管Tl的節(jié)點。導電線 202可以是漏極接觸。導電線204可以是柵極結構。在IGFET的情況下， 這種柵極結構可包括導電線204和襯底之間的柵極絕緣體。在JFET的情 況下，這種柵極結構可以形成相對于襯底的p-n結的全部或一部分。導電 線206可以是源極接觸。
以類似的方式，導電線(210、 212和214)可以形成用于晶體管T2 的節(jié)點。導電線210可以是源極接觸。導電線212可以是柵極結構。同 樣，在IGFET的情況下，這種柵極結構可包括導電線212和襯底之間的柵 極絕緣體。在JFET的情況下，這種柵極結構可以形成相對于溝道的p-n 結的全部或一部分。導電線214可以是漏極接觸。.導電線208可以形成對兩個晶體管T1和T2來說公共的阱的接觸。晶 體管Tl和T2可以形成分離的邏輯電路(例如反相器)中的單獨的晶體 管。通過具有完全獨立的源極、漏極和柵極，晶體管T1和T2可以獨立操 作。
這樣，單個晶體管可以具有增大的圖案密度，其中包括作為源極和/或 漏極接觸的導電線，這種源極和/或漏極接觸可以由與柵極相同的層形成。
現在參考圖2B，串聯晶體管結構200B可包括形成在有源區(qū)250上的 導電線232至244。導電線232至244可以是多晶硅線路，例如優(yōu)選地是 由同一沉積層形成的多晶硅線路。串聯晶體管結構200B可以形成可為 IGFET或JFET (這僅僅是兩個示例)的四個晶體管T3至T6。導電線232 可以形成源極/漏極連接，并且導電線234可以形成對晶體管T3的控制柵 極。導電線234和236之間的有源區(qū)250可以形成用于晶體管T3和T4兩 者的公共源極/漏極。導電線236可以形成對晶體管T4的控制柵極。導電 線236和238之間的有源區(qū)250可以形成用于晶體管T4和T5兩者的公共 源極/漏極。導電線238可以形成對晶體管T5的控制柵極。導電線238和 240之間的有源區(qū)250可以形成用于晶體管T5和T6兩者的公共源極/漏 極。導電線240形成了對晶體管T6的控制柵極，并且導電線242可以形 成用于晶體管T6的源極/漏極連接。
與圖2A的情況一樣，在圖2B的示例中，如果控制柵極導電線 (234、 236、 238、 240中的任何一個)是用于IGFET的，則這種柵極結 構可包括導電線和襯底之間的柵極絕緣體。另一方面，如果這種控制柵極 是用于JFET的，則這種柵極結構可以形成相對于溝道的p-n結的全部或 一部分。
導電線244可以形成阱接觸，以向串聯連接的晶體管T3至T6提供公 共的背柵極偏置。
通過比較圖2A和2B可知，對于形成這種的結構的導電層(例如可以 是多晶硅層的第一導電層)，包括兩個晶體管的單晶體管結構200A可以 具有與包括四個晶體管的串聯晶體管結構200B基本上相同的圖案密度。 以另一種方式看，單晶體管結構200A的導電線可以具有與串聯晶體管結
13構200B相同的導電線間距(相鄰導電線之間的距離)。
這樣一來，可以改進諸如光刻步驟或CMP步驟之類的工藝步驟，因 而可以改進總體的工藝生產率。
注意，盡管在各種實施例中示出的導電線圖案可以優(yōu)選地以最小可實 現線寬形成，但是其他實施例可包括線寬大于最小可實現寬度的圖案。
圖3A和3B給出了針對特定IGFET實施例、用于單晶體管結構200A 和串聯晶體管結構200B的電路示意圖。圖3A和3B可包括與圖2A和2B 類似的組分，并且這些組分可以被賦予相同的標號。
現在參考圖3A，單晶體管結構200A可包括晶體管Tl和T2。晶體管 Tl可包含可包括導電線202的漏極端子、可包括導電線204的柵極端子和 可包括導電線206的源極端子。晶體管T2包含可包括導電線214的漏極 端子、可包括導電線212的柵極端子和可包括導電線210的源極端子。晶 體管Tl和T2包含包括導電線208的公共背柵極(阱)端子。圖3A的單 晶體管結構200A中的端子202至210對應于圖2A的導電線202至210。 在圖3A中，晶體管T1和T2可以是IGFET。
現在參考圖3B，串聯晶體管結構200B可包括串聯連接的晶體管T3 至T6。晶體管T3包含可包括導電線232的漏極端子、可包括導電線234 的柵極端子，并且具有與晶體管T4的漏極相連的源極端子。晶體管T4包 含可包括導電線236的柵極端子，并且具有與晶體管T5的漏極相連的源 極。晶體管T5包含可包括導電線238的柵極端子，并且具有與晶體管T6 的漏極相連的源極。晶體管T6具有可包括導電線240的柵極端子和可包 括導電線242的源極端子。晶體管T3至T6具有可包括導電線244的公共 背柵極端子。圖3B的串聯晶體管結構200B的端子232至244對應于圖 2B的導電線232至244。在圖3B中，晶體管T3至T6是IGFET。
這樣，多個IGFET (例如，MOS晶體管)可以形成在具有基本上均 勻的圖案密度的結構中，同時提供不同的器件密度。
盡管類似于圖2A和2B中所示的方法可以用于形成IGFET電路，但 是在替換實施例中，可以形成JFET電路。這種JFET電路的兩個特定示例 被示于圖4A和4B中。
14圖4A和4B給出了針對JFET實施例、用于單晶體管結構200A和串 聯晶體管結構200B的電路示意圖。圖4A和4B可包括與圖2A和2B類似 的組分，并且這些組分可以被賦予相同的標號。
現在參考圖4A，單晶體管結構200A可包括晶體管T1和T2。晶體管 Tl包含包括導電線202的漏極端子、包括導電線204的柵極端子和包括導 電線206的源極端子。晶體管T2包含包括導電線214的漏極端子、包括 導電線212的柵極端子和包括導電線210的源極端子。晶體管Tl和T2包 含包括導電線208的公共背柵極(阱)端子。圖4A的單晶體管結構200A 中的端子202至210對應于圖2A的導電線202至210。在圖4A中，晶體 管T1和T2是JFET。
現在參考圖4B，串聯晶體管結構200B包括串聯連接的晶體管T3至 T6。晶體管T3包含包括導電線232的漏極端子、包括導電線234的柵極 端子，并且具有與晶體管T4的漏極相連的源極。晶體管T4包含包括導電 線236的柵極端子，并且具有與晶體管T5的漏極相連的源極。晶體管T5 包含包括導電線238的柵極端子，并且具有與晶體管T6的漏極相連的源 極。晶體管T6具有包括導電線240的柵極端子和源極端子242。晶體管 T3至T6具有包括導電線244的公共背柵極端子。圖4B的串聯晶體管結 構200B的端子232至244對應于圖2B的導電線232至244。在圖4B 中，晶體管T3至T6是JFET。
現在參考圖5A，以剖視圖的形式示出了圖2A的單晶體管結構200A 的IGFET實施例。該剖視圖是沿圖2A的線I-I取的。
在圖5A的示例中，源極/漏極502可以通過以雜質注入襯底區(qū)域508 (例如，阱區(qū)域)來形成。在所示出的特定示例中，源極/漏極502是n+ 區(qū)域，因而可以通過將磷和/或砷注入到p型襯底508中來形成。然而，可 以通過將硼注入到n型襯底中來形成p型源極/漏極。導電線202和206各 自可以分別提供到晶體管Tl的相應源極/漏極的接觸。導電線204可以提 供用于晶體管Tl的柵極端子，因而在晶體管Tl的源極/漏極502之間形成 的溝道和導電線204之間可包括柵極絕緣層506。以類似的方式，導電線 210和214各自可以分別提供到晶體管T2的相應源極/漏極的接觸。導電線212提供了用于晶體管T2的柵極端子，因而可包括在晶體管T2的源極/ 漏極502之間形成的溝道和導電線212之間的柵極絕緣層506。
接觸區(qū)域504可以通過向襯底區(qū)域508注入與襯底區(qū)域相同類型的雜 質來形成。因而，在圖5A的示例中，接觸區(qū)域504可以通過注入諸如硼 之類的雜質以形成p+摻雜區(qū)域來形成。當然，在p溝道情況下，襯底區(qū)域 508可以是n型的，并且接觸區(qū)域504可以通過注入n型摻雜劑來形成。
仍然參考圖5A，導電線202、 206、 210和214可以是n摻雜多晶硅以 提供到源極/漏極502的接觸。導電線208可以是p摻雜多晶硅以提供通過 p+接觸區(qū)域504到阱508的接觸。這樣，可以形成具有單獨IGFET晶體管 Tl和T2的單獨晶體管結構200A。
現在參考圖5B，以剖視圖的形式示出了圖2B的串聯晶體管結構 200B的IGFET實施例。該剖視圖是沿圖2B的線II-II取的。
現在參考圖5B，源極/漏極512可以通過以雜質注入襯底區(qū)域518來 形成(例如注入磷和/或砷以提供n+型摻雜，或者注入硼以提供p+型摻 雜)。導電線232可以提供到晶體管T3的相應源極/漏極512的接觸。導 電線234、 236、 238和240分別可以提供用于晶體管T3、 T4、 T5和T6的 柵極端子。因為這些晶體管是IGFET型晶體管，所以在晶體管(T3、 T4、 T5和T6)的源極/漏極之間形成的溝道和導電線(234、 236、 238和 240)之間可包括柵極絕緣層516。導電線242可以提供到晶體管T6的源 極/漏極512的接觸。
接觸區(qū)域514可以與圖5A的接觸區(qū)域504類似地形成。
現在參考圖6A，以剖視圖的形式示出了圖2A的單晶體管結構200A 的JFET實施例。該剖視圖是沿圖2A的線I-I取的。圖6A可包括與圖5A 和2A類似的組分，因而相似的組分可以被賦予相同的標號。
圖6A與圖5A的不同之處可在于，晶體管Tl和T2的溝道可包括柵 極擴散區(qū)域626和溝道區(qū)域628。柵極擴散區(qū)域626可以通過從控制柵極 進行外擴散來形成。因而，在所示的示例中，柵極擴散區(qū)域可以由p型摻 雜劑形成。溝道區(qū)域628可以形成在柵極擴散區(qū)域626下方，并且可以是 與源極/漏極區(qū)域602相同導電類型的。因而，在圖6A的示例中，溝道區(qū)域628可以是n型區(qū)域。
這樣，可以形成具有單獨JFET晶體管Tl和T2的單獨晶體管結構 200A。
現在參考圖6B，以剖視圖的形式示出了圖2B的串聯晶體管結構 200B的JFET實施例。該剖視圖是沿圖2B的線II-II取的。圖6B可包括與 圖5B和2B類似的組分，因而相似的組分可以被賦予相同的標號。
與圖6A相似，圖6B與圖5B的不同之處可在于，晶體管T3至T6的 溝道各自可包括柵極擴散區(qū)域626和溝道區(qū)域628 (圖6B中僅針對晶體管 T3示出)。
這樣，可以形成具有串聯連接的晶體管T3至T6的串聯晶體管結構 200B。
從圖5A和5B可以理解，諸如門之類的各種邏輯電路可以由具有基本 上均勻的圖案密度的半導體器件上的IGFET形成。也就是說，根據這些 圖、通過以下方式可以形成晶體管結構形成電路所需的晶體管，其中相 同導電類型的串聯連接的晶體管如圖5B所示布置，而單個或并聯的晶體 管如圖5A所示地連接。
類似地，圖6A和6B圖示了各種邏輯門可以根據相同方法由具有基本 上均勻的圖案密度的半導體器件上的JFET形成。
在圖5A、 5B、 6A和6B的特定實施例中，單獨晶體管結構200A和串 聯晶體管結構200B的示例被用于說明如何可以形成具有基本上均勻的圖 案密度的串聯或并聯晶體管結構。這樣，利用這里所說明的技術可以形成 任何邏輯門組合，其中每個單獨邏輯門與其他單獨邏輯門具有基本上均勻 的圖案密度。這樣作，可以形成具有多種不同邏輯門的半導體器件，同時 始終保持基本上均勻的圖案密度。
串聯晶體管結構200B被視為包括四個晶體管T3至T6，然而，根據 實施例，任何數目的晶體管都可以被串聯連接，并且與任何其他數目的晶 體管具有基本上均勻的圖案密度。在上述實施例中，任何數目的晶體管可 以被串聯或并聯連接，同時維持了整個半導體器件中基本上均勻的圖案密 度。串聯晶體管結構200B被示為包括4個晶體管T3-T6，但是任何數量的 晶體管可以被串聯連接，并且與根據實施例的任何其它數量的晶體管一樣 具有基本均勻的圖案密度。在上述的實施例中，任何數量的晶體管^I以被
串聯或并聯連接，同時在整個半導體器件上保持基本均勻的圖案密^。
單獨晶體管結構200A和串聯晶體管結構200B被圖示為具有n溝道 IGFET和n溝道JFET,然而，如上所述，可以理解導電性可以被反轉以 形成p溝道IGFET和/或p溝道JFET。結果，可以在半導體芯片上形成互 補邏輯，同時維持基本上均勻的圖案密度。
實施例的另一個特征在于，利用導電線(202至214以及232至244) 來形成到晶體管的柵極和源極、漏極以及阱接觸，提供到源極、漏極和阱 的連接以及提供柵極結構的所有線路的結構高度可以是基本上均勻的。
現在參考圖7A至IOB，將在一系列頂視圖和相應的側視剖視圖中描 述形成諸如邏輯門之類的各種電路的方法，這些電路包括具有基本上均勻 的圖案密度的導電線和小器件特征(即，65nm以及更小)。
現在參考圖7A，以頂視圖的形式示出了電路區(qū)，該電路區(qū)由統(tǒng)一標 號700指代。圖7B示出了對于IGFET實施例、沿圖7A的線III-III的剖視 圖。圖7C示出了對于JFET實施例、沿圖7A的線III-III的剖視圖。如圖 7A所示，可以形成通過隔離區(qū)域704彼此分離的各種有源區(qū)702，隔離區(qū) 域704例如是淺溝槽隔離(STI)，但是這僅僅是一個示例。
如圖7B所示，在IGFET實施例中，可以形成柵極絕緣體516。另 外，在柵極絕緣體形成步驟之前，有源區(qū)可以經歷閾值電壓注入步驟。
如圖7C所示，在JFET實施例中，溝道區(qū)域628可以由注入步驟開 始。也就是說，溝道摻雜劑可以被注入到襯底中，考慮到制造工藝中的后 續(xù)熱循環(huán)，這可以形成JFET溝道?？蛇x地，在某些實施例中，柵極擴散 區(qū)域626也可以由離子注入或其他擴散步驟開始。然而，優(yōu)選地，柵極擴 散區(qū)域可以通過從控制柵極進行外擴散來形成。
現在參考圖8A至8D，可以在有源區(qū)702中形成接觸區(qū)域，用于隨后
連接到第一層導電線。
圖8B和8C示出了 IGFET實施例。圖8D和8E示出了 JFET實施例。
18如圖犯和8C所示，可以從接觸區(qū)域中去除柵極絕緣體516。
在所示的示例中，接觸區(qū)域形成步驟對于IGFET和JFET實施例兩者 來說可以是相同的。如圖8B和8D所示，可以利用離子注入步驟形成第一 導電類型接觸區(qū)域512'，該步驟采用了僅暴露出第一類型接觸區(qū)域512'的 位置的掩模800。在所示的特定示例中，這種區(qū)域可以是n+接觸區(qū)域。如 圖8C和8E所示，可以利用采用了掩模802的離子注入步驟形成第二導電 類型接觸區(qū)域514，掩模802僅暴露出第二類型接觸區(qū)域514的位置。在 所示的特定示例中，這種區(qū)域可以是p+接觸區(qū)域。
現在參考圖9A至9E，可以形成第一導電層并且賦予適當的摻雜以用 于不同的導電線。
導電層900可以形成在襯底518上。優(yōu)選地該層是多晶硅?？蛇x地， 該導電層900步驟可以提供現場摻雜。或者，導電層900可以被普遍摻雜 為特定導電類型。
在所示的示例中，柵極摻雜步驟對于IGFET和JFET實施例兩者來說 可以是相同的。如圖9B和9D所示，可以利用向導電層900中注入摻雜劑 的離子注入步驟來形成第一導電線區(qū)域904。該步驟可以使用僅暴露出第 一導電類型的導電線的位置的掩模904。在所示的特定示例中，這種區(qū)域 可以是n+線路區(qū)域。如圖9C和9E所示，可以利用向導電層900中注入 不同類型摻雜劑的離子注入步驟來形成第二導電線區(qū)域906。該步驟可以 使用僅暴露出第二導電類型的導電線的位置的掩模908。在所示的特定示 例中，這種區(qū)域可以是p+線路區(qū)域。
可以理解，如果導電層900最初是普遍摻雜的，則圖9B/9C或者圖 9D/9E所示的特定摻雜步驟之一可以被省略。
現在參考圖IOA至IOC，可以刻蝕第一導電層以形成具有均勻密度的 導電線。另外，可以利用離子注入步驟形成相鄰的源極/漏極區(qū)域。
可以刻蝕導電層以形成導電線702至714。優(yōu)選地，用于形成這種導 電線的同一刻蝕掩模也可以用作注入掩模，如圖IOB和IOC所示。這種布 置可以形成自對準的源極/漏極區(qū)域。
這樣，可以形成具有基本上均勻的圖案密度的電路，該電路包括IGFET、 JFET或其某種組合。
圖IOA還示出了可以在一個方向(圖IOA中的垂直方向)上形成導電 線的布置，其中每條導電線是毗鄰的結構?？梢岳斫猓@些線路隨后可以 被后來的刻蝕步驟劃分。這種方法的示例在圖11和12中示出。
圖11示出了可用于將導電線形成為類似圖10A中所示的圖案的刻蝕 掩模圖案1100的一個示例。刻蝕掩模1100可包括垂直不透明條帶1102和 垂直曝光條帶1104。垂直曝光條帶1104可以形成刻蝕掩模區(qū)。例如，抗 蝕劑層可以被暴露于能量(例如，光、電子束等等)以形成刻蝕掩模。可 以去除抗蝕劑層的被不透明條帶1102覆蓋的那些部分。
圖12示出了如何可利用另一個刻蝕掩模圖案1200來去除利用掩模 IIOO形成的導電線的某些部分。掩模圖案1200也可包括曝光區(qū)1202和水 平不透明條帶1204。水平不透明條帶1204可以防止抗蝕劑層被暴露于能 量，因而不形成刻蝕掩模。這可以使得導電線能夠在切割區(qū)CUT1和 CUT2內被切割。
通過利用第一掩模1100來形成第一方向上的(例如，垂直的)導電 線702至714并利用第二掩模1200來制作切割區(qū)CUT1和CUT2，這種切 割區(qū)中的導電線的末端拐角可以具有良好限定的邊緣。這與將利用單個掩 模的方法形成對照。在單個掩模的情況下，由于鄰近效應等，切割區(qū)中的 導電線的末端部分可能被嚴重倒圓或縮減，并且可能無法適當地形成所得 到的晶體管。
現在參考圖13，以頂視圖的形式示出了所得到的導電線圖案的一個示 例。第一刻蝕掩模(例如，利用圖11的圖案1100形成的)可以用于形成 導電線802至842的垂直邊緣，并且第二掩模(例如，利用圖12的圖案 1200形成的)可以用于形成導電線802至842的水平邊緣。通過利用兩個 掩模來形成正交的邊緣，可以減少在小線寬(即，65 nm以及更小)下的 圓角邊緣。此外，因為掩模形成了正交邊緣，所以掩模對準可能不那么嚴 格。
當然，在正型抗蝕劑的情況下，以上刻蝕圖案將是彼此相反的。 以上實施例可以形成有利地具有均勻的圖案密度的各種類型的邏輯和
20其他電路?？尚纬傻脑S多種可能類型的電路之一在圖14中示出。
圖14示出了現場可編程門陣列(FPGA) 1400的一部分。FPGA 1400 可包括通過開關電路1404彼此連接的若干個邏輯部分1402。邏輯部分 1402和開關電路1404可以根據由存儲器部分1406提供的配置數據來控 制。
存儲器部分1406可包括具有相對較高的特征密度的靜態(tài)隨機訪問存 儲器(SRAM)單元1406。類似地，可包括標準邏輯單元和/或查找表 (LUT)的邏輯部分1402可以具有高密度，并且具體而言可包括串聯連接 的晶體管。傳統(tǒng)上，開關部分1404可以由單個開關器件組成，并且因而 可以是密度較低的。然而，通過結合類似于以上實施例中的那些晶體管， 可以使得在柵級別的特征密度比傳統(tǒng)方法更加均勻，從而極大地減少或消 除了可能由于特征的非均勻密度而出現的諸如"凹陷"之類的不利效應。
圖15A示出了如何可利用另一個刻蝕掩模圖案1500A來去除利用掩模 IIOO形成的導電線的一部分。掩模圖案1500A也可包括曝光區(qū)1502和水 平不透明條帶1504至1510。水平不透明條帶1504至1510可以防止抗蝕 劑層被暴露于能量，因而不形成刻蝕掩模。這可以使得選定導電線(例如 圖10A中的導電線702至714)能夠在切割區(qū)CUT1和CUT2內被切割。
通過利用第一掩模1100來形成第一方向上的(例如，垂直的)導電 線702至714，并利用第二掩模1500A來制作切割區(qū)CUT1和CUT2，這 些切割區(qū)中的導電線的末端拐角可以具有良好限定的邊緣。這與利用單個 掩模的方法形成對照。在單個掩模的情況下，由于鄰近效應等，切割區(qū)中 的導電線的末端部分可能被嚴重倒角或縮減，并且可能無法適當地形成所 得到的晶體管。
現在參考圖15B，以頂視圖的形式示出了所得到的導電線圖案的一個 示例。第一刻蝕掩模(例如，禾擁圖11的圖案1100形成的)可以用于形 成導電線1520至1546的垂直邊緣，并且第二掩模(例如，利用圖15A的 圖案1500A形成的)可以用于形成導電線1520至1546的水平邊緣。通過 利用兩個掩模來形成正交的邊緣，可以減少小線寬(例如，65 nm以及更 小)下的圓角邊緣。此外，因為掩模形成了正交邊緣，所以掩模對準可以
21不那么嚴格。如圖15B所示，導電線1520和1532可以在切割區(qū)域
(CUT1和CUT2)中保持完整，并且共同連接在邏輯門(LG1至LG3) 之間。導電線1522可以在切割區(qū)域CUT1中保持完整，并且共同連接在 邏輯門(LG1和LG2)之間。導電線1544可以在切割區(qū)域CUT2中保持 完整，并且共同連接在邏輯門(LG2和LG3)之間。導電線1520可以是 諸如電源電壓之類的源極/漏極連接，這僅僅是一個示例。導電線1522和 1544可以是公共的源極漏極連接或控制柵極連接，這僅僅是另一個示例。 導電線1532可以是阱連接，這僅僅是一個示例。
應當注意，導電線(1520、 1522、 1532和1544)可以是具有不同導 電類型的晶體管區(qū)域(LG1至LG3)之間的連接晶體管。因而，導電線 (1520、 1522、 1532和1544)可包括相反導電類型摻雜劑的區(qū)域。然 而，通過在導電線(1520、 1522、 1532和1544)(可包括多晶硅)的頂 面上創(chuàng)建金屬硅化物層，所形成的任何p-n結可以被硅化物(即，多晶硅 化物)層等等電旁通。
當然，以上刻蝕圖案在正型抗蝕劑的情況下將是相反的。 盡管以上實施例已經示出了其中所有的第一級導電線都可以連接到分 開操作的端子的布置，但是在某些實施例中， 一條或多條導電線可以被形 成來呈現均勻密集的圖案，并且不會連接到任何更高的導電層。這種導電 線可以被認為是"虛假的"導電線。這種布置的示例在圖16A和16B中示 出。
參考圖16A和16B，圖示了用在各種邏輯門中、根據一個實施例的晶 體管結構的頂視圖，其具有基本上均勻的柵極圖案密度。圖16A是例如可 用在反相器電路中的單晶體管結構1600A的頂視圖。圖16B是例如可用在 三輸入NAND電路中的四個晶體管的串聯晶體管結構的頂視圖，并且被賦 予統(tǒng)一標號1600B。
一般來說，兩個單晶體管結構1600A可包括七條導電線(1602至 1614)，這七條導電線包括用于每個晶體管的源極、柵極和漏極以及晶體 管之間的阱接觸。與之相比，串聯晶體管結構1600B將僅需要六條導電線 (1620至1630)來進行操作。然而，為了提供與圖16A匹配的圖案密度，可以添加虛假的導電線1632。這樣，可以確?；旧暇鶆虻膱D案密 度。注意，虛假導電層1632可以形成在IGFET或JFET (僅僅作為兩個示 例)的源極/漏極結上，而不會對串聯晶體管結構1600B的操作產生明顯的 不利影響。如上所述，虛假導電層1632除了到源極/漏極的連接以外可以 沒有其他連接，并且除了可能提供用于形成一源極/漏極的外擴散以外，不能 提供任何電益處。換句話說，虛假導電層1632可以只用來提供基本上均 勻的圖案密度特性以提高可制造性。
盡管以上實施例已經示出了導電線是均勻寬度的布置，但是這種布置 不應當被解釋為限制本發(fā)明。替換實施例可以通過重復在寬度上不均勻的 線路圖案來提供均勻密度。現在將參考圖17A和17B來描述這些實施例的 示例。
參考圖17A和17B，圖示了用在各種邏輯門中、根據一個實施例的晶 體管結構的頂視圖，其具有基本上重復的圖案密度。圖17A是例如可用在 反相器電路中的單晶體管結構1700A的頂視圖。圖17B是例如可用在三輸 入NAND電路中的四個晶體管的串聯晶體管結構的頂視圖，并且被賦予統(tǒng) 一標號1700B。
圖17A的單晶體管結構可包括導電線1702至1714?？梢孕纬傻骄w 管Tl的源極/漏極連接的導電線1708可以在其上形成有接觸1716，以提 供到上導電層(例如，形成在包括導電線1702至1714的多晶硅層上方的 金屬層)的電連接。這種較寬的導電線可以使得到該線的接觸形成更易于 實現。僅作為一個示例，導電線1708可以大于最小尺寸接觸尺寸，優(yōu)選 地大了某一量，該量等于或大于最大接觸未對準值。在非常具體的示例 中，最小接觸尺寸可以是65 nm，而導電線1708可以具有約75 nm的寬 度。
串聯晶體管結構1700B可包括導電線1720至1730，以形成包括用于 阱接觸的導電層1730的串聯的三個晶體管。然而，為了提供與單晶體管 結構1700A相同數目的導電層，可包括作為虛假導電線的導電線1732。 導電線1732可以基本上與圖17A的導電層1708的寬度匹配，以提供重復 的圖案密度。導電線1730可以是向阱區(qū)域提供偏置電壓的阱接觸。同
23樣，作為一個特定示例，導電線1730可以具有75nm的寬度。仍然參考圖17A和17B，注意串聯晶體管結構1700B可以具有也形成 阱接觸的導電線1734。該導電線可以比其他導電線(1720、 1722、 1724、 1726和1728)寬。例如，導電線1734可以具有與導電線1730相同的寬 度。為了提供基本上重復的圖案密度，提供到晶體管T2的源極/漏極連接 的單晶體管結構1700A內的導電層1714可以具有基本上與導電層1730相 同的寬度。這樣，圖案可以重復(即，有一個間距)以提供跨不同的電路功能的 均勻的圖案密度。在這里公開的各種實施例中所描述的導電線結構可以提供受到比傳統(tǒng) MOS制造工藝更少的約束的接觸形成步驟。為了說明這一點，首先將參考 圖18A和18B來描述傳統(tǒng)的MOS源極/漏極接觸形成。圖18A示出了傳統(tǒng) MOS源極/漏極接觸的頂視圖。圖18B示出了接觸孔的形成?，F在參考圖18A， MOS結構1800可包括形成在有源區(qū)1804上的控制 柵極1802。可以形成接觸孔1806，該接觸孔1806與控制柵極1802部分 重疊以形成"自對準"接觸。如圖18B所示，為了防止控制柵極到源極/漏 極的短路，可以在控制柵極1802上形成頂部絕緣體1808和側壁1810。現在參考圖19A至19C，將描述根據一個實施例的接觸形成步驟?，F在參考圖19A至19C，將描述根據一個實施例的接觸形成步驟。圖 19A是示出接觸孔的形成的晶體管結構的頂視圖。圖19B是示出用于 IGFET實施例的接觸孔的形成的側視剖視圖。圖19C是示出用于JFET實 施例的接觸孔的形成的側視剖視圖?，F在參考圖19B和19C，在形成了導電線(例如，1932、 1952)之 后，可以在這些線上且在這些線之間形成隔離層(1934、 1954)。然后可 以執(zhí)行諸如CMP步驟之類的平坦化步驟以平坦化表面。然后可以在導電 線(例如，1932、 1952)的頂面上形成硅化物層或類似物。隨后，可以形 成第二隔離層(1936、 1956)。然后可以形成接觸孔(1938、 1958)，接觸孔(1938、 1958)透過第 二隔離層(1936、 1956)直到期望的導電線，并且諸如鎢之類的導電材料可以用于形成接觸。如圖19A所示，到源極/漏極導電線1904的接觸孔1906不需要與柵極 導電線1902重疊。另外，回過來參考圖19B和19C，即使接觸孔(1938、 1958)未對準，隔離層(1934、 1954)也可以防止襯底被暴露。 另外，即使襯底被接觸孔(1938、 1958)暴露，器件仍然是可操作的。具 體而言，如果襯底被暴露從而使得導電接觸材料與襯底形成歐姆接觸，則 接觸結構仍然可以提供到源極/漏極區(qū)域的導電連接。在某些實施例中，到 襯底的直接接觸可能是優(yōu)選的，因為這種布置的電阻較小。結果，可以實現大于控制柵極或源極/漏極結構的寬度的接觸孔。根據 一個實施例的相鄰接觸間隔的示例在圖19D和19E中示出。圖19D圖示 了具有接觸孔1962和1964的三個導電圖案化線1960。為了增加制造工藝(制造設計或DFM)的堅固性，在垂直于圖案化線1960的方向上彼此相 鄰的接觸孔可以被放置在每隔一導電線最近的位置處。圖19E示出了也具 有兩個接觸孔1972和1974的三根導電圖案化線1970。圖19E示出了在 DFM方法中相鄰線之間的接觸可以在平行于導電線1970的方向上移位的 情況。注意，圖19A至19E中所示的方法的接觸尺寸和間隔可以去除對于創(chuàng) 建用于導電線的"狗骨頭"(dog bone)接觸平臺的需要。也就是說，傳 統(tǒng)上，為了確保接觸擁有足夠的接觸面積以獲得期望的接觸阻抗，導電線 可包括一個部分，該部分比線的其余部分寬。然而，在以上方法中，可以 消除對于這種平臺的需要，因為接觸面積的重疊不會影響器件操作。這 樣，可以形成到IGFET和/或JFET器件的接觸。盡管圖17A、 17B和19A至19C的實施例已示出了具有一種特定寬度 變化的導電線，但是應當注意，該寬度可以變化得更加明顯。例如，同一 重復圖案內的一條或多條線的寬度可以高達同一圖案中其他線的寬度的三 倍。通過利用虛假導電線，或者將來自一個邏輯門的寬導電線與源極/漏極 導電線對齊，圖案密度可以重復，并且可以提高可制造性。現在參考圖20，以頂視圖的形式示出了晶體管結構的另一個示例，該 晶體管結構由統(tǒng)一標號2000指代。結構2000可包括第一組導電線2002和第二組導電線2006，第一組導電線2002沿第一方向彼此平行地布置在第 一有源區(qū)2004上，第二組導電線2006沿第一方向彼此平行地布置在第二 有源區(qū)2008上。另外，結構2000包括位于第一組和第二組(2002和 2006)之間的第三組導電線2010。第三組2010可包括垂直于第一和第二 組(2002和2006)布置的線路。如將在后面所描述的，第三組2010并不一定包括毗鄰的線，并且可 包括缺口以允許第一和第二組(2002和2006)之間的連接。另外，第三 組2010的一部分可以提供到組2002和/或2006的線路的電連接。這樣，結構2000可包括多組布置在一個方向上的平行線路，該多組 平行線路被第三組平行線路分離，該第三組平行線與其他組垂直布置。這 種布置可以提供均勻的密度，同時提供下面將描述的各種其他特征。應當理解，第一和第二組(2002和2006)的導電線可以形成用于絕 緣柵極場效應晶體管(IGFET)或結FET (JFET)的柵極、源極接觸、漏 極接觸，如上所述。如上所述，這些線也可以是"虛假"線。優(yōu)選地，所 有導電線組(2002、 2006和2010)都由與半導體襯底直接接觸的摻雜多 晶硅形成，并且形成了 JFET器件和這些器件之間的互連。為了更好地理解實施例的特征，首先將參考圖21來描述傳統(tǒng)MOS隔 離結構。圖21是示出通過隔離區(qū)域2104彼此分離的第一 MOS晶體管 2100和第二 MOS晶體管2102的頂視圖。隔離區(qū)域2104可以將第一 MOS 晶體管2100的有源區(qū)域2106與第二 MOS晶體管2102的有源區(qū)域2108 — 絕緣。當第一 MOS晶體管2100的源極/漏極節(jié)點2110預期被驅動到與第 二 MOS晶體管2102的源極/漏極節(jié)點2112不同的電位時，這種傳統(tǒng)隔離 結構是需要的。隔離區(qū)域2104 —般以絕緣材料形成，例如二氧化硅。因 而，傳統(tǒng)方法結合了以絕緣材料形成的結構來將一個晶體管與另一個相隔 離?，F在參考圖22，以頂視圖的形式示出了根據一個實施例的具有有源隔 離的結構的一個示例，該結構由標號2200指代。結構2200可包括在有源 區(qū)2204上彼此平行布置的若干條導電線。結構2200可包括第一晶體管 2206和第二晶體管2208，這兩個晶體管各自具有由導電線形成的源極接觸線(S)、漏極接觸線(D)和柵極(G)。優(yōu)選地，晶體管2206和 2208可以是具有包括圖案化的多晶硅的導電線的JFET。
另外，該結構可包括連接到隔離供應線2210的隔離線(I)。隔離線 (I)可以形成通過隔離柵極偏置以深度截止模式操作的隔離器件。這種器 件可以提供第一晶體管2206和第二晶體管2208之間的電隔離。隔離線 (I)可以是與有源區(qū)形成接觸的圖案化的多晶硅線路。對于NJFET隔離 器件，這種隔離柵極偏置可以小于低電源電壓(例如，小于零伏)。
在一種特定布置中，第一和第二晶體管(2206和2208)可以是n溝 道JFET，其源極可以連接到低電源電壓(例如，0伏)，漏極可以被選擇 性驅動到較高電壓(例如，高達+0.5伏)，并且柵極可以被驅動在低電源 電壓和高電壓之間(例如，在0和+0.5之間)。然而，隔離線(I)可以被 驅動到低于低電源電壓(例如，-0.5伏)的電壓，從而將相應的NJFET器 件置于深度截止。在這種布置中，由隔離線(I)的NJFET形成的耗盡區(qū) 域可以將第一晶體管2206與第二晶體管2208電隔離。
當然，盡管以上描述了NJFET可以彼此電隔離的布置，但是替換布置 可包括彼此隔離的PJFET，這是通過將導電線驅動到高于高電源電壓的電 位而實現的，這僅僅是一個示例。
這樣，可以在同一有源區(qū)中形成彼此相鄰的有源器件，并且這些有源 器件通過將居間線驅動到預定電位(而不是通過由絕緣材料形成的結構) 而彼此隔離。
類似于上述的結構可以允許形成各種電路，包括邏輯門等等。這種布 置的一個特定示例在圖23A、 23B和24中示出。
圖23A是與圖20類似的結構的頂視圖，該結構被配置為形成兩輸入 NAND門和其他電路。圖23A包括某些與圖20相同的一般項目。這種類 似項目由相同的標號指代，但是其前兩個數字是"23"而不是"20"。
導電線組2302可包括形成在n型有源區(qū)域2304上的第一 p溝道JFET 2332和第二 p溝道JFET 2334。晶體管2332和2334可以形成兩輸入 NAND門的p溝道器件，并且可以具有共同連接到垂直于導電線組2302 布置的供應線2336的漏極連接。要注意，盡管供應線2336優(yōu)選地由與導電線組2302、 2306和2310相同的層形成，但是在可作為替換的布置中， 該線可以由形成在導電線組(2302、 2306和2310)上的導電層或襯底擴 散區(qū)域形成。
第二導電線組2306可以形成第一 n溝道JFET 2338、第二 n溝道 JFET 2340以及第三n溝道JFET 2342的一部分。晶體管2338和2340可以 形成兩輸入NAND門的串聯連接的n溝道器件。晶體管2340的漏極可以 通過連接區(qū)域2346連接到晶體管2332和2334的共享漏極，連接區(qū)域 2346延伸經過第三導電線組2310。
導電線組2306還可包括隔離線2344，隔離線2344可以提供晶體管 2340和2342之間的電隔離。隔離電位可以通過隔離電位線2346提供。與 供應線2336的情況一樣，隔離電位線2346優(yōu)選地由與導電線組2302、 2306和2310相同的層形成。然而，在可作為替換的布置中，該線可以由 形成在導電線組(2302、 2306和2310)上的導電層或襯底擴散區(qū)域形 成。
圖23A的示例還示出了形成在第一和第二組導電線(2302和2306) 中的阱"抽頭"結構(T)。抽頭(T)可以向阱區(qū)提供預定電壓，例如高 電源電壓或低電源電壓。抽頭結構(T)可以被摻雜為與襯底接觸相同的 導電類型。
如上所述，第三導電線組2310可以提供在周圍有源區(qū)(2304和 2308)中和集成電路器件上的其他位置中形成的器件之間的互連。這在圖 23A中由晶體管2342的柵極示出，晶體管2342的柵極連接到組2310內的 導電線。應當理解，第三組的線路2348可以繼續(xù)到集成電路的另一部 分。
因此，應當理解，第三導電線組2310可包括不連續(xù)部分，以允許第 一和第二導電線組(例如，2302和2306)之間的連接以及這些組的連續(xù) 連接(例如，晶體管2342的柵極連接)。
盡管圖23A的示例示出了其中隔離偏置與JFET源極偏置相同的布 置，但是替換實施例可以提供不同的源極偏置電平。 一個這樣的示例在圖 23B中示出。
28圖23B是包括與圖23A相同的一般部分的頂視圖。相似的部分由相同 的標號指代，但是加上了額外的撇號"，"。圖23B與圖23A的不同之處 在于JFET器件的源極可以與隔離線和阱抽頭不同地偏置。更具體而言， 在第一組導電線2302'的PJFET器件的情況下，多根源極線(S)可以被供 應線2336'共同連接，而抽頭(T)和隔離線(I)可以連接到阱偏置線 2374。類似地，用于第二組導電線2306'的多根源極線(S)可以共同連接 到供應線2346'，而抽頭(T)和隔離線(I)可以連接到阱偏置線2376。
供應線2336'可以經由互連線2370接收電源電壓，互連線2370可以 形成在比導電線組2302'和2306，更高的層上。以相同的方式，供應線 2346'可以經由互連線2372接收電源電壓，互連線2372可以形成在與互連 線2370相同的較高層上。
在一種非常具體的示例中，供應線2336'可以經由互連線2370接收 +0.5伏的高電源電壓，而阱供應線2374可以接收高于+0.5伏的阱偏置電 壓。另夕卜，供應線2346'可以經由互連線2372接收0伏的低電源電壓，而 阱供應線2376可以接收低于0伏的阱偏置電壓。
在圖23A和23B所示結構的JFET布置中，不同的導電線可以被摻雜 為不同的導電類型以確保適當的操作。具體的導電類型指代由"n"或 "p"標記示出。
現在參考圖24，頂視圖示出了如何可以將導電層2400的多個部分摻 雜以將特定的柵極配置"編程"為多組導電線。圖24示出了如何可以將 導電層(例如沉積的多晶硅)的多個部分摻雜以形成類似于圖23A和/或 23B的布置。圖24示出了利用p型摻雜劑2402a至2402e摻雜的區(qū)域和利 用n型摻雜劑2404a至2404e摻雜的區(qū)域可被創(chuàng)建的情形。這些區(qū)域可以 根據離子注入步驟形成，如上所述。圖24還利用虛線示出了導電線的一 般位置。這些線路可以利用光刻技術等等圖案化，以獲得圖23A中所示的 特定配置。
要注意，用于形成這種p型和n型區(qū)域的最小分辨率明顯大于最小柵 極長度尺寸。另外，這些區(qū)域有利地可以容納不同摻雜區(qū)域的重疊，因為 這些重疊區(qū)域可以隨后在形成導電線的層圖案化步驟中去除。另外，在不希望在圖案化的多晶硅(或者其他半導體材料)層內產生
p-n結的情況下，可以在該層上形成導電層，導電層與該層形成歐姆接觸 以提供越過這種p-n結的短路電路。僅作為一個示例，在圖案化的多晶硅 層的情況下，硅化物層可以用作這種層。
這樣，晶體管結構可包括用于晶體管的多個柵極/接觸區(qū)域，其具有彼
此平行布置的基本上均勻的導電線。這些區(qū)域可以被互連區(qū)域分離，互連 區(qū)域具有垂直于柵極/接觸區(qū)域布置的基本上均勻的線路。通過利用摻雜劑 引入步驟(例如，離子注入)將導電性"編程"到柵極/接觸區(qū)域中，可以 形成不同的邏輯和/或其他類型的電路。然后，可以將實際的柵極和接觸圖 案化為基本上均勻的密度結構。盡管圖20和22-24的實施例已示出了具有 均勻柵極寬度的布置，但是可能希望在提供可變柵極寬度的同時維持基本 上均勻的特征密度。這樣一種布置的示例在圖25中示出。
現在參考圖25，以頂視圖的形式示出了具有變化柵極寬度的結構的一 個示例，該結構由標號2500指代。結構2500可包括在有源區(qū)2504'上彼 此平行布置的若干條導電線。結構2500可包括第一晶體管2506和第二晶 體管2508，這兩個晶體管各自具有利用導電線之一形成的源極接觸線 (S)、漏極接觸線(D)和柵極(G)。
有源區(qū)2504'相對于柵極寬度方向可包括不同尺寸的多個區(qū)域，并且 因而提供了不止一個柵極長度。在圖25的示例中，有源區(qū)2504'可包括在 平行導電線的方向上具有第一尺寸的一個區(qū)域2504a和在平行導電線的方 向上具有不同且較小的尺寸的另一區(qū)域2504b。晶體管2506可以形成在第 二區(qū)域2504b上，并且因而具有一個柵極寬度。晶體管2508可以形成在 第一區(qū)域2504a上，并且因而具有不同的柵極寬度。然而，盡管這些晶體 管提供了不同的操作寬度，但是該結構維持了基本上均勻的密度。
這樣，晶體管結構可以提供具有基本上均勻的密度(可容納可變柵極
寬度)的柵極和源極/漏極接觸。
以上實施例已分別描述了 IGFET和JFET。然而，在某些實施例中， IGFET和JFET可以形成在同一集成電路襯底中。該方法的一種非常具體 的示例在圖26A至26E中示出。
30圖26A示出了形成在襯底2600上的柵極絕緣層2602的形成。應當理解，襯底可包括適合于期望晶體管器件的擴散區(qū)域，擴散區(qū)域是根據以上實施例或公知技術形成的。這種區(qū)域可包括以下區(qū)域中的任何一種溝道區(qū)域、背柵極區(qū)域、源極區(qū)域或漏極區(qū)域。襯底2600可包括在平行于襯底表面的方向上彼此通過隔離區(qū)2604分離的第一器件區(qū)域2606a和第二器件區(qū)域2606b。
圖26B示出了形成在第一器件區(qū)域2606a上的器件類型刻蝕掩模2608的形成。該掩模可以根據傳統(tǒng)的光刻技術形成。
圖26C示出了去除第二器件區(qū)域2606b中的柵極絕緣體層2602和第一器件區(qū)域2606a的選定部分的情形。該步驟可以是傳統(tǒng)的刻蝕步驟，該刻蝕步驟適合于柵極絕緣體的類型和所用的襯底材料。器件類型刻蝕掩模2608隨后可以根據傳統(tǒng)技術去除。
圖26D示出了在第一和第二器件區(qū)域2606a和2606b上導電層2610的形成。要注意，在第一器件區(qū)域2606a中，導電層2610可以形成在柵極絕緣體層2602上IGFET柵極的位置中。然而，在第二器件區(qū)域2606b中，所有的導電層2610可以形成為與襯底2600的頂面直接接觸。導電層2610可包括半導體材料，優(yōu)選地是多晶硅或無定形硅。另外，該層可以被選擇性地摻雜為不同的導電類型(例如，n型或p型)，如上所述。圖26D還示出了可以繪出線路圖案(具有基本上均勻的密度)的線路刻蝕掩模2612。
圖26E示出了用于由導電層2610形成導電線的圖案化步驟。這些導電線可以對應于以上實施例中的導電線組，其基本上是彼此平行的。在某些實施例中，這些線路是均勻寬度的，其中寬度平行于圖26E中襯底2600的表面。在其他實施例中，這些寬度可以彼此不同。
這樣，在同一集成電路器件中可以形成包括基本上均勻的圖案密度的IGFET和JFET器件兩者。
說明書中提到"一個實施例"或"實施例"是指結合該實施例所描述的特定特征、結構或特性被包括在本發(fā)明的至少一個實施例中。在說明書的各處位置出現的短語"在一個實施例中"不一定是指同一實施例。這里所用的術語"耦合"或"電連接"既可包括直接連接，又可包括通過一個或多個居間組件的非直接連接。
另外，應當理解，本發(fā)明的實施例可以在缺少沒有明確公開的元素或步驟的情況下實現。本發(fā)明的創(chuàng)造性特征可包括一個元素的消除。
盡管已詳細描述了這里給出的各種特定實施例，但是本發(fā)明可以經歷各種改變、替換和變更，而不會脫離本發(fā)明的精神和范圍。因此，本發(fā)明并不限于此，而是僅由權利要求限定。
權利要求
1. 一種半導體器件，包括第一電路部分，包括耦合到由導電層形成的至少三條導電線的至少一個晶體管，所述三條導電線中的至少一條形成了所述至少一個晶體管的控制端子；以及包括至少兩個晶體管的第二電路部分，每個晶體管具有一控制端子，該控制端子由以相同導電層形成的導電線形成；其中所述第一電路部分的三條導電線具有與所述第二電路部分的導電線的間距圖案基本上相同的間距圖案。
2. 如權利要求1所述的半導體器件，其中 所述導電層包括多晶硅層。
3. 如權利要求1所述的半導體器件，其中-所述第一電路部分的至少一個晶體管包括場效應晶體管(FET)，該 FET具有耦合到所述至少三條導電線中的一條的源極和耦合到所述至少三 條導電線中的另一條的漏極；并且所述第二電路部分的至少一個晶體管包括FET，該FET具有耦合到所 述第二電路部分的導電線的源極或漏極。
4. 如權利要求3所述的半導體器件，其中所述第一電路部分包括至少一個第一晶體管、至少一個第二晶體管、 第三導電線，所述第一晶體管具有由第一導電線形成的控制柵極，所述第 二晶體管與所述第一晶體管相鄰并且具有由第二導電線形成的控制柵極， 所述第三導電線位于所述第一和第二導電線之間；所述第二電路部分包括至少一個第三晶體管、至少一個第四晶體管， 所述第三晶體管具有由第四導電線形成的控制柵極，所述第四晶體管與所 述第三晶體管相鄰并且具有由第五導電線形成的控制柵極，所述第四和第 五導電線彼此相鄰并且在所述第四和第五導電線之間沒有形成其他導電 線。
5. 如權利要求1所述的半導體器件，其中所述第一電路部分的至少一個晶體管包括場效應晶體管(FET)，該 FET不與相鄰FET共享源極或漏極區(qū)域；并且所述第二電路部分的至少一個晶體管包括具有串聯布置的源極-漏極路 徑的多個FET，所述第二電路部分的每個FET與所述第二電路部分的相鄰 FET共享源極/漏極區(qū)域。
6. 如權利要求1所述的半導體器件，其中所述第一電路部分的至少一個晶體管選自絕緣柵極場效應晶體管 (IGFET)和結場效應晶體管(JFET)。
7. 如權利要求1所述的半導體器件，其中所述第二電路部分包括虛假導電線，該虛假導電線用來基本上提供所 述第一電路部分的所述間距圖案。
8. 如權利要求1所述的半導體器件，其中所述第一電路部分的至少一個晶體管包括第一場效應晶體管(FET)，并且所述第一電路部分的至少三條導電線包括耦合到所述第一 FET的源極的第一導電線、形成所述第一 FET的控制柵極的第二導電線、 耦合到所述第一 FET的漏極的第三導電線，所述第二導電線與所述第一和 第三導電線平行且相鄰；并且所述第二電路部分的至少一個晶體管包括第二 FET和第三FET，所述 第二電路部分包括形成所述第二 FET的控制柵極的第四導電線、形成所述 第三FET的控制柵極的第五導電線、以及耦合到所述第三FET的源極或 漏極的第六導電線，所述第五導電線與所述第四和第六導電線平行且相 鄰。
9. 如權利要求1所述的半導體器件，其中所述第一電路部分的至少三條導電線至少包括第一導電線和第二導電 線，所述第一導電線由利用第一導電類型的雜質摻雜的半導體材料形成， 所述第二導電線由利用第二導電類型的雜質摻雜的半導體材料形成。
10. 如權利要求9所述的半導體器件，其中所述第一電路部分的至少一個晶體管包括具有所述第一導電類型的源 極和漏極區(qū)域的場效應晶體管(FET)，并且所述第一導電線耦合到所述FET的源極或漏極，且所述第二導電線耦合到包括所述FET的源極和漏極 在內的第二導電類型的襯底區(qū)域。
11. 一種半導體器件，包括-第一電路部分，包括第一多條導電線和至少第一場效應晶體管 (FET)，所述導電線中的第一導電線耦合到第一 FET的源極或漏極，并 且所述導電線中的至少第二導電線形成所述第一 FET的控制柵極；以及第二電路部分，包括第二多條導電線以及至少第二和第三FET，所述 導電線中的至少兩條形成所述第二和第三FET的控制柵極，所述導電線中 的至少第三導電線耦合到所述第二 FET的源極或漏極；其中所述第一多條導電線和所述第二多條導電線是由相同導電層形成 的并且具有相同的重復線寬圖案。
12. 如權利要求11所述的半導體器件，其中所述第一和第二電路部分由第一切割區(qū)域分離，所述第一切割區(qū)域分 斷所述第一多條導電線中的選定的一些導電線與所述第二多條導電線的連 接。
13. 如權利要求12所述的半導體器件，其中-所述第一和第二多條導電線在第一方向上延伸，并且所述第一切割區(qū) 域在基本上垂直于所述第一方向的第二方向上延伸。
14. 如權利要求11所述的半導體器件，還包括第三電路部分，包括第三多條導電線和第四FET，所述第三多條導電 線平行于所述第一和第二多條導電線并且由與所述第一和第二多條導電線 相同的導電層形成。
15. 如權利要求14所述的半導體器件，其中所述第一和第二電路部分由第一切割區(qū)域分離，所述第一切割區(qū)域分 斷所述第一多條導電線中的選定的一些導電線與所述第二多條導電線的連 接；并且所述第二和第三電路部分由第二切割區(qū)域分離，所述第二切割區(qū)域分 斷所述第二多條導電線中的選定的一些導電線與所述第三多條導電線的連 接。
16. 如權利要求11所述的半導體器件，其中所述第一和第二多條導電線具有沿第一方向定向的第一邊緣和沿基本 上垂直于所述第一方向的第二方向定向的第二邊緣，所述第一邊緣由第一 掩模圖案限定，并且所述第二邊緣由第二掩模圖案限定。
17. 如權利要求11所述的半導體器件，其中所述第一和第二多條導電線的線寬不超過約65 nm。
18. 如權利要求11所述的半導體器件，其中 所述第一和第二多條導電線包括摻雜多晶硅；并且所述第一、第二和第三FET選自絕緣柵極場效應晶體管(IGFET)和 結場效應晶體管(JFET)。
19. 如權利要求11所述的半導體器件，其中 所述第一多條導電線和所述第二多條導電線具有相同的線寬。
20. —種半導體器件，包括由半導體層形成的第一多條導電線，該第一多條導電線包括一種導電 類型的第一導電線和不同導電類型的第二導電線，所述第一導電線形成第 一場效應晶體管(FET)的控制柵極，所述第二導電線耦合到所述第一 FET的源極或漏極；由所述半導體層形成的第二多條導電線，該第二多條導電線包括一種 導電類型的第三和第四導電線以及第五導電線，所述第三和第四導電線分 別形成第二和第三FET的控制柵極，所述第五導電線耦合到所述第二 FET 的源極或漏極；其中所述第一和第二多條導電線彼此平行并且具有基本上相同的間距圖案。
21. 如權利要求20所述的半導體器件，其中 至少所述第一FET包括結FET;并且 所述第二和第三FET具有共享的源極/漏極區(qū)域。
22. —種半導體器件，包括第一組線路，由第一沉積層圖案化而成，每條線路具有第一寬度并且 沿第一方向上彼此平行布置；第二組線路，由所述第一沉積層圖案化而成，每條線路具有所述第一 寬度并且沿所述第一方向彼此平行布置；以及第三組線路，由所述第一沉積層圖案化而成，所述第三組線路沿基本 上垂直于所述第一和第二組線路的方向布置在所述第一組線路和所述第二 組線路之間；其中所述第一和第二組中的至少兩條導電線與半導體襯底直接接觸，而沒 有居間的絕緣層。
23. 如權利要求22所述的半導體器件，其中 所述第一沉積層包括硅。
24. 如權利要求22所述的半導體器件，其中 所述第一組線路中的每條線路具有基本上相同的長度； 所述第二組線路中的每條線路具有基本上相同的長度；并且 所述第三組線路具有所述第一寬度。
25. 如權利要求22所述的半導體器件，其中 至少所述第一組線路包括第一結場效應晶體管(JFET)和第二 JFET的柵極、源極接觸和 漏極接觸，所述第一和第二FET操作在第一電壓范圍內，以及布置在所述第一 JFET和第二 JFET之間的隔離線，該隔離線耦合 來接收所述第一電壓范圍外的隔離電壓。
26. 如權利要求22所述的半導體器件，其中至少所述第一組線路形成在所述襯底中形成的有源區(qū)域上，所述有源 區(qū)域由周圍的絕緣材料限定并且包括至少第一和第二器件尺寸區(qū)域，所述 第一器件尺寸區(qū)域在所述第一方向上比所述第二器件尺寸區(qū)域窄。
27. 如權利要求22所述的半導體器件，其中所述第一組線路形成在由周圍絕緣材料限定的第一有源區(qū)上，并且包 括至少一個結場效應晶體管(JFET)的柵極、源極接觸和漏極接觸；并且所述第二組線路形成在由周圍絕緣材料限定的第二有源區(qū)上，并且包 括至少一個絕緣柵極場效應晶體管(IGFET)的柵極、源極接觸和漏極接 觸；其中所述至少一個JFET器件的柵極、源極接觸和漏極接觸以及所述至少 一個IGFET器件的源極接觸和漏極接觸與所述半導體襯底直接接觸，而沒 有居間絕緣層，并且所述至少一個IGFET器件的柵極包括所述柵極和所述 襯底之間的居間絕緣層。
28. —種形成半導體器件的方法，包括以下步驟-在半導體襯底上形成電極層，其中所述電極層的至少一部分與所述半導體襯底的表面直接接觸；將所述電極層圖案化為至少以下部分第一組線路，該第一組線路彼此平行地處于第一方向上并具有基 本上相等的長度，并且形成在所述襯底的至少第一有源區(qū)上，第二組線路，該第二組線路彼此平行地處于所述第一方向上并具 有基本上相等的長度，并且形成在所述襯底的至少第二有源區(qū)上，以 及第三組線路，該第三組線路彼此平行地處于基本上垂直于所述第 一方向的第二方向上。
29. 如權利要求28所述的方法，還包括 在形成所述電極層之前，在第一器件區(qū)域和第二器件區(qū)域上形成柵極絕緣層； 從所述第二器件區(qū)域去除所述柵極絕緣層； 從所述第一器件區(qū)域的某些部分選擇性去除所述柵極絕緣層； 形成所述電極層包括在所述第一和第二器件區(qū)域上形成所述電極層；以及圖案化所述電極層包括 .形成至少一個結場效應晶體管(JFET)的柵極、源極接觸和漏極 接觸，以及在所述第二器件區(qū)域中形成至少一個絕緣柵極場效應晶體管 (IGFET)的柵極、源極接觸和漏極接觸。
30. 如權利要求28所述的方法，其中 圖案化所述電極層包括形成所述第三組線路中的不連續(xù)部分，以及通過一線路段將所述第一組線路中的至少一條線路電連接到所述第二 組線路中的至少一條線路，該線路段穿過所述第三組線路中的不連續(xù) 部分。
31. 如權利要求28所述的方法，其中利用所述第三組線路中的一條線路的至少一部分將所述第一組線路中 的至少一條線路電連接到第四組線路中的至少一條線路。
32. 如權利要求28所述的方法，還包括 在形成電極層之后并且在圖案化所述電極層之前， 利用至少第一導電類型的摻雜劑慘雜所述電極層的第一部分，以及 利用至少第二導電類型的摻雜劑摻雜所述電極層的第二部分。
33. 如權利要求32所述的方法，其中 圖案化所述電極層包括由所述電極層的第一部分形成至少一個結場效應晶體管(JFET)柵極 電極，以及由所述電極層的第二部分形成用于所述JFET的至少一個源極/漏極接 觸電極。
全文摘要
一種半導體器件包括第一電路部分(200A)，該第一電路部分具有耦合到由導電層形成的至少三條導電線(202、204、206)的至少一個晶體管(T1)。三條導電線中的至少一條導電線(204)形成了至少一個晶體管的控制端子。另外，第二電路部分(200B)包括至少兩個晶體管(T3-T6)。每個這樣的晶體管具有由以相同導電層形成的導電線形成的控制端子(234、236、238、240)。第一電路部分的三條導電線具有與第二電路部分的導電線相同的間距圖案。
文檔編號H01L27/02GK101523600SQ200780036346
公開日2009年9月2日 申請日期2007年9月12日 優(yōu)先權日2006年9月28日
發(fā)明者理查德·K·周, 達莫代爾·R·圖馬拉帕利, 阿首克·庫馬爾·卡泊爾 申請人:帝斯曼方案公司