專利名稱：半導體裝置的制造方法和半導體裝置的制作方法
技術領域：
本發(fā)明涉及包括通過掩模薄膜的開口部在被處理基體上有選擇地 實施處理的工序的半導體裝置的制造方法以及由該制造方法制造的半 導體裝置。
背景技術：
圖5表示現(xiàn)有的典型的MOS型晶體管的截面。在柵極電極104的 側(cè)壁上形成有被稱作所謂側(cè)壁隔離膜105的膜，近年來，要求能夠容 易地除去該膜的技術。以下，說明其技術背景。
在MOS晶體管的源極101與漏極102之間，為了抑制短溝道效應， 形成有比源極101和漏極102淺而且摻雜劑濃度低的被稱為外延103 的區(qū)域。源極101和漏極102與外延103的摻雜劑濃度和pn結(jié)的深度 不同。
在現(xiàn)有的半導體裝置的制造方法中，在形成柵極電極104以后， 首先形成外延103，接著形成較深的源極101和漏極102。在為了形成 源極101和漏極102而進行離子注入以后，為了使它們活性化，進行 高溫(IOO(TC左右)的熱處理。
然而，在這種現(xiàn)有的制造方法中，在源極101和漏極102的區(qū)域 形成時，外延103也在高溫下被熱處理，存在外延103的區(qū)域的雜質(zhì) 擴散，擴展得比設定值更深的問題。
對此，提出在形成源極101和漏極102的區(qū)域以后，除去作為掩模使用的側(cè)壁隔離膜105 (side wall spacer),然后進行外延103的形成 的方法。通過在外延103的區(qū)域形成之前進行源極101和漏極102的 區(qū)域形成，使得不會將外延103的區(qū)域暴露在高溫下，能夠按照設計 值控制其接合深度。
但是，在這種情況下，需要以無殘渣且對成為外延103的區(qū)域的 基底不造成損傷的方式除去在源極101和漏極102的區(qū)域形成時用作 掩模的側(cè)壁隔離膜105，但是， 一般在由干蝕刻法除去用作側(cè)壁隔離膜 105的硅氮化膜時，可能對基底造成損傷，如果由濕蝕刻法進行除去， 則根據(jù)條件的不同存在容易殘留殘渣這樣的問題。
不限于上述的例子，在以下的工藝中也存在同樣的問題。
現(xiàn)有技術中，如果使元件微細化則能夠期待性能的提高。例如， 在MOS型晶體管的情況下，如果遵循定標法則進行微細化，則晶體管 的漏極電流增大。漏極電流增大是指信號傳輸速度快，與MPU、存儲 器件的高速化相關聯(lián)。
然而，如果微細化到數(shù)十納米，則即使再縮小圖案尺寸，晶體管 的性能也不會像期待的那樣提高。為此，最近開始關注使載流子的遷 移率增大的應變硅(Strained Silicon)技術。
漏極電流簡單地由下述式(1)表示。 [數(shù)l]
Id = W/L'u 'Cox'[(Vg—Vt)'Vd—1 / 2'Vd2] (1)
這里，Id是漏極電流，W和L是溝道寬度和溝道長度，Vg是施加 在柵極的電壓(柵極電壓)，Vt是閾值電壓(晶體管導通的電壓)，u 是電子、空穴等載流子的遷移率，Cox是柵極絕緣膜的電容。
使溝道部的硅變形以提高遷移率的技術，是在上述式(1)中增大 y，目的在于獲得增大漏極電流Id的結(jié)果的技術。
使硅變形的方法被公開了兩種。這里，使用


與本發(fā)明有 關的沉積應力大的氮化硅膜，在溝道部施加應力的方法。
圖5中在最上部形成應力大的氮化硅膜106。更詳細地講，在n 型晶體管之上沉積拉伸力大的氮化硅膜，在溝道部施加拉伸應力，在p 型晶體管之上沉積壓縮應力大的氮化硅膜，在溝道部施加壓縮應力。 其結(jié)果，在n型晶體管中電子的遷移率上升，在p型晶體管中空穴的遷移率增大。
然而，根據(jù)圖5可知，為了形成源極101和漏極102而使用的側(cè) 壁隔離膜105殘留在柵極電極104的兩側(cè)，成為隔著它們向溝道部施 加應力的構(gòu)造。因此，氮化硅膜的應力沒有充分地傳遞到溝道部。為 了充分地施加應力，優(yōu)選除去側(cè)壁隔離膜105，對柵極直接沉積氮化硅 膜。
然而，作為側(cè)壁隔離膜105使用氮化硅膜(由熱CVD或者等離子 體CVD沉積的膜)，為了除去它一般使用熱磷酸。即使使用加熱了的 磷酸，氮化硅膜的蝕刻速度也很慢，蝕刻時間不可避免地較長。存在 在長時間的蝕刻期間中金屬硅化物107也被蝕刻而變薄，擴散層、柵 極電極104的電阻上升的問題。
專利文獻l:日本特開2005 —175132號公報

發(fā)明內(nèi)容
本發(fā)明的目的是提供能夠?qū)υ?gòu)造部不造成損傷地除去側(cè)壁隔 離膜等，能夠制造高集成化的高性能的半導體裝置的半導體裝置的制 造方法。
本發(fā)明的半導體裝置的制造方法包括
在被處理基體上形成由GeCOH或者GeCH構(gòu)成的第一薄膜的工
序；
除去該第一薄膜的一部分形成殘留部的工序；和 通過已除去上述第一薄膜的空間，在上述被處理基體上實施規(guī)定 的處理的處理工序。
在本發(fā)明的半導體裝置的制造方法中，
上述處理工序優(yōu)選具有通過已除去上述第一薄膜的空間，在上述 被處理體中注入規(guī)定的元素的離子的工序。
在本發(fā)明的半導體裝置的制造方法中，優(yōu)選還包括 除去上述殘留部的工序；
通過已除去該殘留部的空間，在上述被處理體中注入規(guī)定的元素 的離子的工序。
在本發(fā)明的半導體裝置的制造方法中，還包括在位于巳除去上述第一薄膜的空間的下方的被處理基體上 沉積第二薄膜的工序，
上述處理工序優(yōu)選具有在已除去上述第一薄膜的空間，使上述被 處理基體與上述第二薄膜進行化學反應形成第三薄膜的工序。
在本發(fā)明的半導體裝置的制造方法中，
優(yōu)選殘留上述第三薄膜，除去上述殘留部和第二薄膜。 在本發(fā)明的半導體裝置的制造方法中， 除去上述殘留部的工序優(yōu)選使用濕蝕刻法進行。 在本發(fā)明的半導體裝置的制造方法中，
上述濕蝕刻法優(yōu)選使用包含H2S04和H202的蝕刻液進行。 在本發(fā)明的半導體裝置的制造方法中，
上述處理工序優(yōu)選包括利用已除去上述第一薄膜的空間除去上述 被處理基體的一部分的工序。
在本發(fā)明的半導體裝置的制造方法中， 上述被處理基體包括層間絕緣膜，
除去上述被處理基體的一部分的工序優(yōu)選是除去包括在上述被處 理基體中的層間絕緣膜的一部分的工序。
本發(fā)明的半導體裝置通過具有以下工序的制造方法被制造
在被處理基體上形成由GeCOH或者GeCH構(gòu)成的第一薄膜的工
序；
除去該第一薄膜的一部分形成殘留部的工序；和 通過已除去上述第一薄膜的空間在上述被處理基體上實施規(guī)定的
處理的處理工序。
通過將能夠通過濕蝕刻被容易地除去的GeCOH或者GeCH用作掩
模(第一薄膜)，能夠?qū)υ?gòu)造部不造成損傷地除去不需要的掩模，
能夠制造高集成化的高性能的半導體裝置。

圖1是說明本發(fā)明的第一實施例的工序的圖。 圖2是說明本發(fā)明的第一實施例的工序的圖。 圖3是說明本發(fā)明的第二實施例的工序的圖。
7圖4是說明本發(fā)明的第三實施例的工序的圖。
圖5是說明現(xiàn)有技術的工序的半導體裝置的截面圖。
具體實施例方式
以下，參照附圖具體說明本發(fā)明的實施例。 實施例1
以下使用圖1 (a) — (d)和圖2 (a) — (c)說明本發(fā)明的實施 例l。在本實施例中，將GeCOH膜用作離子注入處理的掩模。
首先，如圖1 (a)所示，例如在由硅構(gòu)成的半導體基板1上，例 如通過熱氧化法，形成由氧化硅構(gòu)成的柵極絕緣膜2。另外，在形成柵 極絕緣膜2之前，例如通過STKShallow Trench Isolation:淺溝槽絕緣) 技術，在半導體基板1上形成元件分離區(qū)域3。
接著，如圖l (b)所示，在柵極絕緣膜2上形成柵極電極4。
在nMOS晶體管的情況下，形成由含有As或者P作為n型雜質(zhì)的 多晶硅膜或者多晶硅鍺膜構(gòu)成的柵極電極4。在pMOS晶體管的情況 下，形成由含有B作為p型雜質(zhì)的多晶硅膜或者多晶硅鍺膜構(gòu)成的柵 極電極4 (以下，僅圖示n型或者p型中的一個MOS晶體管)。
另外，也可以形成不含雜質(zhì)的多晶硅膜，在通過使用抗蝕劑掩模 的蝕刻對柵極電極4進行加工之后，在該柵極電極4以及半導體基板1 中離子注入n型雜質(zhì)或者p型雜質(zhì)。
接著，如圖l (c)所示，在柵極電極4的側(cè)壁形成側(cè)壁隔離膜5。 例如，在半導體基板1上以覆蓋柵極電極4的方式進行GeCOH膜的成 膜之后，對該膜進行蝕刻，從而在柵極電極4的側(cè)壁上形成由GeCOH 膜構(gòu)成的側(cè)壁隔離膜(殘留部)5。
該GeCOH膜以四甲基鍺(TMG)作為主要的原料氣體，通過 PECVD法形成。作為具體的成膜條件的例子，能夠在TMG的流量為 200sccm、 C02的流量為200sccm、腔室內(nèi)壓力為267Pa、基板溫度為 300°C、將13MHz的高頻(RF)電力施加在上部電極上、RF功率為 200W的條件下進行成膜。作為GeCOH膜的原料氣體，除去上述的 TMG以外，還能夠使用GeH4與CH類氣體(例如CH4等)的混合氣 體。另夕卜，作為GeCOH膜的成膜裝置，可以使用代替PECVD使用高密度等離子體的CVD裝置，也可以使用PVD裝置進行成膜。
接著，如圖1 (d)所示，通過以柵極電極4和側(cè)壁隔離膜5作為 掩模的離子注入，形成源/漏區(qū)域6。在nMOS晶體管的情況下，進行 n型雜質(zhì)的離子注入，形成n型的源/漏區(qū)域6。在pMOS晶體管的情 況下，進行p型雜質(zhì)的離子注入，形成p型的源/漏區(qū)域6。接著，為 了使源/漏區(qū)域6活化，通過尖峰RTA (Rapid Thermal Annealer:快速 熱退火)在100(TC左右的高溫下進行熱處理。
接著，如圖2 (a)所示，通過濕蝕刻除去側(cè)壁隔離膜5。 GeCOH 膜能夠容易地通過包含H2S04和H202的蝕刻液被除去。作為蝕刻液， 除此以外還能夠使用包含NH30H和H202的液體、DHF (稀氫氟酸) 液、己加熱的磷酸等。另外，根據(jù)GeCOH膜的組分(各元素的比率)， 還能夠使用&02進行除去。
接著，如圖2 (b)所示，以覆蓋柵極電極4的方式形成SiN膜， 通過對該膜進行蝕刻，在柵極電極4的側(cè)壁上形成偏置隔離物(offset spacer) 7。
接著，如圖2(c)所示，以柵極電極4和偏置隔離物7作為掩模， 通過離子注入n型雜質(zhì)或者p型雜質(zhì)，形成外延區(qū)域8。在nMOS晶 體管的情況下，進行n型雜質(zhì)的離子注入，形成n型的外延區(qū)域8。在 pMOS晶體管的情況下，進行p型雜質(zhì)的離子注入，形成p型的外延 區(qū)域8。接著，為了使外延區(qū)域8活化，使用閃光/燈/退火(FlashLamp Anneal)，以比上述源/漏區(qū)域6的活化時低的溫度進行熱處理。
這樣，在進行了源/漏區(qū)域6的形成以后，除去側(cè)壁絕緣膜(側(cè)壁 隔離膜5)，之后形成外延區(qū)域8的情況下，通過由GeCOH膜形成側(cè) 壁絕緣膜，也能夠容易地除去該GeCOH膜，不會殘留殘澄，而且也不 會對元件結(jié)構(gòu)部造成損傷。
在形成了外延區(qū)域8以后，以覆蓋柵極電極4和偏置隔離物7的 方式形成Si02膜，通過對該膜進行蝕刻，再次形成側(cè)壁絕緣膜等，進 行通常的MOSFET形成工序，詳細內(nèi)容省略敘述。
實施例2
接著，以下使用圖3 (a) — (f)說明本發(fā)明的實施例2。 在本實施例中，首先在p型(100) Si基板21上通過熱氧化形成柵極絕緣膜22 (厚度約2nm)，接著，通過使用甲硅烷氣體(SiH4)的 熱CVD，形成沒有添加雜質(zhì)的多晶Si膜(膜厚150nm)。通過光刻 (lkhography)工藝覆蓋n型MOS晶體管形成區(qū)域，在加速電壓2kV、 劑量5X 1015cm—2的條件下，向沒有被覆蓋的p型MOS晶體管形成區(qū) 域的多晶Si中進行硼(B)的離子注入。在使用氧等離子體灰化剝離 抗蝕劑之后，再次通過光刻工序由抗蝕劑覆蓋p型MOS晶體管形成區(qū) 域，向n型MOS晶體管形成區(qū)域的多晶Si中進行P (磷)的離子注入。 加速電壓是15kV，劑量與B相同。然后，通過氧等離子體灰化剝離抗
蝕劑，使用11202、 H2S04混合溶液進行殘渣的除去。
接著，使用光刻工序形成與柵極電極對應的圖案，以抗蝕劑作為 掩模進行多晶Si膜的蝕刻，形成柵極電極24。在多晶Si蝕刻以后， 在80(TC氧氣氛中僅氧化2nm，由氧化硅膜27 (Si02)覆蓋柵極電極 24的周圍。
接著，再次使用光刻工序，以抗蝕劑作為掩模形成外延部28。在 形成p型的外延部28的情況下，在加速電壓0.5kV、劑量7X1014 cm^的條件下進行BF3 (B:硼)的離子注入，在形成n型的外延部 28的情況下，在加速電壓15kV、劑量7X10"cm—2的條件下進行As 的離子注入。
圖3 (a)表示了該狀態(tài)，形成有柵極電極24和外延部28 (以下， 僅圖示p型的一個MOS晶體管)。
接著，以厚度50nm形成GeCOH膜，使用碳氟化合物氣體進行回 蝕(etch-back)，在柵極電極的側(cè)壁上殘留GeCOH膜，形成側(cè)壁隔離 膜(殘留部)30。 GeCOH膜的沉積條件與實施例1相同。
接著，通過使用SiH4和NH3氣體的等離子體CVD，形成膜厚10nm 的SiN膜31。同樣地通過使用碳氟化合物氣體的干蝕刻進行回蝕，形 成二層構(gòu)造的側(cè)壁隔離膜(圖3 (b))。
接著，涂敷抗蝕劑，經(jīng)過光刻工序覆蓋n型MOS晶體管形成區(qū)域， 向p型MOS晶體管形成區(qū)域中進行離子注入，形成較深的p +區(qū)域32， 通過氧等離子體灰化剝離抗蝕劑。重復進行同樣的工藝，在n型MOS 晶體管形成區(qū)域中形成較深的n+區(qū)域，再次通過氧等離子體灰化剝離 抗蝕劑。在氧等離子體灰化以后，通常殘留有殘渣，而且，因為包含在抗 蝕劑中的金屬殘留在基板上，所以為了除去它們，一般進行使用H2S04、
&02混合溶液的處理。GeCOH膜會被H2S04、 &02混合溶液蝕刻， 因此，側(cè)壁隔離膜30采用被SiN膜31覆蓋的疊層構(gòu)造。
接著，使用熱磷酸溶液進行SiN膜31的蝕刻。因為膜厚薄至10nm， 所以能夠容易地除去(圖3 (c))。
接著，在側(cè)壁隔離膜(殘留部)30和位于已除去GeCOH膜的空 間的下方的外延部28之上沉積Ni膜34。 g卩，在將基板裝入濺射裝置， 使用Ar氣體濺射蝕刻Si02 (柵極絕緣膜22)之后，以20nm的膜厚進 行Ni膜34的濺射成膜(圖3 (d))。
然后，在45(TC下進行30秒鐘的熱處理，使露出于表面的外延部 28的Si與Ni反應，形成NiSi (硅化鎳)33 (圖3 (e))。另外，在本 實施例中，柵極電極24的上表面露出，該上表面與Ni膜34接觸，因 此，在柵極電極24的上表面上也形成NiSi (硅化鎳)33a。
形成NiSi33和NiSi33a之后，使用H2S04、 &02混合溶液剝離未 反應的Ni膜34。這時，還同時除去GeCOH膜(側(cè)壁隔離膜30)。通 過這樣的工藝，如圖3 (f)所示，能夠不對NiSi33和NiSi33a造成損 傷地形成沒有側(cè)壁隔離膜30的狀態(tài)。
實施例3
接著，使用圖4 (a) — (d)說明使用GeCOH膜的掩模對層間絕
緣膜進行蝕刻的第三實施例。
如圖4 (a)所示，以覆蓋在硅半導體基板41上己形成的層間絕緣 膜42的方式形成作為掩模的GeCOH膜43。然后，在該掩模43上， 形成通過光刻工序形成有規(guī)定的開口部的抗蝕劑膜44。另外，在本實 施例中，由硅半導體基板41、在該硅半導體基板41上設置的層間絕緣 膜42構(gòu)成被處理基體。
在使用了Cl2氣體、CF類氣體的等離子體蝕刻中，GeCOH膜相對 于抗蝕劑膜44具有充分的蝕刻選擇性，如圖4 (b)所示，通過使用了 這些氣體的等離子體蝕刻，能夠在GeCOH膜上轉(zhuǎn)印抗蝕劑膜44的開 口圖案，形成一部分開口的GeCOH膜(殘留部)43。
接著，如圖4(c)所示，在除去了抗蝕劑膜44以后，以轉(zhuǎn)印有開口圖案的GeCOH膜43作為掩模，蝕刻該GeCOH膜43之下的層間絕 緣膜42，形成用于配線的作為溝槽、通路孔的開口45。在層間絕緣膜 42中使用的Si02、 SiN，在使用CF類氣體的等離子體蝕刻中，相對于 GeCOH膜43具有充分的蝕刻選擇性，GeCOH膜43起到掩模的作用。
接著，如圖4 (d)所示，通過使用包含H2S04和H202的液體的濕
蝕刻除去GeCOH膜。在該濕蝕刻中，與使用CF類氣體的等離子體蝕 刻不同，蝕刻GeCOH膜43的速度比蝕刻層間絕緣膜42的速度快得多， 因此，能夠不對層間絕緣膜42造成損傷地除去GeCOH膜43。
以上說明了本發(fā)明的實施例，但本發(fā)明并不限于上述的實施例。 例如在使硅結(jié)晶變形，增加溝道中的載流子的遷移率的應變硅技術中， 在源/漏極進行硅鍺的外延生長，通過在柵極上覆蓋施加壓縮應力的硅 氮化膜從而制作在p型MOS晶體管上施加壓縮應力的構(gòu)造時，作為妨 礙硅鍺向柵極上生長的蓋材料，也可以考慮使用GeCOH膜。在這種情 況下也能夠不對柵極造成損傷地由濕蝕刻容易地進行除去。
另夕卜，在上述實施例中每一個都說明了使用GeCOH膜的情況，但 是也同樣能夠使用GeCH膜。
權利要求
1.一種半導體裝置的制造方法，其特征在于，包括在被處理基體上形成由GeCOH或者GeCH構(gòu)成的第一薄膜的工序；除去該第一薄膜的一部分而形成殘留部的工序；和通過已除去所述第一薄膜的空間，在所述被處理基體上實施規(guī)定的處理的處理工序。
2. 根據(jù)權利要求1所述的半導體裝置的制造方法，其特征在于 所述處理工序包括通過己除去所述第一薄膜的空間，在所述被處理體中注入規(guī)定的元素的離子的工序。
3. 根據(jù)權利要求1所述的半導體裝置的制造方法，其特征在于，還包括除去所述殘留部的工序；和通過已除去該殘留部的空間，在所述被處理體中注入規(guī)定的元素 的離子的工序。
4. 根據(jù)權利要求1所述的半導體裝置的制造方法，其特征在于還包括在位于已除去所述第一薄膜的空間的下方的被處理基體上 沉積第二薄膜的工序，所述處理工序包括在己除去所述第一薄膜的空間中，使所述被處 理基體與所述第二薄膜進行化學反應，形成第三薄膜的工序。
5. 根據(jù)權利要求4所述的半導體裝置的制造方法，其特征在于殘留所述第三薄膜，除去所述殘留部和第二薄膜。
6. 根據(jù)權利要求1所述的半導體裝置的制造方法，其特征在于-除去所述殘留部的工序使用濕蝕刻法進行。
7. 根據(jù)權利要求6所述的半導體裝置的制造方法，其特征在于-所述濕蝕刻法使用包含H2S04和H202的蝕刻液進行。
8. 根據(jù)權利要求1所述的半導體裝置的制造方法，其特征在于 所述處理工序包括利用已除去所述第一薄膜的空間，除去所述被處理基體的一部分的工序。
9. 根據(jù)權利要求8所述的半導體裝置的制造方法，其特征在于所述被處理基體包括層間絕緣膜， 除去所述被處理基體的一部分的工序是除去包括在所述被處理基 體中的層間絕緣膜的一部分的工序。
10. —種半導體裝置，其特征在于 通過具有以下工序的制造方法制造在被處理基體上形成由GeCOH或者GeCH構(gòu)成的第一薄膜的工序；除去該第一薄膜的一部分而形成殘留部的工序；和 通過已除去所述第一薄膜的空間，在所述被處理基體上實施規(guī)定 的處理的處理工序。
全文摘要
本發(fā)明提供半導體裝置的制造方法和半導體裝置，其能夠不對元件構(gòu)造部造成損傷地除去側(cè)壁隔離膜等。半導體裝置的制造方法包括在被處理基體(21)上形成由GeCOH或者GeCH構(gòu)成的第一薄膜的工序；除去該第一薄膜的一部分，形成殘留部(30)的工序；和通過已除去上述第一薄膜的空間，在上述被處理基體(21)上實施規(guī)定的處理的處理工序。
文檔編號H01L21/02GK101529571SQ200780038899
公開日2009年9月9日 申請日期2007年10月10日 優(yōu)先權日2006年10月19日
發(fā)明者加藤良裕, 吹上紀明, 有門經(jīng)敏 申請人:東京毅力科創(chuàng)株式會社