專利名稱：內(nèi)容可尋址存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體來(lái)說(shuō)涉及存儲(chǔ)器架構(gòu)，且更具體來(lái)說(shuō)，涉及內(nèi)容可尋址存儲(chǔ)器(CAM) 的方法及系統(tǒng)。
本申請(qǐng)案主張2006年11月17日提出申請(qǐng)的標(biāo)題為"具有交錯(cuò)組方案的內(nèi)容可 尋址存儲(chǔ)器(CAM)結(jié)構(gòu)的方法及設(shè)備"(METHOD AND APPARATUS OF CONTENT ADDRESSABLE MEMORY (CAM) STRUCTURE WITH INTERLEAVED SET SCHEME)的序列號(hào)為60/866,240的美國(guó)臨時(shí)專利申請(qǐng)案的權(quán)益。上述申請(qǐng)案的 全部?jī)?nèi)容以引用的方式并入本文中。
背景技術(shù)：
CAM可包含常規(guī)半導(dǎo)體存儲(chǔ)器(例如，靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM))及使搜索操 作能夠被快速完成(例如，在單一時(shí)鐘周期中)的比較電路。此能力允許比軟件實(shí)施的 搜索提供更大的速度的搜索算法的硬件實(shí)施方案。在CAM陣列結(jié)構(gòu)的物理設(shè)計(jì)中， 期望具有規(guī)則的形狀(例如，矩形)以減小CAM陣列結(jié)構(gòu)的大小且有效地使用空間。 速度及功率消耗是高性能設(shè)計(jì)中的問(wèn)題，其通過(guò)避免不必要的寄生電容得以解決。減 小臨界面積及路由的物理布局會(huì)減小寄生電容。然而，CAM設(shè)計(jì)的某些方面使得以 其物理設(shè)計(jì)實(shí)現(xiàn)最大效率具有挑戰(zhàn)性。
圖i是具有行<0>、<1> 〈n〉的CAM 110及RAM 130陣列的概念性頂級(jí)高速
緩沖存儲(chǔ)器方塊圖100。 CAM 110及RAM 130由控制電路120分離。如圖1中所示， CAM陣列110及RAM陣列130各自具有相同數(shù)目的行。為制作有效的設(shè)計(jì)，期望 將CAM陣列110行高度與RAM陣列130行高度匹配，如圖1中所示，使得當(dāng)在x 及y平面(即，所述RAM陣列的占用面積)上觀看時(shí)，所述CAM陣列的整體形狀 具有矩形形狀，借此有效地使用所用面積。出于本發(fā)明的目的，"行高度"是指在y 方向上的距離，如圖所示，舉例來(lái)說(shuō)，在圖l中。
在靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)設(shè)計(jì)中，6-T存儲(chǔ)單元通常界定陣列結(jié)構(gòu)的最小 可能行高度。此RAM單元由鑄造廠賦予特定基本規(guī)則暫準(zhǔn)過(guò)關(guān)證書(shū)，使得可將工藝 技術(shù)推動(dòng)到用以制作最小面積單元的限制。圖2A是由6-T存儲(chǔ)單元構(gòu)成的常規(guī)RAM 陣列單元200的示意圖。圖2B顯示RAM陣列單元布局。通常，RAM單元201由鑄 造廠提供。顯著的設(shè)計(jì)成就應(yīng)用于減小RAM單元的物理大小且借此有效地使用每一 單元所用的面積，如圖1及2B中所示。此外，當(dāng)設(shè)計(jì)CAM陣列110時(shí)，還應(yīng)減少 CAM側(cè)(即，圖1中的CAM陣列110)上的面積，因?yàn)槠谕贑AM陣列110側(cè)與RAM陣列130側(cè)之間獲得一對(duì)一的對(duì)應(yīng)。
再次參照?qǐng)D1,內(nèi)容可尋址存儲(chǔ)器(CAM)陣列110通常包含存儲(chǔ)單元(例如 6-TRAM單元201)及用于所述陣列中每一位的比較電路。為制作有效的設(shè)計(jì)，期望 至少大致將CAM陣列IIO行高度與RAM陣列130行高度匹配以使得大體存在CAM 陣列110與RAM陣列130的一對(duì)一的對(duì)應(yīng)。
舉例來(lái)說(shuō)， 一種將CAM陣列110行高度與RAM陣列130行高度匹配的方式是 將CAM單元的高度限制在包含于其中的RAM單元201的高度內(nèi)。因此，CAM陣列 110的每一行與RAM陣列130的每一行的高度之間存在高度上的一對(duì)一的對(duì)應(yīng)，如 圖1中所示。
圖3顯示一種實(shí)施匹配的行高度高速緩沖存儲(chǔ)器設(shè)計(jì)的常規(guī)方式。明確地說(shuō)，圖 3顯示非交錯(cuò)組CAM單元布局300，其中比較堆棧310與320的高度與存儲(chǔ)單元(即， RAM陣列單元301)的高度匹配。在常規(guī)設(shè)計(jì)中，為維持共用高度，節(jié)點(diǎn)315及316 (其耦合到匹配線)在所述單元的任一側(cè)上是分裂的，此導(dǎo)致額外電容。
在圖3中，所述存儲(chǔ)單元(即，RAM陣列單元301)經(jīng)布局以使兩個(gè)比較堆棧 310 (假/補(bǔ)數(shù))及320 (真)位于RAM陣列單元301的每一側(cè)上。比較堆棧310及 320中的每一者的行高度經(jīng)設(shè)計(jì)而不大于RAM陣列單元301的行高度。節(jié)點(diǎn)315及 316可由網(wǎng)絡(luò)連接。出于本發(fā)明的目的，網(wǎng)絡(luò)是連接兩個(gè)或兩個(gè)以上節(jié)點(diǎn)(兩個(gè)或兩 個(gè)以上點(diǎn))的導(dǎo)線。當(dāng)行按順序堆疊，如在圖3中，且比較線垂直對(duì)準(zhǔn)時(shí)，顯著的電 容添加到節(jié)點(diǎn)315、 316。匹配線網(wǎng)絡(luò)跨越行內(nèi)的每一位而連接，但每一行可為獨(dú)特 的，如圖4中所圖解說(shuō)明。
圖4圖解說(shuō)明常規(guī)CAM設(shè)計(jì)400，其中陣列內(nèi)的行是連續(xù)放置的。每一 CAM 陣列單元由虛線來(lái)辨別。在圖4中，比較線是垂直對(duì)準(zhǔn)的。然而，在圖4中，比較晶 體管堆棧各自具有其自身的匹配線，此導(dǎo)致增加的電容。即，在圖4中，所述匹配線 不共享擴(kuò)散。
如上所述，常規(guī)CAM陣列設(shè)計(jì)(舉例來(lái)說(shuō)，如圖3及4中所示)導(dǎo)致使存儲(chǔ)器 陣列性能降級(jí)的增加的電容。因此，需要一種有效地使用空間、減小臨界面積及路由 且減小寄生電容的CAM陣列設(shè)計(jì)。

發(fā)明內(nèi)容
本發(fā)明實(shí)例性的實(shí)施例針對(duì)內(nèi)容可尋址存儲(chǔ)器(CAM)的系統(tǒng)及方法。 舉例來(lái)說(shuō)，一實(shí)例性的實(shí)施例針對(duì)包含具有第一存儲(chǔ)電路及第一比較電路的第一 CAM單元以及具有第二存儲(chǔ)電路及第二比較電路的第二 CAM單元的內(nèi)容可尋址存 儲(chǔ)器(CAM)。所述第一CAM單元及所述第二CAM單元定位到大致矩形區(qū)域中。所 述第一及第二存儲(chǔ)電路垂直堆疊。所述第一及第二比較電路各自定位在所述矩形的相 應(yīng)外邊緣處。另 一實(shí)例性實(shí)施例針對(duì)具有包含多個(gè)CAM單元單位的內(nèi)容可尋址存儲(chǔ)器(CAM) 陣列的處理器。每一 CAM單元單位包含具有第一存儲(chǔ)電路及第一比較電路的第一 CAM單元以及具有第二存儲(chǔ)電路及第二比較電路的第二 CAM單元。每一 CAM單元 被配置成L形狀且所述第一及第二 CAM單元被布置成互鎖配置以形成大致矩形形 狀。
另一實(shí)例性實(shí)施例針對(duì)一種用于制作內(nèi)容可尋址存儲(chǔ)器(CAM)的方法，其包含形 成具有第一存儲(chǔ)電路及第一比較電路的L形第一 CAM單元、形成具有第二存儲(chǔ)電路 及第二比較電路的L形第二 CAM單元，以及將所述第一及第二 CAM單元布置成互 鎖配置以形成大致矩形形狀。


呈現(xiàn)附圖旨在幫助說(shuō)明本發(fā)明的實(shí)施例且提供所述附圖僅用于圖解說(shuō)明實(shí)施例 而非限制所述實(shí)施例。
圖1是圖解說(shuō)明CAM及RAM陣列的概念性頂級(jí)高速緩沖存儲(chǔ)器方塊圖。 圖2A是圖解說(shuō)明RAM陣列單元的示意圖，且圖2B是RAM陣列單元布局。 圖3圖解說(shuō)明非交錯(cuò)組CAM陣列單元布局。 圖4圖解說(shuō)明非交錯(cuò)組方案CAM設(shè)計(jì)。
圖5A是圖解說(shuō)明CAM陣列單元的示意圖，且圖5B是CAM陣列單元布局。 圖6是圖解說(shuō)明非交錯(cuò)組方案CAM陣列的方塊圖。
圖7A是圖解說(shuō)明交錯(cuò)CAM結(jié)構(gòu)的方塊圖，且圖7B是組<0>、組O交錯(cuò)結(jié)構(gòu) 的布局。 ，
圖8是圖解說(shuō)明交錯(cuò)4路組相關(guān)聯(lián)CAM陣列庫(kù)的方塊圖的圖解。 圖9是圖解說(shuō)明直接映射型解碼器的圖示的圖解。
圖10是圖解說(shuō)明用于交錯(cuò)組高速緩沖存儲(chǔ)器的直接映射型解碼器的圖示的圖解。
具體實(shí)施例方式
本發(fā)明的若干方面揭示于針對(duì)本發(fā)明具體實(shí)施例的以下說(shuō)明及相關(guān)圖式中?？稍?不背離本發(fā)明范圍的情況下構(gòu)想替代實(shí)施例。另外，將不詳細(xì)地描述或?qū)⑹÷员景l(fā)明 中眾所周知的元件，以便不使本發(fā)明的相關(guān)細(xì)節(jié)變得模糊。
本文中使用"實(shí)例性" 一詞來(lái)意指"用作實(shí)例、示例或圖解"。本文中描述為"實(shí) 例性"的任何實(shí)施例未必解釋為比其它實(shí)施例更優(yōu)選或有利。同樣，術(shù)語(yǔ)"本發(fā)明的 實(shí)施例"并不要求本發(fā)明的所有實(shí)施例均包含所論述的特征、優(yōu)點(diǎn)或操作模式。
本發(fā)明的實(shí)施例大體來(lái)說(shuō)涉及內(nèi)容可尋址存儲(chǔ)器(CAM)結(jié)構(gòu)，且更具體來(lái)說(shuō)涉及 用于提供內(nèi)容可尋址存儲(chǔ)器(CAM)的方法及系統(tǒng)，所述內(nèi)容可尋址存儲(chǔ)器具有經(jīng)布置
7以減小所用面積及路由復(fù)雜性借此減小寄生電容的多個(gè)CAM單元(例如，第一及第 二CAM單元)。
在一個(gè)實(shí)施例中，匹配的CAM及RAM行高度是通過(guò)使替代CAM行相對(duì)于相 鄰CAM行旋轉(zhuǎn)180。來(lái)形成的，如圖所示，舉例來(lái)說(shuō)，在圖5及6中，下文將更詳細(xì) 地對(duì)此進(jìn)行描述。期望避免添加使設(shè)計(jì)性能降級(jí)的復(fù)雜路由需求及顯著電容。因此， 將闡述另一實(shí)例性實(shí)施例，其應(yīng)用交錯(cuò)組方案來(lái)提供具有匹配的CAM及RAM行高 度的緊湊物理安排。根據(jù)此實(shí)施例的一方面，網(wǎng)絡(luò)電容是通過(guò)擴(kuò)散共享同時(shí)維持規(guī)則 的最小信號(hào)路由來(lái)減小的。所述實(shí)例性實(shí)施例減小面積、功率消耗，且增加CAM設(shè) 計(jì)的最大操作速度。此實(shí)施例的另一方面是其不需要新的解碼方案。通過(guò)切換輸入地 址總線次序來(lái)使用直接映射型解碼器。下文將參照(舉例來(lái)說(shuō))圖7-10描述此實(shí)施 例的實(shí)例性方面。
在一個(gè)實(shí)施例中，CAM陣列包含類似于圖2中所圖解說(shuō)明的6T存儲(chǔ)單元的6-T 存儲(chǔ)單元502及用于所述陣列中每一位的比較電路505，如圖5A中所示。關(guān)于CAM 陣列單元500性能，在圖5A中，標(biāo)記為匹配線510的節(jié)點(diǎn)是確定CAM搜索性能的 一個(gè)節(jié)點(diǎn)。因此，期望減小匹配線節(jié)點(diǎn)510上的電容。因此在至少一個(gè)實(shí)施例中，將 同比較補(bǔ)數(shù)/假(比較一c)相關(guān)聯(lián)的晶體管的擴(kuò)散區(qū)域與同比較真(比較j)相關(guān)聯(lián)的 晶體管的擴(kuò)散區(qū)域加以共享以便減小所述匹配線節(jié)點(diǎn)上的電容。因此，通過(guò)擴(kuò)散共享 及減小匹配線的電容，實(shí)施例可減小功率且增加CAM陣列單元500的性能。
圖5B是根據(jù)本發(fā)明的至少一個(gè)實(shí)施例的CAM陣列單元布局501的圖解。提供 對(duì)應(yīng)參考，例如匹配線節(jié)點(diǎn)510、真T、補(bǔ)數(shù)C、比較真(比較J)、比較補(bǔ)數(shù)/假(比 較—c)及Vss (vss—核心)以與圖5A的示意圖相關(guān)。如圖5B中所圖解說(shuō)明，CAM 陣列單元501的布局通過(guò)提供鄰近比較電路505而提供較大的擴(kuò)散共享以通過(guò)共享共 用匹配線節(jié)點(diǎn)510及鄰近晶體管的擴(kuò)散區(qū)域來(lái)減小匹配線電容，如結(jié)合圖5A所論述。 此外，實(shí)施例提供比常規(guī)RAM陣列單元具有更大的y尺寸的'L'形單元(如虛線 所指示)。即，如圖5B中所圖解說(shuō)明，比較堆棧505在y方向上的高度大于常規(guī)RAM 陣列單元(參見(jiàn)，例如，圖2B)或CAM單元(參見(jiàn)，例如，圖3B)在y方向上的 高度。
參照?qǐng)D6，本發(fā)明的實(shí)施例可包含布置成互鎖形狀以允許最小面積同時(shí)提 供圖5B的實(shí)施例的減小的匹配線電容的非交錯(cuò)組方案CAM陣列。圖6顯示具有各 自包含比較電路及存儲(chǔ)電路(即，RAM單元)的CAM陣列單元610、 620、 630及 640的CAM陣列600。如以上所提及，CAM陣列單元的布局經(jīng)布置以提供比常規(guī)RAM 單元高但仍允許存儲(chǔ)器陣列600的減小的面積的'L'形單元。因此，每一鄰近CAM 陣列單元相對(duì)于其相鄰者旋轉(zhuǎn)180。以形成圖6中所圖解說(shuō)明的互鎖'L'形狀。
舉例來(lái)說(shuō)，CAM陣列單元620相對(duì)于CAM陣列單元610旋轉(zhuǎn)180°，且CAM 陣列單元640相對(duì)于CAM陣列單元630旋轉(zhuǎn)180°。每一互鎖'L，群組提供兩個(gè)存 儲(chǔ)單元及兩個(gè)比較電路。圖6的實(shí)例性實(shí)施例提供其中每一鄰近CAM陣列單元單位(例如，610及620、 630及640等)形成具有大致等于常規(guī)RAM陣列單元的兩倍高 度的高度的矩形形狀的緊湊設(shè)計(jì)。因此，圖6的配置提供具有RAM單元與比較單元 的整體一對(duì)一的對(duì)應(yīng)同時(shí)提供減小的匹配線電容的設(shè)計(jì)。
出于本發(fā)明的目的，將經(jīng)旋轉(zhuǎn)的行按順序堆疊在一組內(nèi)意味著每隔一行的比較輸 入將在單獨(dú)的垂直列中。額外的輸入列每一比較信號(hào)(例如，組_比較信號(hào))產(chǎn)生兩 個(gè)路由軌，如圖6中所示。g卩，如果經(jīng)旋轉(zhuǎn)的行是以順序次序放置在一組內(nèi)，則對(duì)于 每一組比較輸入(例如，組0_比較輸入650及651，以及組1—比較輸入660及661) 將存在兩個(gè)路由軌；每一垂直列一個(gè)。額外輸入列(例如，651及661)導(dǎo)致額外的 路由需求。
為減小路由需求及與額外線相關(guān)聯(lián)的寄生電容，可使用根據(jù)本發(fā)明實(shí)施例的交錯(cuò) 組方案。舉例來(lái)說(shuō)，如圖7A中所圖解說(shuō)明，交錯(cuò)設(shè)計(jì)還在CAM與RAM行高度之 間具有整體一對(duì)一的對(duì)應(yīng)同時(shí)減小路由及寄生電容。通過(guò)擴(kuò)散共享同時(shí)限制或維持信 號(hào)路由(例如，規(guī)則的最小信號(hào)路由)來(lái)減小網(wǎng)絡(luò)電容。實(shí)例性實(shí)施例減小面積、功 率消耗，且增加CAM陣列的最大操作速度。此外，至少一個(gè)實(shí)例性實(shí)施例是在不需 要新解碼方案的情況下實(shí)施的。在一個(gè)實(shí)施例中，可通過(guò)重新布置輸入地址總線次序 來(lái)利用直接映射型解碼器。
在一個(gè)實(shí)施例中，交錯(cuò)組CAM使用組相關(guān)聯(lián)陣列設(shè)計(jì)。替代如圖6中所圖解說(shuō) 明將順序行垂直放置在一組內(nèi)，將來(lái)自兩個(gè)垂直鄰近組的行物理交錯(cuò)且使CAM陣列 單元相對(duì)于其相鄰者旋轉(zhuǎn)180。。交錯(cuò)組對(duì)經(jīng)垂直堆疊以填充每一CAM庫(kù)。在至少一 個(gè)實(shí)施例中，所述CAM庫(kù)內(nèi)的組專用控制信號(hào)垂直對(duì)準(zhǔn)，例如圖7A及7B中的實(shí)例 性圖解說(shuō)明。
圖7A是交錯(cuò)CAM陣列701的方塊圖的圖解。CAM陣列701具有各自包含比較 電路及存儲(chǔ)電路(例如，SRAM單元)的CAM單元710、 720、 730及740。每一 CAM 陣列單元經(jīng)布置以提供在y尺寸上比常規(guī)RAM單元大的L形單元。為減小所述設(shè)計(jì) 所用的面積，每一鄰近CAM陣列單元相對(duì)于所述CAM單元的相鄰CAM單元旋轉(zhuǎn) 180°。參照?qǐng)D7A， CAM單元720相對(duì)于CAM單元710旋轉(zhuǎn)180°,且被布置成互鎖 (L'配置。同樣地，CAM陣列單元740相對(duì)于CAM陣列單元730旋轉(zhuǎn)180°以成互 鎖'L'配置，借此提供其中每一鄰近CAM陣列單元單位(例如，710及720、 730 及740等)形成具有等于存儲(chǔ)單元(例如，SRAM單元)的大約兩倍高度的高度的矩 形形狀的緊湊設(shè)計(jì)。L形CAM單元(例如，710及720)的互鎖配置可被視為CAM 陣列單元單位705且CAM單元單位可經(jīng)堆疊以形成例如圖8中所圖解說(shuō)明的CAM 陣列。
圖7B是交錯(cuò)CAM結(jié)構(gòu)702的電路布局。根據(jù)本發(fā)明實(shí)施例的交錯(cuò)組產(chǎn)生具有 垂直對(duì)準(zhǔn)的組比較信號(hào)的CAM單元、減小寄生電容且降低設(shè)計(jì)的功率消耗。通過(guò)將 組交錯(cuò)來(lái)垂直對(duì)準(zhǔn)組專用比較信號(hào)(例如，組0_比較750及組1—比較760)。此外， 由于每一比較分量(例如，比較_真)使用一條線，因此減少了用于比較線的路由。兩個(gè)L形單元共享匹配線擴(kuò)散區(qū)域，如結(jié)合圖5A及5B所論述。減小了所述設(shè)計(jì)中 所形成的陣列的物理面積及電容。因此，本發(fā)明實(shí)施例(例如，圖7A及7B中所圖 解說(shuō)明)減小匹配線與比較線兩者的寄生電容。
將參照?qǐng)D8描述另一實(shí)施例。圖8是交錯(cuò)4路組相關(guān)聯(lián)CAM陣列庫(kù)800。在圖 8中，每一組(4路)中存在四個(gè)行且每一行是四個(gè)位寬(例如，四個(gè)列)。鄰近組 對(duì)是交錯(cuò)的(組0/組l，組2/組3)。每一CAM單元具有相關(guān)聯(lián)的組及行且如以上所論 述，每一CAM單元單位具有兩個(gè)CAM單元。因此，CAM陣列800可由經(jīng)布置以對(duì) 應(yīng)于所需數(shù)目的位、組及行的多個(gè)CAM單元單位形成。在交錯(cuò)設(shè)計(jì)中，根據(jù)本發(fā)明 的實(shí)施例，每一CAM單元單位具有相同的行數(shù)目但具有順序的組數(shù)目。舉例來(lái)說(shuō)， CAM單元單位可具有帶有組<0>、行<0>的第一 CAM單元及帶有組<1>、行<0>的第 二CAM單元。當(dāng)如圖8中所圖解說(shuō)明布置時(shí)，可為每一組的每一位提供唯一的比較 信號(hào)。此外，給定位及組(例如，位0，組0，行l(wèi)-4)中的行接收相同位級(jí)比較信號(hào)。 因此， 一組內(nèi)的每一行的比較輸入垂直對(duì)準(zhǔn)且每一位與一個(gè)路由軌耦合。
其它實(shí)施例針對(duì)非鄰近組的交錯(cuò)組。應(yīng)注意，可將任何兩組交錯(cuò)。在另一實(shí)施例 中，將非邏輯鄰近的兩個(gè)物理鄰近組交錯(cuò)。然而，本發(fā)明的實(shí)施例不限于4路組相關(guān) 聯(lián)CAM陣列。其它實(shí)施例可應(yīng)用于其它相關(guān)聯(lián)存儲(chǔ)器，例如2路、16路等相關(guān)聯(lián)存 儲(chǔ)器。本發(fā)明的實(shí)施例可利用CAM單元的物理布局來(lái)減小電容且改進(jìn)此類相關(guān)聯(lián)存 儲(chǔ)器陣列的性能。
如上文所論述，交錯(cuò)組方案可應(yīng)用于CAM陣列以提供具有CAM與RAM行高 度的整體對(duì)應(yīng)(例如，每?jī)蓚€(gè)單元)同時(shí)減小或最小化路由及寄生電容的緊湊物理布 置。通過(guò)擴(kuò)散共享同時(shí)維持規(guī)則的最小(或減小的)信號(hào)路由來(lái)減小網(wǎng)絡(luò)電容。因此， 本發(fā)明的實(shí)施例減小面積、功率消耗且允許CAM設(shè)計(jì)的增加的操作速度。此外，至 少一個(gè)實(shí)施例由直接映射型解碼器來(lái)實(shí)施。
圖9是直接映射型解碼器卯0的圖解。直接映射型解碼器900采用6位地址且解 碼到64個(gè)輸出。每一輸出耦合到存儲(chǔ)器陣列或高速緩沖存儲(chǔ)器中的64個(gè)行中的一行。 舉例來(lái)說(shuō)，如果如圖所示，邏輯地址位A〈5:O耦合到解碼器輸入a5-a0，則映射與其 中組及行是按順序放置的物理安排相關(guān)。高速緩沖存儲(chǔ)器具有由邏輯地址位AO及 八<4>映射的四個(gè)組。所述四個(gè)組中的每一組具有由邏輯地址位A":O映射的十六行 (即，行0-15、 16-31、 32-47及48-63)。直接映射型解碼器900設(shè)計(jì)用于順序行地址。 然而，將解碼器卯0的直接映射應(yīng)用到交錯(cuò)CAM陣列將導(dǎo)致解碼器輸出的復(fù)雜路由。
圖10是可與根據(jù)本發(fā)明至少一個(gè)實(shí)施例的交錯(cuò)組CAM陣列一起使用的直接映 射型解碼器1000的方塊圖的圖解。舉例來(lái)說(shuō)，邏輯地址位A":O可經(jīng)重排序以對(duì)應(yīng) 于交錯(cuò)組CAM陣列。邏輯地址位A〈5:O可被重排序且連接到解碼器輸入a5-a0，如 圖10中所圖解說(shuō)明。映射與其中組及行是基于交錯(cuò)組方案按順序放置的物理安排相 關(guān)。高速緩沖存儲(chǔ)器具有由邏輯地址位八<5>及八<4>映射的四個(gè)組。所述四個(gè)組中的 每一組具有由邏輯地址位A〈3:0映射的十六行(g卩，行0-15、 16-31、 32-47及48-63)。邏輯地址位A〈4〉耦合到輸入a0。邏輯地址位A〈3:0各自經(jīng)左移一個(gè)位置以分別對(duì)應(yīng) 于輸入a4-al。邏輯地址位AO耦合到輸入a5。舉例來(lái)說(shuō)，如果如圖所示，邏輯地 址位A〈5:O耦合到解碼器輸入a5-a0，則映射與其中行對(duì)于每一替代組(例如，組<0>，
行<0>;組<1>，行<0>;組<0>，行<1>;組<1>，行<1>;等等)群組(例如，單元單位)
保持相同的具有替代組的物理安排相關(guān)。因此，圖10的交錯(cuò)解碼器1000可直接映射 到交錯(cuò)組CAM陣列且不導(dǎo)致解碼器1000輸出的復(fù)雜路由。因此，實(shí)例性實(shí)施例將 鄰近組的行交錯(cuò)且改變到解碼器1000的地址總線連接的次序以將正確的映射提供給 CAM陣列行。
在其它實(shí)施例中，處理器包含根據(jù)上述實(shí)施例的CAM陣列。本文中所用處理器 可包含一個(gè)或一個(gè)以上處理電路舉例來(lái)說(shuō)，微處理器、數(shù)字信號(hào)處理器(DSP)、微控 制器、專用集成電路(ASIC)及其組合。因此， 一實(shí)施例可包含包括具有多個(gè)CAM單 元單位的CAM陣列的處理器，其中每一 CAM單元單位包含具有第一存儲(chǔ)電路及第 一比較電路的第一 CAM單元以及具有第二存儲(chǔ)電路及第二比較電路的第二 CAM單 元。每一 CAM單元可被配置成L形狀以使所述第一及第二 CAM單元布置成互鎖配 置以形成大致矩形形狀，借此最小化設(shè)計(jì)中陣列的物理面積及/或電容。因此，上述 實(shí)施例可減小集成在處理器內(nèi)的CAM陣列的匹配線及比較線兩者的寄生電容。
另一實(shí)施例針對(duì)一種形成CAM陣列或包含CAM陣列的處理器的方法，所述 CAM陣列具有根據(jù)上述實(shí)施例的多個(gè)CAM單元(例如，第一及第二CAM單元)， 其經(jīng)布置以減小所用面積、路由復(fù)雜性及寄生電容。
舉例來(lái)說(shuō)， 一實(shí)施例針對(duì)一種具有以下步驟的方法形成具有第一存儲(chǔ)電路及第 一比較電路的L形第一 CAM單元，及形成具有第二存儲(chǔ)電路及第二比較電路的L形 第二 CAM單元。所述方法包含將所述第一及第二 CAM單元布置成互鎖配置以形成 大致矩形形狀，其中所述第一及第二存儲(chǔ)電路垂直堆疊，且所述第一及第二比較電路 各自定位在所述矩形的相應(yīng)外邊緣處。所述方法進(jìn)一步包含使每一 CAM單元與一組 及行相關(guān)聯(lián)。
舉例來(lái)說(shuō)，在一個(gè)實(shí)施例中，所述第一CAM單元與第一組的第一行相關(guān)聯(lián)且所 述第二 CAM單元與所述第一組的第二行相關(guān)聯(lián)。所述實(shí)施例包含將解碼器配置成具 有映射到所述第一組的第一行及映射到所述第一組的第二行的順序輸出。
在另 一實(shí)施例中，所述第一 CAM單元與第一組的第一行相關(guān)聯(lián)且所述第二 CAM 單元與第二組的第一行相關(guān)聯(lián)。所述實(shí)施例包含將解碼器配置成具有映射到所述第一
組的第一行及映射到所述第二組的第一行的順序輸出。因此，所述實(shí)例性方法可提供 CAM陣列或具有CAM陣列的處理器，其中可減小陣列的物理面積及/或電容。上述 實(shí)施例可減小匹配線及比較線兩者的寄生電容。
應(yīng)了解，可使用各種不同技術(shù)及技法的任一種來(lái)表示信息及信號(hào)。舉例來(lái)說(shuō)，以 上說(shuō)明通篇可能提及的數(shù)據(jù)、指令、命令、信息、信號(hào)、位、符號(hào)、及碼片可由電壓、 電流、電磁波、磁場(chǎng)或磁粒子、光場(chǎng)或光粒子或其任一組合表示。此外，應(yīng)了解，可將結(jié)合本文所揭示的實(shí)施例描述的各種說(shuō)明性邏輯塊、模塊、 電路、及算法步驟實(shí)施為電子硬件、計(jì)算機(jī)軟件、或兩者的組合。為清楚地圖解說(shuō)明 硬件及軟件的此可互換性，上文已就其功能性總體描述了各種說(shuō)明性組件、塊、模塊、 電路及步驟。此功能性實(shí)施為硬件還是軟件取決于施加于整體系統(tǒng)上的特定應(yīng)用及設(shè) 計(jì)約束條件。所屬技術(shù)領(lǐng)域的技術(shù)人員可針對(duì)每一特定應(yīng)用以不同方式實(shí)施所述功能 性，但此實(shí)施方案決策不應(yīng)被解釋為背離本發(fā)明實(shí)施例的范圍。
盡管上文的揭示內(nèi)容顯示了本發(fā)明的說(shuō)明性實(shí)施例，但應(yīng)注意，可在不背離所附 權(quán)利要求書(shū)所界定的本發(fā)明范圍的情況下對(duì)本文做出各種改變及修改。根據(jù)本文所述 的本發(fā)明實(shí)施例的方法權(quán)利要求的功能、步驟及/或動(dòng)作不必以任何特定次序來(lái)執(zhí)行。 此外，雖然可以單數(shù)形式來(lái)描述或請(qǐng)求本發(fā)明的要素，但除非明確指明限制為單數(shù)， 否則還可涵蓋復(fù)數(shù)形式。
權(quán)利要求
1、一種內(nèi)容可尋址存儲(chǔ)器(CAM)，其包括第一CAM單元，其具有第一存儲(chǔ)電路及第一比較電路，及第二CAM單元，其具有第二存儲(chǔ)電路及第二比較電路，其中所述第一CAM單元及所述第二CAM單元定位到大致矩形區(qū)域中，其中所述第一及第二存儲(chǔ)電路垂直堆疊，且其中所述第一及第二比較電路各自定位在所述矩形區(qū)域的相應(yīng)外邊緣處。
2、 如權(quán)利要求l所述的內(nèi)容可尋址存儲(chǔ)器，其中所述第一及第二比較電路的行 按順序布置。
3、 如權(quán)利要求1所述的內(nèi)容可尋址存儲(chǔ)器，其中所述第一 CAM單元與第一組 的第一行相關(guān)聯(lián)且所述第二 CAM單元與所述第一組的第二行相關(guān)聯(lián)。
4、 如權(quán)利要求l所述的內(nèi)容可尋址存儲(chǔ)器，其中所述第一及第二比較電路的鄰 近組按順序布置。
5、 如權(quán)利要求1所述的內(nèi)容可尋址存儲(chǔ)器，其中所述第一 CAM單元與第一組 的第一行相關(guān)聯(lián)且所述第二 CAM單元與第二組的第一行相關(guān)聯(lián)。
6、 如權(quán)利要求l所述的內(nèi)容可尋址存儲(chǔ)器，其進(jìn)一步包括 多個(gè)如權(quán)利要求1所述的第一及第二 CAM單元，其中每一 CAM單元具有相關(guān)聯(lián)的組及行且其中一組內(nèi)的每一行的比較輸入垂直對(duì)準(zhǔn)。
7、 如權(quán)利要求6所述的內(nèi)容可尋址存儲(chǔ)器，其中一個(gè)組內(nèi)的每一行的每一比較 輸入與一個(gè)路由軌連接。
8、 如權(quán)利要求l所述的內(nèi)容可尋址存儲(chǔ)器，其中所述第一比較電路的高度大于 所述第一存儲(chǔ)電路的高度。
9、 如權(quán)利要求l所述的內(nèi)容可尋址存儲(chǔ)器，其中所述矩形區(qū)域的高度約等于所 述垂直堆疊的存儲(chǔ)電路的高度。
10、 一種具有內(nèi)容可尋址存儲(chǔ)器(CAM)陣列的處理器，其包括多個(gè)CAM單元單位，每一CAM單元單位包含第一CAM單元，其具有第一存儲(chǔ)電路及第一比較電路；及 第二CAM單元，其具有第二存儲(chǔ)電路及第二比較電路， 其中每一CAM單元被配置成L形狀，且其中所述第一及第二 CAM單元被布置成互鎖配置以形成大致矩形形狀。
11、 如權(quán)利要求10所述的處理器，其中每一CAM單元具有相關(guān)聯(lián)的組及行。
12、 如權(quán)利要求ll所述的處理器，其中所述第一及第二比較電路的行按順序布置。
13、 如權(quán)利要求11所述的處理器，其中所述第一CAM單元與第一組的第一行 相關(guān)聯(lián)且所述第二 CAM單元與所述第一組的第二行相關(guān)聯(lián)。
14、 如權(quán)利要求13所述的處理器，其進(jìn)一步包括解碼器，其經(jīng)配置以直接映射到所述第一及第二 CAM單元的行。
15、 如權(quán)利要求14所述的處理器，其中所述解碼器經(jīng)配置以具有映射到所述第 一組的所述第一行及映射到所述第一組的所述第二行的順序輸出。
16、 如權(quán)利要求ll所述的處理器，其中所述第一及第二比較電路的鄰近組按順 序布置。
17、 如權(quán)利要求11所述的處理器，其中所述第一 CAM單元與第一組的第一行 相關(guān)聯(lián)且所述第二 CAM單元與第二組的第一行相關(guān)聯(lián)。
18、 如權(quán)利要求17所述的處理器，其進(jìn)一步包括解碼器，其經(jīng)配置以直接映射到所述第一及第二 CAM單元的行。
19、 如權(quán)利要求18所述的處理器，其中所述解碼器經(jīng)配置以具有映射到所述第 一組的所述第一行及映射到所述第二組的所述第一行的順序輸出。
20、 如權(quán)利要求10所述的處理器，其中至少兩個(gè)CAM單元單位垂直堆疊且其 中一組內(nèi)的每一行的輸入垂直對(duì)準(zhǔn)。
21、 如權(quán)利要求10所述的處理器，其包括來(lái)自垂直布置的所述多個(gè)CAM單元單位的第一 CAM單元單位及第二 CAM單 元單位，其中所述第一及第二 CAM單元單位的所述第一及第二 CAM單元垂直對(duì)準(zhǔn)。
22、 一種用于制作內(nèi)容可尋址存儲(chǔ)器(CAM)的方法，所述方法包括-形成具有第一存儲(chǔ)電路及第一比較電路的L形第一 CAM單元； 形成具有第二存儲(chǔ)電路及第二比較電路的L形第二 CAM單元；及 將所述第一及第二 CAM單元布置成互鎖配置以形成大致矩形形狀。
23、 如權(quán)利要求22所述的方法，其進(jìn)一步包括 垂直堆疊所述第一及第二存儲(chǔ)電路；及將所述第一及第二比較電路定位在所述矩形形狀的相應(yīng)外邊緣處。
24、 如權(quán)利要求22所述的方法，其進(jìn)一步包括 使每一 CAM單元與一組及行相關(guān)聯(lián)。
25、 如權(quán)利要求24所述的方法，其中所述第一 CAM單元與第一組的第一行相 關(guān)聯(lián)且所述第二 CAM單元與所述第一組的第二行相關(guān)聯(lián)。
26、 如權(quán)利要求25所述的方法，其進(jìn)一步包括 將解碼器配置成直接映射到所述第一及第二 CAM單元的行，其中所述解碼器經(jīng)配置以具有映射到所述第一組的所述第一行及映射到所述第 一組的所述第二行的順序輸出。
27、 如權(quán)利要求24所述的方法，其中所述第一CAM單元與第一組的第一行相 關(guān)聯(lián)且所述第二 CAM單元與第二組的第一行相關(guān)聯(lián)。
28、 如權(quán)利要求27所述的方法，其進(jìn)一步包括將解碼器配置成具有映射到所述第一組的所述第一行及映射到所述第二組的所 述第一行的順序輸出。
全文摘要
本發(fā)明揭示一種內(nèi)容可尋址存儲(chǔ)器(CAM)。所述CAM具有第一及第二CAM單元(710、720、730、740)，其中每一鄰近CAM單元相對(duì)于其相鄰者旋轉(zhuǎn)180°，此提供具有整體匹配的CAM陣列單元及RAM陣列單元行高度的緊湊物理布置。此外，交錯(cuò)組方案可應(yīng)用于所述CAM單元以提供比較信號(hào)的減小的路由及減小的寄生電容。所述第一及第二CAM單元可垂直堆疊。
文檔編號(hào)H01L21/8239GK101536178SQ200780041363
公開(kāi)日2009年9月16日 申請(qǐng)日期2007年11月19日 優(yōu)先權(quán)日2006年11月17日
發(fā)明者戴維·保羅·霍夫, 曼朱·拉脫娜·瓦爾馬, 柴家明, 賈森·菲利浦·馬茨洛夫, 邁克爾·泰坦·潘 申請(qǐng)人:高通股份有限公司