專利名稱：集成多柵極電介質(zhì)成分和厚度的半導(dǎo)體芯片及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體芯片及其制造方法，并且更具體地涉及集成的多槺極 氧化物厚度或成分的半導(dǎo)體芯片及其制造方法。
背景技術(shù)：
在CMOS技術(shù)內(nèi)，存在用多柵極電介質(zhì)在芯片內(nèi)產(chǎn)生場(chǎng)效應(yīng)晶體管 (FET)的需求。通過實(shí)例的方式，對(duì)于不同器件性能和產(chǎn)品的需求，需要 多柵極電介質(zhì)厚度。對(duì)于高性能邏輯電路，通常需要薄電介質(zhì)，而需要較厚 的電介質(zhì)以支持在較高電壓下工作的I/O電路。還希望在半導(dǎo)體芯片內(nèi)產(chǎn)生 包含獨(dú)特的柵極電介質(zhì)成分的區(qū)。不同的柵極電介質(zhì)成分可以包括氧化物、 氮化物、氧氮化物、高K電介質(zhì)材料、或這些膜的堆疊的組合。這些電介質(zhì) 材料擁有不同的特性，包括泄漏、電容、遷移率、界面質(zhì)量、可靠性、電荷 俘獲、和擴(kuò)散阻擋特性。通過在可以從該電介質(zhì)的所述特定特性獲益的電路 的區(qū)內(nèi)放置不同的電介質(zhì)，可以優(yōu)化所述半導(dǎo)體芯片的整體性能。在前述多柵極電介質(zhì)的形成的FET應(yīng)用之外，對(duì)于電容器應(yīng)用，例如解 耦電容器或DRAM存儲(chǔ)電容器，可以需要附加的厚度或成分的柵極電介質(zhì)， 以便優(yōu)化對(duì)于柵極泄漏和單位面積的電容的需求。但是，對(duì)于當(dāng)前的集成方案有限制。例如，標(biāo)準(zhǔn)的集成順序是在整個(gè)晶 片上生長(zhǎng)較厚(第一)電介質(zhì)，然后使用光刻掩模，濕法蝕刻其中薄(第二) 電介質(zhì)將要生長(zhǎng)的區(qū)。在該集成方案中，在其中將要形成薄(第二)電介質(zhì) 的區(qū)中的襯底表面總要經(jīng)歷生長(zhǎng)化學(xué)氧化物的光致抗蝕劑剝離工藝。該化學(xué) 氧化物被？ 1入較薄的第二氧化物并且可以損害電介質(zhì)的質(zhì)量。使用這種類型 的集成順序還導(dǎo)致暴露所述薄(第二)電介質(zhì)區(qū)至附加的濕法蝕刻工藝，所 述濕法蝕刻工藝可以通過產(chǎn)生表面粗糙度而降低界面質(zhì)量。因?yàn)楸‰娊橘|(zhì)通 常是需要最高質(zhì)量的半導(dǎo)體芯片的關(guān)鍵區(qū)，所以在薄電介質(zhì)區(qū)中的劣化機(jī)制 尤其成為問題。相似的缺點(diǎn)存在于在芯片內(nèi)產(chǎn)生多電介質(zhì)成分區(qū)的標(biāo)準(zhǔn)集成 方案。因而，本領(lǐng)域存在克服上述缺陷和限制的需求。 發(fā)明內(nèi)容在本發(fā)明的第一方面中， 一種方法包括在襯底上方形成電介質(zhì)材料，并 且構(gòu)圖所述材料，以便去除部分材料并且暴露所述襯底的下面的部分。所述 方法還包括進(jìn)行氧化工藝，以便在襯底的被暴露的部分上方并且在所述材料 和襯底之間的界面形成氧化物層。在本發(fā)明的另一方面中， 一種方法包括在襯底上方形成高K電介質(zhì)材料，并且構(gòu)圖高K電介質(zhì)材料，以便暴露襯底的非關(guān)鍵部分。所述方法還包 括進(jìn)行低溫氧化工藝，以便在襯底的,皮暴露的部分上方并且在高K材料和襯底之間的界面形成氧化物層。在本發(fā)明的又一方面中， 一種電路包括形成有氧化物柵極電介質(zhì)的非關(guān)鍵器件；和關(guān)鍵器件，所述關(guān)鍵器件具有高K電介質(zhì)材料和所述高K電介 質(zhì)材料與下面的襯底之間的氧化物基界面。


圖1 - 4示出了根據(jù)本發(fā)明第一方面的工藝步驟和最終結(jié)構(gòu)；圖5-9示出了根據(jù)本發(fā)明第一方面的具有在氧化之后的可選的等離子 體氮化的工藝步驟和最終結(jié)構(gòu)；圖10-14示出了根據(jù)本發(fā)明第一方面的具有在氧化之前的可選的等離 子體氮化的工藝步驟和最終結(jié)構(gòu)；并且圖15 - 19示出了根據(jù)本發(fā)明第二方面的工藝步驟和最終結(jié)構(gòu)。
具體實(shí)施方式
本發(fā)明涉及半導(dǎo)體芯片及其制造方法，更具體地涉及集成的多柵極電介 質(zhì)成分和厚度的半導(dǎo)體芯片及其制造方法。在實(shí)施例中，本發(fā)明的半導(dǎo)體芯 片使用使得可以在同一的半導(dǎo)體芯片內(nèi)產(chǎn)生例如氧化物/氧氮化物和高K電 介質(zhì)的集成順序而制造。材料的集成通過在高K電介質(zhì)下面的界面層的生長(zhǎng) 而改善了高K電介質(zhì)界面，并且避免高K電介質(zhì)暴露于可以使高K特性降 低的高溫之下。通過實(shí)例的方式，集成包括在需要高性能晶體管的芯片的區(qū)中的Si02(氧化物)或SiON (氧氮化物)柵極電介質(zhì)，并且可以承受高柵極泄漏/功率耗散。此外，設(shè)想高K柵極電介質(zhì)(例如Hf02、 HfSiO、 ZrCb等)用于 需要低柵極泄漏/功率耗散的晶體管的芯片的區(qū)中。本發(fā)明設(shè)想的另 一集成使 用用于高性能晶體管的Si02或SiON柵極電介質(zhì)，和用于解耦電容器陣列(單 位面積高電容)或SRAM陣列的高K柵極電介質(zhì)。本發(fā)明設(shè)想的又一集成 使用較厚的Si02或SiON柵極用于低柵極泄漏晶體管，和使用高K柵極電介 質(zhì)用于陣列和/或邏輯電路的低Tinv和較高性能部分。在本發(fā)明的第一方面中， 一種方法包括在襯底上方形成高K電介質(zhì)材 料，并且構(gòu)圖所述高K電介質(zhì)材料，以便暴露所述襯底的非關(guān)鍵部分。所述 方法還包括進(jìn)行氧化工藝，或者是低溫等離子體、熱、或者是基團(tuán)，以便在 襯底的被暴露的部分上方并且在所述高K電介質(zhì)材料和襯底之間的界面形 成氧化物層。該方面還可以替代地包括在氧化之前或之后的熱等離子體氮 化。在本發(fā)明的第二方面中， 一種方法包括通過或者等離子體或者熱氮化法 在襯底上方形成氮化物或氧氮化物電介質(zhì)材料，并且構(gòu)圖該氮化物層，以便 暴露襯底的非關(guān)鍵部分。所述方法還包括進(jìn)行氧化工藝，或者是低溫等離子 體、熱或者是基團(tuán)，以便在襯底的被暴露的部分上方并且在氮化物電介質(zhì)材 料和襯底之間的界面形成氧化物層。該方面還可以替代地包括在氧化之后通 過或者等離子體或者熱氮化的附加氮化。圖1示出了根據(jù)本發(fā)明一方面的初始結(jié)構(gòu)。在初始結(jié)構(gòu)中，高K電介質(zhì) 材料10沉積在襯底上方。在沉積高K電介質(zhì)材料10之前，襯底可以使用例 如HF和/或SC1和SC2進(jìn)行預(yù)清潔，從而保持薄疊層。為了說明的目的，襯底僅顯示于圖1中；然而本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理 解在此示出的所有結(jié)構(gòu)均包括襯底。襯底優(yōu)選為硅但是可以由砷化鎵、硅-鍺、或絕緣體上硅(SOI)襯底制成。此外，襯底還包含或n型或p型摻雜 劑的摻雜劑。高K電介質(zhì)材料10可以例如是Hf02、 HfSiOx、 HfSiON、 Zr02或其組 合。在實(shí)施例中，高K電介質(zhì)材料10的厚度可以是從大約10埃至40埃的 范圍，盡管根據(jù)具體需要的器件的性能在本發(fā)明中也設(shè)想其它的厚度。在實(shí) 施例中，高K電介質(zhì)材料10具有大于Si〇2的值并且更優(yōu)選大于10的K值。 高K電介質(zhì)材料10可以使用例如通常所知的技術(shù)，例如CVD、 PVD和原子層沉積而沉積。圖2示出了根據(jù)本發(fā)明的光刻工藝。在該實(shí)施例中，抗蝕劑層12沉積在高K電介質(zhì)材料10的部分上方。在該實(shí)施例中，抗蝕劑層12形成于芯片 的關(guān)鍵側(cè)的上方，即芯片的高性能側(cè)。然后所得的結(jié)構(gòu)經(jīng)歷傳統(tǒng)的光刻工藝， 以便從非關(guān)鍵器件去除光致抗蝕劑。未被保護(hù)的高K電介質(zhì)材料10從非關(guān) 鍵器件被去除。在實(shí)施例中，將在非關(guān)鍵區(qū)上制造作為低功耗器件的 MOSFET并且將在關(guān)鍵區(qū)上制造高性能的MOSFET。圖3示出了根據(jù)本發(fā)明的另一工藝步驟。在該工藝步驟中，使用傳統(tǒng)剝 離工藝剝離關(guān)鍵區(qū)上方的抗蝕劑層12。例如，可以使用^l酸和過氧化氫溶液 剝離抗蝕劑層.12。剝離工藝在非關(guān)鍵區(qū)上(例如低性能器件)形成薄氧化物 14。應(yīng)當(dāng)理解，薄氧化物材料14的厚度可以為大約12埃。剝離工藝將潛在 的損傷從關(guān)鍵區(qū)轉(zhuǎn)移至非關(guān)鍵區(qū)(由于保護(hù)性的高K電介質(zhì)層10)。圖4還表示了根據(jù)本發(fā)明的工藝步驟。在這些工藝步驟中，圖4的結(jié)構(gòu) 是預(yù)清潔的。在該實(shí)施例中，預(yù)清潔可以是SC1和SC2清潔。進(jìn)行氧化，以便在非關(guān)鍵區(qū)上形成氧化層16。在該工藝步驟中，在高K 電介質(zhì)材料10下面形成薄氧化物18。在一實(shí)施例中，氧化物層16的厚度大 約是20埃而薄氧化物層18的厚度是大約3埃。在實(shí)施例中，高K電介質(zhì)材 料10將減緩氧化工藝因而導(dǎo)致較薄的氧化物層18。薄氧化物層18提供了襯 底和高K電介質(zhì)材料IO之間的界面，高K電介質(zhì)材料IO提供了對(duì)于高K 電介質(zhì)材料10和襯底中間的直接接觸的改善。氧化可以是等離子體、基團(tuán)、或熱氧化工藝。在優(yōu)選的實(shí)施例中，氧化 在低溫下進(jìn)行(例如小于或等于40CTC )以便避免高K電介質(zhì)材料10的退 化。在后續(xù)的工藝步驟中，可以用已知的形成工藝在高K材料上建造 MOSFET。圖5示出了根據(jù)本發(fā)明的 一方面的具有氧化之后的可選的等離子體氮化 的初始結(jié)構(gòu)。如同圖1,在該初始結(jié)構(gòu)中，高K電介質(zhì)材料10沉積在襯底 上方。在沉積步驟之前，襯底可以使用例如HF和/或SC1和SC2預(yù)清潔， 以便保持薄疊層。在實(shí)施例中，高K電介質(zhì)材料的厚度可以從大約IO埃至 40埃，盡管根據(jù)具體的所需要的器件性能本發(fā)明也設(shè)想其它的厚度。在實(shí)施 例中，高K電介質(zhì)材料10具有比Si02大的K值，并且更優(yōu)選大于10的K 值。高K電介質(zhì)材料10可以是Hf02、 HfSiOx、 HfSiON、 Zr02或其它電介質(zhì)材料。高K電介質(zhì)材料10可以使用例如CVD、 PVD、 ALD等沉積。圖6示出了根據(jù)本發(fā)明的光刻工藝。在該實(shí)施例中，如圖2，抗蝕劑層 12沉積在高K電介質(zhì)材料10的部分上方。抗蝕劑層12在關(guān)4建區(qū)即高性能 器件區(qū)的上方形成。所得的結(jié)構(gòu)隨后經(jīng)歷傳統(tǒng)的光刻和蝕刻工藝，使得從非 關(guān)鍵區(qū)中被去除未被保護(hù)的高K電介質(zhì)材料10。圖7示出了根據(jù)本發(fā)明的另一工藝步驟。在該工藝步驟內(nèi)，使用傳統(tǒng)剝 離工藝剝離芯片的關(guān)鍵側(cè)上方的抗蝕劑層12,如同參考圖3所討論的。所得 的薄氧化物材料14的厚度可以為約12埃。剝離工藝將任何潛在的損傷從關(guān) 鍵器件轉(zhuǎn)移至非關(guān)鍵器件(由于高K電介質(zhì)層IO的保護(hù)性)。圖8也表示根據(jù)本發(fā)明的另外的工藝步驟。在這些工藝步驟中，使用例 如SC1和SC2預(yù)清潔結(jié)構(gòu)。進(jìn)行氧化從而在非關(guān)鍵區(qū)上形成氧化層16。在 該工藝步驟中，如同圖4，在高K電介質(zhì)材料10下面形成薄氧化物18。在 一實(shí)施例中，氧化物層16的厚度大約是20埃而薄氧化物層18的厚度是大 約3埃。如同先前的實(shí)施例，高K電介質(zhì)材料IO減緩氧化工藝因而導(dǎo)致在 襯底和高K電介質(zhì)材料IO之間的界面較薄的氧化物層18。如同先前的實(shí)施例，氧化可以是等離子體、基團(tuán)、或熱氧化工藝。在優(yōu) 選的實(shí)施例中，氧化在低溫下進(jìn)行(例如小于或等于400°C )以便避免高K 電介質(zhì)材料10的退化。在后續(xù)的工藝步驟中，可以用已知的形成工藝在高 K材料上建造MOSFET。在圖9中，在低溫下進(jìn)行等離子體氮化工藝。例如，等離子體氮化工藝 可以在大約40(TC或更低的溫度下進(jìn)行。通過在整個(gè)結(jié)構(gòu)上進(jìn)行等離子氮化， 可以形成相對(duì)于非氮化的電介質(zhì)具有減d、的柵極泄漏的電介質(zhì)，因而導(dǎo)致減 小的功耗。另夕卜，等離子體氮化提供了對(duì)于摻雜劑例如硼的改善的擴(kuò)散阻擋， 因而避免硼穿透入下面的村底。即氮化改善了高K電介質(zhì)材料10的總體性 能(形成氮化的高K材料10a)以及通過優(yōu)化其阻擋能力而改善了氧化物16 的總體性能。圖10-14與參考圖5-9所述的基本相同。但是，在該實(shí)施例中，在先 前實(shí)施例的氧化步驟之前進(jìn)行氮化工藝。通過實(shí)例的方式，圖IO示出了初 始結(jié)構(gòu)。與圖1和圖5相似，預(yù)清潔工藝之后，高K電介質(zhì)材料10沉積在 沖于H》。在圖11中，抗蝕劑沉積在高K電介質(zhì)材料10的上方。隨后進(jìn)行光刻和蝕刻工藝，從非關(guān)鍵區(qū)去除光致抗蝕劑。在圖12中，使用傳統(tǒng)剝離工藝剝離在關(guān)鍵側(cè)區(qū)上方的抗蝕劑層12,如同參考圖3所討論的。所得的薄氧化物 材料14的厚度可以是大約12埃。剝離工藝將任何潛在的損傷從關(guān)鍵器件轉(zhuǎn) 移至非關(guān)鍵器件(由于高K電介質(zhì)層10的保護(hù)性)。在圖13中，進(jìn)行預(yù)清潔步驟，如上所述。還在低溫下進(jìn)行等離子體氮 化，從而形成氮化的高K電介質(zhì)材料10a。例如，等離子體氮化工藝可以在 大約400。C或更低的溫度下進(jìn)行。通過在整個(gè)結(jié)構(gòu)上進(jìn)行等離子氮化，可以 減小在隨后將要形成于芯片的非關(guān)鍵側(cè)上的氧化物材料中的泄漏電流。在該 工藝階段，等離子體氮化將提供在后續(xù)形成的氧化物層中的—不同的氮分布。如同先前所討論的，等離子體氮化提供了對(duì)于摻雜劑，例如硼的良好的 擴(kuò)散阻擋，因而避免硼穿透入下面的襯底，并且通過優(yōu)化其阻擋和泄漏電流 能力而改善了高K電介質(zhì)材料的總體特性。在實(shí)施例中，工藝條件取決于希 望的器件質(zhì)量。圖14表示在非關(guān)鍵器件上形成氧氮化物層16a的氧化步驟。在該工藝 步驟中，如同圖4和圖8，薄氧化物形成于高K電介質(zhì)材料IO之下。在一 實(shí)施例中，氮化物形成氧氮化物層16a至大約10-20埃的厚度。高K電介 質(zhì)材料減緩氧化過程因而導(dǎo)致襯底和高K電介質(zhì)材料IO之間的薄氧化物界 面，如圖上面所討論的。如同先前的實(shí)施例，氧化可以是等離子體、基團(tuán)或 熱氧化工藝。在優(yōu)選的實(shí)施例中，氧化優(yōu)選在低溫下進(jìn)行(例如小于或者等 于40。C)，以便避免高K電介質(zhì)材料10的退化。在后續(xù)的工藝步驟中，柵 極可以用已知的形成工藝建造于高K材料上。圖15 - 19示出了根據(jù)本發(fā)明一方面的又一實(shí)施例。在該實(shí)施例中，與 上述相似進(jìn)行預(yù)清潔工藝。另外，進(jìn)行直接氮化從而形成氮化物層20。在圖 15中示出的步驟可以通過等離子體或熱工藝而進(jìn)行。圖16示出了根據(jù)本發(fā)明的光刻工藝。在該實(shí)施例中，抗蝕劑層12沉積 在氮化物層20的部分的上方?？刮g劑層12形成于關(guān)鍵區(qū)即高性能器件的上 方。所得的結(jié)構(gòu)隨后經(jīng)歷傳統(tǒng)的蝕刻工藝，使得在芯片的非關(guān)鍵側(cè)上去除氮 化物層20。在圖17中，使用傳統(tǒng)剝離工藝剝離在芯片的關(guān)鍵側(cè)上方的抗蝕劑層12, 如同參考圖3所討論的。剝離工藝形成為大約12埃的所得的薄氧化物材料 14。剝離工藝將任何潛在的損傷從關(guān)鍵區(qū)轉(zhuǎn)移至非關(guān)鍵區(qū)(由于高K電介質(zhì)層IO的保護(hù)性)。圖18還表示根據(jù)本發(fā)明的另外的工藝步驟。在這些工藝步驟中，結(jié)構(gòu)使用例如SC1和SC2被預(yù)清潔。進(jìn)行氧化，以便在非關(guān)鍵區(qū)上形成厚氧化 物層16。在該工藝步驟中，在氮化物層20下面形成薄氧化物或氧氮化物層 18a。與高K電介質(zhì)的實(shí)施例相似，氮化物層20減緩氧化過程因而導(dǎo)致較薄 的氧化物(氧氮化物)層18a，提供襯底和氮化物層20之間的界面。該界面 提供了從氮化物層20和襯底之間的界面的改善。如同先前的實(shí)施例，氧化 可以是等離子體、基團(tuán)或熱氧化工藝。在圖19中，在低溫下進(jìn)行可選的等離子體氮化工藝。例如，等離子體 氮化工藝可以在大約400。C或更低的溫度下進(jìn)行。通過在整個(gè)結(jié)構(gòu)上進(jìn)行等 離子氮化，可以減小在氧化物材料中的泄漏電流因而節(jié)省芯片中的功耗并且 減'J 、摻雜劑擴(kuò)散入襯底的可能性?，F(xiàn)在應(yīng)當(dāng)理解，多柵極電介質(zhì)成分，即不同的成分和厚度的柵極電介質(zhì)， 制造于單個(gè)芯片之內(nèi)以便支持各種器件。例如，在實(shí)施例中，對(duì)于各種器件 設(shè)想不同的氮濃度和分布，以便恰當(dāng)?shù)仄胶庋醯锏囊嫣?柵極泄漏電流 減小，Tinv減小)。本發(fā)明設(shè)想對(duì)于不同的電介質(zhì)層使用不同的氧化速率或 表面處理，以便產(chǎn)生多電介質(zhì)。例如，在柵極電介質(zhì)中的氮可以減小氧化速 率。 一實(shí)施例使用這樣的特性以便通過產(chǎn)生具有不同氮濃度的區(qū)，隨后通過 氧化而產(chǎn)生多柵極電介質(zhì)厚度。具有較高氮濃度的區(qū)具有減小了的氧化速率 并且導(dǎo)致較薄的電介質(zhì)，而具有較低氮濃度的區(qū)以較高的速率生長(zhǎng)導(dǎo)致較厚 的電介質(zhì)。與當(dāng)前的集成方案相比，這避免了將薄氧化物硅表面暴露于光致 抗蝕劑，并且還消除了 一次HF暴露和潛在的在薄氧化物區(qū)上的表面粗糙度 的增力口。因?yàn)楸３至嗽谧鳛樽铌P(guān)鍵的產(chǎn)品區(qū)的薄電介質(zhì)區(qū)較高的硅表面/界面 的質(zhì)量，所以這些都是有益的。如上所述，通過集成多柵極電介質(zhì)材料，例 如在同 一芯片內(nèi)的高K電介質(zhì)和氧化物，可以實(shí)現(xiàn)相似的實(shí)施例和收益。上述方法用于集成電路芯片的制造。所得的集成電路芯片可以通過制造 商以原料晶片的形式(即作為具有多個(gè)未封裝的芯片的單個(gè)晶片)，作為棵 芯，或以封裝的形式分發(fā)。在后者的情形，芯片安裝在單芯片封裝中(例如 塑料載體，具有固定于母板或其它高級(jí)的載體的引線)或以多芯片封裝(例 如具有在任一表面或兩個(gè)表面的互連或掩埋互連的陶瓷載體)。在任何的情 形中，隨后芯片與其它芯片、分立電路元件、和/或其它作為或者是(a)中間產(chǎn)品，例如母板，或者是(b)終端產(chǎn)品的信號(hào)處理器件集成。終端產(chǎn)品 可以是包括集成電路芯片的任何產(chǎn)品，范圍從玩具和其它低端應(yīng)用至先進(jìn)的 具有顯示器、鍵盤或其它輸入器件、和中央處理器的計(jì)算機(jī)產(chǎn)品。盡管就典型實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解可以 在改進(jìn)的情況且在所附權(quán)利要求的精神和范圍之內(nèi)實(shí)施本發(fā)明。
權(quán)利要求
1.一種方法，包括在襯底上方形成材料；構(gòu)圖所述材料，以便去除部分所述材料并且暴露所述襯底的下面的部分；以及進(jìn)行氧化工藝，由此在所述襯底的被暴露的部分上方并且在所述材料和襯底之間的界面形成氧化物層。
2. 根據(jù)權(quán)利要求l的方法，還包括在形成所述材料之前預(yù)清潔襯底。
3. 根據(jù)權(quán)利要求的方法，其中所述材料是高K電介質(zhì)材料。
4. 根據(jù)權(quán)利要求3的方法，其中所述高K材料是HfSiOx或Hf02。
5. 根據(jù)權(quán)利要求3的方法，其中所述構(gòu)圖包括在關(guān)鍵區(qū)上的所述高K 電介質(zhì)的部分上方沉積抗蝕劑層，并且去除未被保護(hù)的在非關(guān)鍵區(qū)上的高K 材料，使得由剝離所引起的損傷從關(guān)鍵區(qū)轉(zhuǎn)移至非關(guān)鍵區(qū)。
6. 根據(jù)權(quán)利要求3的方法，其中 所述氧化在低溫下進(jìn)行；并且所述高K電介質(zhì)材料阻擋在所述襯底和高K電介質(zhì)材料之間的界面所 導(dǎo)致的氧化工藝。
7. 根據(jù)權(quán)利要求6的方法，其中所述低溫是大約40(TC或更低。
8. 根據(jù)權(quán)利要求1的方法，還包括在氧化工藝之后進(jìn)行氮化工藝，由 此在所述材料和氧化物層的頂部形成氮基層，所述氮化在低溫下進(jìn)行。
9. 根據(jù)權(quán)利要求8的方法，其中所述氮化工藝減小了在氧化物中的泄 漏電流并且提供了對(duì)于摻雜劑的擴(kuò)散阻擋，因而避免了硼穿透入所述襯底 中。
10. 根據(jù)權(quán)利要求1的方法，還包括在所述氧化工藝之前進(jìn)行氮化工藝， 所述氮化在低溫下進(jìn)行。
11. 根據(jù)權(quán)利要求8的方法，還包括進(jìn)行氮化工藝，以便形成所述材料。
12. —種方法，包4舌 在襯底上方形成高K材料；構(gòu)圖所述高K材料，以便暴露襯底的非關(guān)鍵部分；以及 進(jìn)行低溫氧化工藝，以便在所述襯底的被暴露的部分上方并且在所述高K電介質(zhì)材料和襯底之間的界面形成氧化物層。
13. 根據(jù)權(quán)利要求12的方法，其中所述高K電介質(zhì)材料是HfSix或Hf02。
14. 根據(jù)權(quán)利要求12的方法，其中所述低溫是大約40CTC或更低。
15. 根據(jù)權(quán)利要求12的方法，還包括在所述氧化工藝之后進(jìn)行氮化工 藝，所述氮化工藝在所述高K電介質(zhì)材料和所述氧化物的頂部形成氮基材料。
16. 根據(jù)權(quán)利要求15的方法，其中所述氮化在大約40(TC或更低的低溫下進(jìn)行。
17. 根據(jù)權(quán)利要求15的方法，其中所述氮化工藝減小了在氧化物中的 泄漏電流并且提供了對(duì)于摻雜劑的擴(kuò)散阻擋，因而避免了硼穿透入所述襯底 內(nèi)。
18. 根據(jù)權(quán)利要求12的方法，其中所述高K電介質(zhì)材料留在所述襯底 的關(guān)鍵部分的上方。
19. 一種電路，包括形成有氧化物柵極電介質(zhì)的非關(guān)鍵器件；和關(guān)鍵器件，所述關(guān)鍵器件具有高K電介質(zhì)材料和所述高K電介質(zhì)材料 和下面的襯底之間的氧化物基界面。
20. 根據(jù)權(quán)利要求19的器件，還包括在所述襯底上的直接氮化。
全文摘要
本發(fā)明公開了一種方法。所述方法包括在襯底上方形成材料并且構(gòu)圖所述材料，以便去除部分所述材料并且暴露所述襯底的下面的部分。所述方法還包括進(jìn)行氧化工藝，由此在所述襯底的被暴露的部分上方并且在所述材料和襯底之間的界面形成氧化物層。本發(fā)明還公開了一種電路，該電路包括非關(guān)鍵器件和作為部分非關(guān)鍵器件形成的氧化物。高K電介質(zhì)材料形成于作為所述電路內(nèi)部分關(guān)鍵器件的襯底的上方。在所述高K電介質(zhì)材料和下面的襯底之間提供氧化物基界面。本發(fā)明提供了第二種方法，所述方法形成氮化物或氧氮化物作為第一材料。
文檔編號(hào)H01L21/82GK101231942SQ20081000380
公開日2008年7月30日 申請(qǐng)日期2008年1月24日 優(yōu)先權(quán)日2007年1月25日
發(fā)明者安東尼·I·周, 施里什·納拉西馬, 雷內(nèi)·T·莫 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司