專利名稱：用于一半導體裝置的成形方法及半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于一半導體裝置的成形方法及半導體裝置；特別是一種用 于一半導體裝置的成形方法及半導體裝置。
背景技術(shù)：
隨著電子產(chǎn)品的功能及應(yīng)用演進及消費者對外形的要求，集成電路的封裝亦 日趨高密度且微小，甚而自二維向三維發(fā)展，是故業(yè)界研發(fā)出了晶圓級封裝(Wafer Level Package, WLP)、三維封裝、多晶片封裝(Multi-Chip Package)和系統(tǒng)級封 裝(System In Package)等封裝技術(shù)。
而根據(jù)應(yīng)用需求的不同，可分為平面式的多晶片模組(Multi-Chip Module)、 多晶片封裝(Multi-Chip Package)以及立體堆疊式封裝(3D stacked package)。其 中立體堆疊式封裝使數(shù)片晶片以堆疊的方式組合，可更有效率地縮減封裝面積，且 能同時縮減整體尺寸及重量，符合輕薄短小的需求，是故漸為業(yè)界所采用。
以已知的晶圓級的立體集成電路或堆疊封裝為例，為了在晶圓級晶片尺寸封 裝(Wafer Level Chip Scale Package, WLCSP)上下達到電性導通，其制程相當復 雜，其流程圖如圖l所示，相關(guān)剖面附圖則如圖2A至圖2H所示。制程中，主要需 做兩次激光鉆孔，再加上進行一次電鍍。
更詳細而言，于步驟101中，先于晶粒的基材201(剖面圖如圖2A所示)上激 光鉆孔以形成通孔203 (via hole),此為第一次激光鉆孔，其剖面圖如圖IB所示。 接著于步驟103中形成一介電層205于基材201的周圍表面，且此介電層205恰可 填滿通孔203，其剖面圖如圖2C所示。接著如圖2D所示，執(zhí)行步驟105以在填滿 介電層205的通孔203再進行一次激光鉆 L，此為第二次激光鉆孔，以去除填充于 通孔203內(nèi)的部分介電層205，使通孔203再次貫通。需特別說明的是，第二次鉆 孔后的內(nèi)壁仍有部分介電層205保留于其上，以作為絕緣之用。最后如圖2E所示， 執(zhí)行步驟107以在介電層的通孔203中電鍍，于通孔203中形成柱狀的導電結(jié)構(gòu) 207。于步驟109中，柱狀的導電結(jié)構(gòu)207兩端更電鍍或印刷上焊錫209，形成如圖2F所示的結(jié)構(gòu)。至此，便可形成單一具有導電結(jié)構(gòu)207的晶圓。
當進行步驟111的立體堆疊時，將數(shù)片晶圓疊置，此時每片晶圓中導電結(jié)構(gòu)
207兩端的焊錫209恰相對應(yīng)，如圖2G所示。是故最后執(zhí)行步驟113，進行熔融焊
接便可使各個晶圓電性連接，如圖2H所示。
然而，此種已知半導體裝置成形方法過程中，需采用兩次激光鉆孔，而激光
鉆孔機的價格及開機費用極高。另一方面，將介電層填入通孔較為不易。此外，第
二次激光鉆孔時，需準確對位，以免誤鉆；而當在通孔內(nèi)電鍍導電層時，導電層容
易不均勻，平坦度較低。上述各問題，均成為此業(yè)界極大的成本及制程負荷。
有鑒于此，提供一種制程花費較低的半導體裝置的成形方法及所成形的半導
體裝置，乃為此一業(yè)界亟待解決的問題。

發(fā)明內(nèi)容
本發(fā)明的一目的在于提供一種用于一半導體裝置的成形方法，包含下列步驟 (a)形成一導電凸塊(bump)于一底材的一表面上；(b)形成一介電層于導電凸塊的一 周圍表面；(c)設(shè)置底材于一基材的一表面上，使具有介電層的導電凸塊適容置于 基材的一通孔中；以及(d)去除底材。
本發(fā)明的另一目的在于提供一種半導體裝置，包含一基材、 一半導體集成電 路、 一導電結(jié)構(gòu)?；呢炘O(shè)一通孔，通孔具有一第一縱向尺寸。半導體集成電路設(shè) 置于基材中。導電結(jié)構(gòu)設(shè)置于通孔中，以與半導體集成電路電性連接。導電結(jié)構(gòu)包 含一導電凸塊以及一介電層。導電凸塊具有一第二縱向尺寸，且第二縱向尺寸基本 上大于第一縱向尺寸。介電層僅包覆于導電凸塊的一周圍表面，且與通孔的一側(cè)壁 密接。
本發(fā)明的再一目的在于提供一種半導體裝置，包含一基材、 一半導體集成電 路以及一導電結(jié)構(gòu)。基材貫設(shè)一通孔，通孔具有一第一縱向尺寸。半導體集成電路 設(shè)置于基材中。導電結(jié)構(gòu)設(shè)置于通孔中，以與半導體集成電路電性連接。導電結(jié)構(gòu) 包含一導電凸塊以及一介電層。導電凸塊具有一第二縱向尺寸，且第二縱向尺寸基 本上大于第一縱向尺寸。介電層包覆于導電凸塊的一周圍表面及基材的一表面上， 其中包覆于導電凸塊的周圍表面的介電層與通孔的一側(cè)壁密接。
由于本發(fā)明僅需于基材上施行一次激光鉆孔，是故成本可大幅降低，亦不會 有第二次鉆孔的對位問題。
為讓本發(fā)明的上述目的、技術(shù)特征和優(yōu)點能更明顯易懂，下文以較佳實施例配合附圖進行詳細說明。


圖1為已知半導體裝置的成形流程圖2A至圖2H為已知半導體裝置成形示意圖3為本發(fā)明第一實施例的半導體裝置成形流程圖4A至圖4J為本發(fā)明第一實施例的半導體裝置成形示意圖;
圖5為本發(fā)明第二實施例的半導體裝置成形流程圖；以及
圖6A至圖6J為本發(fā)明第二實施例的半導體裝置成形示意圖。
具體實施例方式
本發(fā)明的第一實施例為一種用于一半導體裝置的成形方法，其流程圖如圖3 所示，而相關(guān)剖面圖則如圖4A至圖4J所示。此成形方法包含下列步驟首先，執(zhí) 行步驟301以于一基材401上激光鉆孔，藉此形成2個通孔403，其剖面圖如圖4A 及圖犯所示，此基材401上部介于通孔403間具有一半導體集成電路415。于此 實施例中，此基材401為一晶圓，但于其他實施例中，亦可為一晶粒。
于步驟303中，形成二導電凸塊(bump)405于一底材407的一表面上，其剖面 圖如圖4C所示，其中導電凸塊405于此或可稱為導電栓(conductive plugs)，其 形成方式可為電鍍、打金線(Gold Wire)或植金屬針(Metal Pin);而底材407的材 料可為聚亞酰胺(polyimide， PI)。于本實施例中，此等導電凸塊405的橫剖面為 圓形，而縱剖面則為一T字形，藉由T字形上方的橫向部分，便可利于與半導體集 成電路415的電性導通(于隨后附圖表示出)。而此導電凸塊405具有一第一縱向尺 寸。
接著執(zhí)行步驟305，亦即形成一介電層409于各個導電凸塊405的一周圍表面； 更詳細而言，步驟305更包含依序執(zhí)行305 (a) 、305 (b)及305 (c)三步驟。步驟305 (a) 涂布形成一光阻層411 (材料可為聚亞酰胺)于底材407的表面上及導電凸塊405的 周圍表面，如圖4D所示。步驟305(b)曝光顯影以固化導電凸塊405的周圍表面的 一部分光阻層411，以形成介電層409作為保護絕緣，如圖4E所示，于此可采用 化學氣相沉積(Chemical Vapor D印osition， CVD)或熱氧化法(Thermal Oxidation)。步驟305(c)則蝕刻介電層409周圍的光阻層411，藉此將導電凸塊 405周圍的光阻去除，如圖4F所示。經(jīng)由執(zhí)行步驟305(a廣305(c)即可于導電凸塊405的周圍表面，將部分光阻層411固化為介電層409。
接下來執(zhí)行步驟307，設(shè)置底材407于基材401的表面上進行對位接合，使具 有介電層409的各個導電凸塊405適容置于基材401的各個通孔403中，其中各通 孔403具有一第二縱向尺寸，且導電凸塊405的第一縱向尺寸大于通孔403的第二 縱向尺寸，亦即導電凸塊405容置于通孔403中后，會有部分突出，如圖4G所示。 完成對位接合后，執(zhí)行步驟309以去除底材407，此時導電凸塊405就會轉(zhuǎn)移至基 材401上，如圖4H所示。其中，步驟309藉由蝕刻、撕除或磨除等技術(shù)以達成底 材407的去除。至此，便可得到內(nèi)部形成有導電凸塊405的單一晶圓。
隨后，執(zhí)行步驟311，分別設(shè)置一導電體413于導電凸塊405的兩端，如圖 4I所示。步驟311則藉由印刷或電鍍設(shè)置導電體413，導電體413可為焊錫(solder) 或錫球(solder ball)。然后執(zhí)行步驟313，將數(shù)個經(jīng)步驟311設(shè)置導電體413后 的基材401對位堆疊。最后執(zhí)行步驟315，熔化導電體413以與另一基材401上的 半導體集成電路415電性連接，如圖4J所示，此處的熔化由回焊(reflow)達成。
第一實施例所形成的半導體裝置如圖41所示。此半導體裝置包含一基材401、 一半導體集成電路415、 一導電結(jié)構(gòu)417及二導電體413，而半導體裝置為一晶圓 (wafer),以成為晶圓級晶片尺寸封裝，于其他實施態(tài)樣中，亦可為一晶粒(die)。 同時參考圖4B，基材401貫設(shè)一通孔403，通孔403具有一第一縱向尺寸。半導體 集成電路415設(shè)置于基材401中。導電結(jié)構(gòu)417設(shè)置于通孔403中，以與半導體集 成電路415電性連接。導電結(jié)構(gòu)417包含一導電凸塊405以及一介電層409。導電 凸塊405為一金屬凸塊，且如第一實施例所述，半導體裝置的導電凸塊405為T 字形，以利于與半導體集成電路415的電性導通，于其他實施態(tài)樣中，導電凸塊 405可為其他得接觸半導體集成電路415的形狀。導電凸塊405具有一第二縱向尺 寸，且第二縱向尺寸基本上大于第一縱向尺寸。介電層409為一氧化層。舉例而言， 此氧化層的材料可為二氧化硅(Si02)、氧化銅(CuO) 、二氧化銅(Cu02)、氧化鋁(A1A) 或氧化錫(Sn02)等。介電層409僅包覆于導電凸塊405的一周圍表面，且與通孔403 的一側(cè)壁密接。二導電體413分別設(shè)置于導電結(jié)構(gòu)417的二端，以與導電結(jié)構(gòu)417 電性連接。此導電體413包含一焊線、 一錫球或一金屬凸塊。
于實際應(yīng)用時，半導體裝置藉由導電結(jié)構(gòu)417與導電體413以和另一半導體 裝置電性連接，如圖4J所示，其中另一半導體裝置與半導體裝置基本上具有一相 同構(gòu)造，但兩者可分別為一晶圓與一晶粒。
本發(fā)明的第二實施例同樣為一種用于一半導體裝置的成形方法，其流程圖如圖5所示，而相關(guān)剖面圖則如圖6A至圖6J所示。此成形方法包含下列步驟首先， 執(zhí)行步驟501以于一基材601上激光鉆孔，藉此形成2個通孔603，其剖面圖如圖 6A及圖6B所示，此基材601上部介于通孔603間具有一半導體集成電路615。于 此實施例中，此基材601為一晶圓，但于其他實施例中，亦可為一晶粒。
于步驟503中，形成二導電凸塊605于一底材607的一表面上，其剖面圖如 圖6C所示，其中導電凸塊405于此或可稱為導電栓，其形成方式可為電鍍、打金 線或植金屬針；而底材407的材料可為聚亞酰胺。于本實施例中，此等導電凸塊 605的橫剖面為圓形，而縱剖面則為一T字形，藉由T字形上方的橫向部分，便可 利于與半導體集成電路615的電性導通(于隨后附圖表示出)。而此導電凸塊605 具有一第一縱向尺寸。
接著執(zhí)行步驟505，亦即形成一介電層609于各個導電凸塊605的一周圍表面， 如圖6D所示。然而，與第一實施例不同的是，本實施例的介電層609形成于底材 607的表面上及導電凸塊605的一表面上，此步驟所采用的方式為旋轉(zhuǎn)涂布。
接下來執(zhí)行步驟507，設(shè)置底材607于基材601的表面上進行對位接合，使具 有介電層609的各個導電凸塊605適容置于基材601的各個通孔603中，其中各通 孔603具有一第二縱向尺寸，且導電凸塊605的第一縱向尺寸大于通孔603的第二 縱向尺寸，亦即導電凸塊605容置于通孔603中后，會有部分突出，如圖6E所示。
步驟509則去除導電凸塊605的表面中的一底面的介電層609，亦即去除導電 凸塊605的下表面(亦即T字形下方縱向部分的底面)的介電層609，如圖6F所示， 本實施例的去除方式采取磨除，于其他實施態(tài)樣中，亦可使用其他去除方式。
執(zhí)行步驟511以去除底材607，此時導電凸塊605就會轉(zhuǎn)移至基材601上，如 圖6G所示。其中，步驟511藉由蝕刻、撕除或磨除等技術(shù)以達成底材607的去除。 至此，便可得到內(nèi)部形成有導電凸塊605的單一晶圓。
隨后，執(zhí)行步驟513，分別設(shè)置一導電體613于導電凸塊605的兩端，如圖 6H所示。步驟515則藉由印刷或電鍍設(shè)置導電體613，導電體613可為焊錫或錫球。 然后執(zhí)行步驟517，將數(shù)個經(jīng)步驟515設(shè)置導電體613后的基材601對位堆疊，如 圖61所示。最后執(zhí)行步驟519，熔化導電體613以與另一基材601上的半導體集 成電路615電性連接，此處的熔化由回焊達成，此時介電層609也會同時被固化 (cured)，如圖6J所示。
第二實施例所形成的半導體裝置如圖6H所示。此半導體裝置包含一基材601、 一半導體集成電路615、 一導電結(jié)構(gòu)617以及二導電體613，而半導體裝置為一晶圓，以形成晶圓級晶片尺寸封裝，于其他實施態(tài)樣中，亦可為一晶粒。同時參考圖
6B，基材601貫設(shè)一通孔603，通孔603具有一第一縱向尺寸。半導體集成電路615 設(shè)置于基材601中。導電結(jié)構(gòu)617設(shè)置于通孔603中，以與半導體集成電路615 電性連接。導電結(jié)構(gòu)617包含一導電凸塊605以及一介電層609。導電凸塊605為 一金屬凸塊，且如第一實施例所述，半導體裝置的導電凸塊605為T字形，以利于 與半導體集成電路615的電性導通，于其他實施態(tài)樣中，導電凸塊605可為其他得 接觸半導體集成電路615的形狀。導電凸塊605具有一第二縱向尺寸，且第二縱向 尺寸基本上大于第一縱向尺寸。介電層609為一氧化層。舉例而言，此氧化層的材 料可為二氧化硅(SiO》、氧化銅(CuO)、 二氧化銅(Cu02)、氧化鋁(A1A)或氧化錫 (SnO》等。介電層609包覆于導電凸塊605的一周圍表面及基材601的一表面上， 其中包覆于導電凸塊605的周圍表面的介電層609與通孔603的一側(cè)壁密接。二導 電體613分別設(shè)置于導電結(jié)構(gòu)617的二端，以與導電結(jié)構(gòu)617電性連接。此導電體 613包含一焊線、 一錫球或一金屬凸塊。
于實際應(yīng)用時，半導體裝置藉由導電結(jié)構(gòu)617與導電體613以和另一半導體 裝置電性連接，如圖6J所示，其中另一半導體裝置與半導體裝置基本上具有一相 同構(gòu)造，但兩者可分別為一晶圓與一晶粒。
于上述二實施例中，雖然每一基材僅鉆設(shè)2個通孔，且相應(yīng)的導電凸塊亦僅 形成2個，但已知此項技術(shù)者應(yīng)可輕易推及其他實施數(shù)量。
藉由本發(fā)明的結(jié)構(gòu)，制作過程中僅需進行一次激光鉆孔，制作費用較低，沒 有介電層填孔問題，亦無第二次激光鉆孔對位的問題，不需在通孔內(nèi)電鍍導電層， 簡化制程。亦無通孔內(nèi)的導電層平坦度的問題
上述的實施例僅用來例舉本發(fā)明的實施態(tài)樣，以及闡釋本發(fā)明的技術(shù)特征， 并非用來限制本發(fā)明的保護范疇。任何熟悉此技術(shù)者可輕易完成的改變或均等性的 安排均屬于本發(fā)明所主張的范圍，本發(fā)明的權(quán)利保護范圍應(yīng)以權(quán)利要求書為準。
權(quán)利要求
1.一種用于一半導體裝置的成形方法，其特征在于包含下列步驟(a)形成一導電凸塊于一底材的一表面上；(b)形成一介電層于該導電凸塊的一周圍表面；(c)設(shè)置該底材于一基材的一表面上，使具有該介電層的該導電凸塊適容置于該基材的一通孔中；以及(d)藉由蝕刻、撕除或磨除以去除該底材。
2. 如權(quán)利要求1所述的方法，其特征在于，步驟(b)更包含(e) 形成一光阻層于該底材的該表面上及該導電凸塊的該周圍表面；(f) 固化該導電凸塊的該周圍表面的一部分光阻層，以形成該介電層；以及(g) 蝕刻該介電層周圍的該光阻層。
3. 如權(quán)利要求1所述的方法，其特征在于，步驟(b)更包含-(h) 形成一介電層于該底材的該表面上及該導電凸塊的一表面上；以及(i) 去除該導電凸塊的該表面中的一底面的該介電層。
4. 如權(quán)利要求1所述的方法，其特征在于，更包含下列步驟 (j)藉由印刷或電鍍分別設(shè)置一導電體于該導電凸塊的兩端；(k)熔化該導電體以與另一半導體集成電路電性連接。
5. —種半導體裝置，包含一基材，貫設(shè)一通孔，該通孔具有一第一縱向尺寸； 一半導體集成電路，設(shè)置于該基材中；以及一導電結(jié)構(gòu)，設(shè)置于該通孔中，以與該半導體集成電路電性連接，該導電結(jié) 構(gòu)包含一導電凸塊，具有一第二縱向尺寸，且該第二縱向尺寸基本上大于該第一縱 向尺寸；以及一介電層，僅包覆于該導電凸塊的一周圍表面，且與該通孔的一側(cè)壁密接。
6. 如權(quán)利要求5所述的半導體裝置，其特征在于，介電層更包覆于該基材的一表面上，僅包覆于該導電凸塊的該周圍表面的該介電層與該通孔的該側(cè)壁密接。
7. 如權(quán)利要求5所述的半導體裝置，其特征在于，該導電凸塊為一金屬凸塊， 且該導電凸塊為T字形。
8. 如權(quán)利要求5所述的半導體裝置，其特征在于，更包含二導電體，分別設(shè) 置于該導電結(jié)構(gòu)的二端，以與該導電結(jié)構(gòu)電性連接，該導電體包含一焊線、 一錫球 或一金屬凸塊。
9. 如權(quán)利要求8所述的半導體裝置，其特征在于，藉由該導電結(jié)構(gòu)與該導電 體以和另一半導體裝置電性連接，其中該另一半導體裝置與該半導體裝置基本上具 有一相同構(gòu)造，且該另一半導體裝置與該半導體裝置為一晶圓或一晶粒。
10. 如權(quán)利要求5所述的半導體裝置，其特征在于，該介電層為一氧化層。
全文摘要
本發(fā)明用于一半導體裝置的成形方法，包含下列步驟形成一導電凸塊于一底材的一表面；形成一介電層于導電凸塊的一周圍表面；設(shè)置底材于一基材的一表面，使具有介電層的導電凸塊適容置于基材的一通孔；去除底材。所形成的半導體裝置便包含基材、半導體集成電路及一導電結(jié)構(gòu)。通孔貫設(shè)于基材中，半導體集成電路設(shè)置于基材中，導電結(jié)構(gòu)設(shè)置于通孔中，以與半導體集成電路電性連接。導電結(jié)構(gòu)包含導電凸塊以及介電層。導電凸塊的縱向尺寸大于通孔的縱向尺寸。介電層僅包覆于導電凸塊的周圍表面或更包覆于基材的部分表面上。
文檔編號H01L21/02GK101494180SQ20081000468
公開日2009年7月29日 申請日期2008年1月21日 優(yōu)先權(quán)日2008年1月21日
發(fā)明者何淑靜, 劉安鴻, 李宜璋, 蔡豪殷, 黃祥銘 申請人:南茂科技股份有限公司;百慕大南茂科技股份有限公司