專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有溝槽柵極結(jié)構(gòu)的金屬-絕緣體-半導體(MIS)類型的半導體 器件。
背景技術(shù)：
圖48是示出具有常規(guī)的溝槽柵極結(jié)構(gòu)的MIS類型的場效應晶體管(FET)的構(gòu) 造的橫截面圖。如圖48所示，在常規(guī)的垂直溝槽柵極類型的n溝道MISFET中， p基區(qū)2、 n+源區(qū)3和p+接觸區(qū)4形成于n漂移區(qū)1的第一主表面?zhèn)?，而n+漏區(qū)5 形成于n漂移區(qū)1的第二主表面?zhèn)?。柵極絕緣體6和柵電極7形成于從第一主表面 延伸穿過p基區(qū)2進入n漂移區(qū)1的溝槽8中。源電極9電連接到n+源區(qū)3和p+接觸區(qū)4，并通過層間絕緣體10與柵電極7 絕緣。漏電極ll電連接到n+漏區(qū)5。在圖48中，在p基區(qū)2中由附圖標記12指 示的虛線及在n漂移區(qū)1中由附圖標記13指示的虛線表示在MISFET處于截止狀 態(tài)時耗盡層的邊緣。圖49是示意性示出圖48中所示的A-A'處電場強度的分布的特性圖。圖49 中縱軸上的附圖標記Bl、 B2和B3分別對應于圖48中所示的A-A，處的p基區(qū)2 中的耗盡層的邊緣12(Bl)， p基區(qū)2和n漂移區(qū)1之間的pn結(jié)14(B2)以及n漂移 區(qū)1中耗盡層的邊緣13(B3)。 MISFET的耐壓對應于在最大電場強度達到圖49所 示的特性圖中的臨界電場強度時電場分布的范圍。為了減小柵-漏電容，已知在MISFET類型的半導體器件的溝槽的底部上設(shè)置 厚Si02(參見，例如美國專利申請公開No.2004/0166636，圖3)。為了減小柵-漏電 容，還已知在具有超級結(jié)結(jié)構(gòu)的MISFET中的柵電極下設(shè)置氧化物膜，在該MISFET 中p型雜質(zhì)層被設(shè)置成與n漏/漂移區(qū)相鄰(參見，例如美國專利No.5,981,996，圖 1)。還已知具有可形成Pn結(jié)的由n漏/漂移區(qū)上的Si02、 Si3N4、 Ta205、 SrTi03或 BaTi03形成的場形成區(qū)以及p基體半導體器件(參見，例如WO 2004/102670，圖 7)。還有一種已知的半導體器件，它具有一種用Si02填充溝槽下半部而溝槽上半部具有柵電極的結(jié)構(gòu)(參見，例如JP-A-2005-302925)。還有一種已知的晶體管，它具有一種將由Si02或Si3N4形成的介電層設(shè)置在柵電極下并將場板設(shè)置成與該介電層相鄰的結(jié)構(gòu)(參見，例如JP-A-2003-204064，圖4和5K)。 [專利文獻l]美國專利申請公開No. 2004/0166636 (圖3) [專利文獻2]美國專利No. 5,981,996 (圖1) [專利文獻3] WO 2004/102670 (圖7) [專利文獻4] JP-2005-302925 (圖1) [專利文獻5] JP-A-2003-204064 (圖4和5K)發(fā)明內(nèi)容要解決的技術(shù)問題需要減小諸如功率MOS(金屬氧化物半導體)FET和IGBT(絕緣柵極雙極晶體 管)之類的MIS類型的功率半導體器件的導通電阻。然而，在美國專利申請公開 No. 2004/0166636中公開的半導體器件中，從文獻顯而易見溝槽底部上的厚Si02 不會有助于減小導通電阻。因此，盡管延伸N外延層(漂移區(qū))可減小其濃度，但它 增加了 N外延層(漂移區(qū))的電阻相對于總導通電阻的比例，使得通過采用溝槽柵極 結(jié)構(gòu)增加柵電極的數(shù)量很遺憾不能實現(xiàn)減小整個器件的導通電阻。在美國專利No. 5,981,9%中公開的半導體器件中，企圖通過提供與n漏/漂移 區(qū)相鄰的p型雜質(zhì)層來減小導通電阻，但柵電極下的氧化物膜不會有助于導通電阻 的減小。當n漏/漂移區(qū)和p型雜質(zhì)層中的載流子的數(shù)量不平衡時，由于在截止狀 態(tài)下的殘余載流子，耗盡層不會擴張，導致耐壓減小。為了實現(xiàn)期望的完全耗盡， 需要精確控制n漏/漂移區(qū)和p型雜質(zhì)層中的雜質(zhì)濃度。在WO 2004/102670中公開的半導體器件中，由于場形成區(qū)是沒有電流流過的空區(qū)，提供場形成區(qū)增加了單元的寬度，不利地導致較低的集成度。此外，為了制 造該半導體器件，需要形成用于柵電極的溝槽以及比柵電極溝槽深的用于場形成區(qū)的溝槽，并且這些溝槽彼此非常接近并分別填充這些溝槽，很遺憾地導致非常復雜 的制造。在WO 2004/102670中，還公開了二極管結(jié)構(gòu)的模擬結(jié)果(WO 2004/102670， 圖4)。然而，根據(jù)由發(fā)明人進行的研究，發(fā)現(xiàn)在WO2004/102670中圖7所示的結(jié)構(gòu)很難提供可與該模擬結(jié)果比較的效果。原因如下在WO 2004/102670中圖3A所示的結(jié)構(gòu)中，pn結(jié)由相同濃度的p區(qū)和n區(qū)形 成，使得耗盡層在截止狀態(tài)下充分擴張到p區(qū)和n區(qū)兩個區(qū)。相反，在WO 2004/102670中圖7所示的結(jié)構(gòu)中，pn結(jié)由高濃度的p基體和低濃度的n漏/漂移 區(qū)形成，使得耗盡層僅擴張到n漏/漂移區(qū)。即使強制耗盡層擴張到p基體中，耗盡層將達到源區(qū)，導致?lián)舸?。為了避?這一情況，即使將p基體延伸以保證用于耗盡層擴張的足夠的范圍，位于與pn結(jié) 的場形成區(qū)相對的表面上的柵電極附近區(qū)域中的等電位面也被推入n漏/漂移區(qū)， 使得不能實現(xiàn)可與p基體的延伸相比較的耗盡層的期望的擴張。相反，在電場集中 的柵電極周圍形成了不期望的部分，不利地導致耐壓減小。此外，延伸的p基體增 加了溝道的長度，不利地導致導通電阻增加。在JP-A-2005-302925中公開的半導體器件中，需要增加漂移層的厚度以便增 加源-漏耐壓。為了維持或減小導通電阻，即使在漂移層較厚時，也需要增加柵極 驅(qū)動電壓以便可與源-漏耐壓或更高的電壓相比較。在JP-A-2003-204064中公開的 半導體器件中，提供場板不利地阻礙了更高的集成度。為了解決與有關(guān)技術(shù)相關(guān)聯(lián)的上述問題，本發(fā)明的目的是提供一種半導體器 件，它能夠在不改變漂移層的厚度的情況下保證耐壓并且在不施加高的柵極驅(qū)動電 壓的情況下減小導通電阻。本發(fā)明的另一個目的是提供一種易于制造具有這種性質(zhì) 的半導體器件的方法。解決問題的手段為了解決以上的問題并實現(xiàn)各目的，根據(jù)本發(fā)明的權(quán)利要求1的半導體器件 包括第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并 且漂移區(qū)夾在第二主表面和基區(qū)之間；形成于第二導電類型的基區(qū)的表面層上的第 一導電類型的源區(qū)；形成于第二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且漂移區(qū)夾 在第一主表面和漏區(qū)之間；與源區(qū)相鄰形成的溝槽，該溝槽從第一主表面延伸通過 基區(qū)進入漂移區(qū)；絕緣柵極結(jié)構(gòu)，該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部中形成的柵 極絕緣體和柵電極；以及填充溝槽的下半部的高介電常數(shù)電介質(zhì)；其中高介電常數(shù) 電介質(zhì)的相對介電常數(shù)大于氧化硅膜的相對介電常數(shù)。根據(jù)本發(fā)明的權(quán)利要求2的半導體器件包括第一導電類型的漂移區(qū)；形成 于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和基區(qū) 之間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于第 二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且漂移區(qū)夾在第一主表面和漏區(qū)之間；與源區(qū)相鄰形成的溝槽，該溝槽從第一主表面延伸通過基區(qū)進入漂移區(qū)；絕緣柵極結(jié) 構(gòu)，該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部中形成的柵極絕緣體和柵電極；以及填充溝槽的下半部的高介電常數(shù)電介質(zhì)；其中高介電常數(shù)電介質(zhì)的相對介電常數(shù)大于氮化硅膜的相對介電常數(shù)。根據(jù)本發(fā)明的權(quán)利要求3的半導體器件包括第一導電類型的漂移區(qū)；形成 于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和基區(qū) 之間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極區(qū)；形成 于第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且漂移區(qū)夾在第一主表面和集電 極區(qū)之間；與發(fā)射極區(qū)相鄰形成的溝槽，該溝槽從第一主表面延伸通過基區(qū)進入漂 移區(qū)；絕緣柵極結(jié)構(gòu)，該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部中形成的柵極絕緣體和 柵電極；以及填充溝槽的下半部的高介電常數(shù)電介質(zhì)；其中高介電常數(shù)電介質(zhì)的相 對介電常數(shù)大于氧化硅膜的相對介電常數(shù)。根據(jù)本發(fā)明的權(quán)利要求4的半導體器件包括第一導電類型的漂移區(qū)；形成 于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和基區(qū) 之間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極區(qū)；形成 于第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且漂移區(qū)夾在第一主表面和集電 極區(qū)之間；與發(fā)射極區(qū)相鄰形成的溝槽，該溝槽從第一主表面延伸通過基區(qū)進入漂 移區(qū)；絕緣柵極結(jié)構(gòu)，該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部中形成的柵極絕緣體和 柵電極；以及填充溝槽的下半部的高介電常數(shù)電介質(zhì)；其中高介電常數(shù)電介質(zhì)的相 對介電常數(shù)大于氮化硅膜的相對介電常數(shù)。在根據(jù)本發(fā)明的權(quán)利要求5的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求1或2 的半導體器件被構(gòu)造成使得高介電常數(shù)電介質(zhì)與漏區(qū)接觸。在根據(jù)本發(fā)明的權(quán)利要求6的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求3或4的半導體器件被構(gòu)造 成使得高介電常數(shù)電介質(zhì)與集電極區(qū)接觸。在根據(jù)本發(fā)明的權(quán)利要求7的半導 體器件中，根據(jù)本發(fā)明的權(quán)利要求1至6中的任一項的半導體器件被構(gòu)造成使 得高介電常數(shù)電介質(zhì)的最深部分比在截止狀態(tài)中耗盡層延伸到漂移區(qū)的邊緣 要深。在根據(jù)本發(fā)明的權(quán)利要求8的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求1 至7中的任一項的半導體器件被構(gòu)造成使得高介電常數(shù)電介質(zhì)與柵電極接觸。根據(jù)本發(fā)明的權(quán)利要求9的半導體器件包括第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和基區(qū)之間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于第二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且漂移區(qū)夾在第一主表面和漏區(qū)之間；與源區(qū) 相鄰形成的溝槽，該溝槽從第一主表面延伸通過基區(qū)進入漂移區(qū)；絕緣柵極結(jié)構(gòu)， 該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部中形成的柵極絕緣體和柵電極；以及填充溝槽 的下半部的多種高介電常數(shù)電介質(zhì)；其中多種高介電常數(shù)電介質(zhì)中的至少一種的相 對介電常數(shù)大于氧化硅膜的相對介電常數(shù)。根據(jù)本發(fā)明的權(quán)利要求10的半導體器件包括第一導電類型的漂移區(qū)；形 成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和基區(qū)之 間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于第二主 表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且漂移區(qū)夾在第一主表面和漏區(qū)之間；與源區(qū) 相鄰形成的溝槽，該溝槽從第一主表面延伸通過基區(qū)進入漂移區(qū)；絕緣柵極結(jié)構(gòu)， 該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部中形成的柵極絕緣體和柵電極；以及填充溝槽 的下半部的多種高介電常數(shù)電介質(zhì)，其中多種高介電常數(shù)電介質(zhì)中的至少一種的相 對介電常數(shù)大于氮化硅膜的相對介電常數(shù)。根據(jù)本發(fā)明的權(quán)利要求11的半導體器件包括第一導電類型的漂移區(qū)； 形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和 基區(qū)之間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極 區(qū)；形成于第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且漂移區(qū)夾在第一 主表面和集電極區(qū)之間；與發(fā)射極區(qū)相鄰形成的溝槽，該溝槽從第一主表面延 伸通過基區(qū)進入漂移區(qū)；絕緣柵極結(jié)構(gòu)，該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部 中形成的柵極絕緣體和柵電極；以及填充溝槽的下半部的多種高介電常數(shù)電介 質(zhì)，其中多種高介電常數(shù)電介質(zhì)中的至少一種的相對介電常數(shù)大于氧化硅膜的相對 介電常數(shù)。根據(jù)本發(fā)明的權(quán)利要求12的半導體器件包括第一導電類型的漂移區(qū)； 形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且漂移區(qū)夾在第二主表面和 基區(qū)之間；形成于第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極 區(qū)；形成于第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且漂移區(qū)夾在第一 主表面和集電極區(qū)之間；與發(fā)射極區(qū)相鄰形成的溝槽，該溝槽從第一主表面延 伸通過基區(qū)進入漂移區(qū)；絕緣柵極結(jié)構(gòu)，該絕緣柵極結(jié)構(gòu)包括在溝槽的上半部 中形成的柵極絕緣體和柵電極；以及填充溝槽的下半部的多種高介電常數(shù)電介 質(zhì)，其中多種高介電常數(shù)電介質(zhì)中的至少一種的相對介電常數(shù)大于氮化硅膜的相對 介電常數(shù)。在根據(jù)本發(fā)明的權(quán)利要求13的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求9 或10的半導體器件被構(gòu)造成使得多種高介電常數(shù)電介質(zhì)之一與漏區(qū)接觸。在 根據(jù)本發(fā)明的權(quán)利要求14的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求11或12 的半導體器件被構(gòu)造成使得多種高介電常數(shù)電介質(zhì)之一與集電極區(qū)接觸。在根據(jù)本發(fā)明的權(quán)利要求15的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求9至14中的任一項的半導體器件被構(gòu)造成使得多種高介電常數(shù)電介質(zhì)之一與柵電極接觸。在根據(jù)本發(fā)明的權(quán)利要求16的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求9至15 中的任一項的半導體器件被構(gòu)造成使得多種高介電常數(shù)電介質(zhì)之一是氧化硅 膜。在根據(jù)本發(fā)明的權(quán)利要求17的半導體器件中，根據(jù)本發(fā)明的權(quán)利要求9 至16中的任一項的半導體器件被構(gòu)造成使得多種高介電常數(shù)電介質(zhì)的設(shè)置在 最深位置的高介電常數(shù)電介質(zhì)的最深部分比在截止狀態(tài)中耗盡層延伸到漂移 區(qū)的邊緣要深。根據(jù)本發(fā)明的權(quán)利要求18的半導體器件的制造方法是一種用于制造根據(jù) 權(quán)利要求1至17中的任一項的半導體器件的方法，該方法包括在第一導電 類型的第一半導體層上設(shè)置第二導電類型的第二半導體層并形成從第二半導 體層的表面穿過第二半導體層進入第一半導體層的溝槽的溝槽形成步驟，該第 一半導體層將成為第一導電類型的漂移區(qū)，該第二半導體層將成為第二導電類 型的基區(qū)；用高介電常數(shù)電介質(zhì)填充溝槽的高介電常數(shù)電介質(zhì)形成步驟；去除 溝槽中的高介電常數(shù)電介質(zhì)的上半部的去除步驟；在溝槽中高介電常數(shù)電介質(zhì) 己被去除的部分上形成柵極絕緣體的柵極絕緣體形成步驟；以及用柵電極填充 溝槽在柵極絕緣體以內(nèi)的部分的柵電極形成步驟。據(jù)本發(fā)明的權(quán)利要求19的半導體器件的制造方法是一種用于制造根據(jù)權(quán) 利要求1至17中的任一項的半導體器件的方法，該方法包括在第一導電類 型的第一半導體層上設(shè)置第二導電類型的第二半導體層并形成從第二半導體 層的表面穿過第二半導體層進入第一半導體層的溝槽的溝槽形成步驟，該第一 半導體層將成為第一導電類型的漂移區(qū)，該第二半導體層將成為第二導電類型 的基區(qū)；形成第一高介電常數(shù)電介質(zhì)以至少覆蓋溝槽的側(cè)壁表面的第一高介電 常數(shù)電介質(zhì)形成步驟；用第二高介電常數(shù)電介質(zhì)填充溝槽中在第一高介電常數(shù) 電介質(zhì)以內(nèi)的下半部分的第二高介電常數(shù)電介質(zhì)形成步驟；以及用柵電極填充 溝槽中在第一高介電常數(shù)電介質(zhì)以內(nèi)的上半部分的柵電極形成步驟。在根據(jù)本 發(fā)明的權(quán)利要求20的半導體器件的制造方法中，根據(jù)權(quán)利要求19的柵電極形成步驟被構(gòu)造成使得柵電極是通過用第二高介電常數(shù)電介質(zhì)來填充溝槽中第 一高介電常數(shù)電介質(zhì)以內(nèi)的部分的上半部同時將雜質(zhì)摻雜到第二高介電常數(shù) 電介質(zhì)中來形成的。根據(jù)本發(fā)明的權(quán)利要求1至17，當最大電場強度在截止狀態(tài)下受柵電極下 的高介電常數(shù)電介質(zhì)區(qū)域中的極化電荷的影響達到的臨界電場強度時，電場分 布的形狀從三角形形狀(參見圖49)接近矩形形狀(參見圖2)。電場分布的面積 相應地增加，并且該面積對應于耐壓，導致耐壓提高。因此，即使漂移區(qū)中的 雜質(zhì)濃度與常規(guī)值相同，也可實現(xiàn)較高的耐壓。即，當耐壓級與常規(guī)值相同時， 導通電阻減小。此外，盡管通常很難用相對介電常數(shù)高于氮化硅膜的高介電常數(shù)電介質(zhì)填充溝槽中柵電極下的部分，但根據(jù)本發(fā)明的權(quán)利要求18至19，溝槽的下半部用高介電常數(shù)電介質(zhì)填充并且在同一溝槽的上半部中形成柵電極。 本發(fā)明的優(yōu)點利用根據(jù)本發(fā)明的半導體器件及其制造方法，可在不改變漂移層厚度的情 況下確保耐壓，并可在不施加高柵極驅(qū)動電壓的情況下減小導通電阻。利用根 據(jù)本發(fā)明的半導體器件的制造方法，可容易地制造具有這些性質(zhì)的半導體器 件。
圖1是示出根據(jù)本發(fā)明的第一實施例的溝槽柵極類型的MISFET的構(gòu)造的橫 截面圖。圖2是圖解示出在圖1所示的C-C'處電場強度分布的特性圖。 圖3是示出在用于分析圖1的MISFET的特性的模擬中使用的MISFET的構(gòu) 造的橫截面圖。圖4是示出在圖3的MISFET中高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr和導通 電阻RonA之間的關(guān)系的模擬結(jié)果的特性圖。圖5是示出在圖3的MISFET中高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr、導通 電阻RonA和耐壓BV之間的關(guān)系的模擬結(jié)果的特性圖。圖6是示出在圖3的MISFET中高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr和電場 分布之間的關(guān)系的模擬結(jié)果的特性圖。圖7是示出在圖3的MISFET中將相對介電常數(shù)sr設(shè)置為1時電位的模擬結(jié) 果的橫截面圖。圖8是示出在圖3的MISFET中將相對介電常數(shù)er設(shè)置為3.9時電位的模擬 結(jié)果的橫截面圖。圖9是示出在圖3的MISFET中將相對介電常數(shù)sr設(shè)置為7時電位的模擬結(jié) 果的橫截面圖。圖10是示出在圖3的MISFET中將相對介電常數(shù)sr設(shè)置為12時電位的模擬 結(jié)果的橫截面圖。圖11是示出在圖3的MISFET中將相對介電常數(shù)sr設(shè)置為40時電位的模擬 結(jié)果的橫截面圖。圖12是示出在圖3的MISFET中將相對介電常數(shù)sr設(shè)置為IOO時電位的模擬結(jié)果的橫截面圖。圖13是示出在圖3的MISFET中將相對介電常數(shù)er設(shè)置為300時電位的模擬 結(jié)果的橫截面圖。圖14是示出根據(jù)本發(fā)明的第二實施例的溝槽柵極類型的MISFET的構(gòu)造的橫 截面圖。圖15是示出在用于分析圖14的MISFET的特性的模擬中使用的MISFET構(gòu) 造的橫截面圖。圖16是用于解釋圖15所示的MISFET中溝槽較深的原因的部分、放大橫截 面圖。圖17是用于解釋圖15所示的MISFET中溝槽較深的原因的部分、放大橫截 面圖。圖18是示出在圖15的MISFET中高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr和導 通電阻RonA之間的關(guān)系的模擬結(jié)果的特性圖。圖19是示出在圖15的MISFET中高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr、導 通電阻RonA和耐壓BV之間的關(guān)系的模擬結(jié)果的特性圖。圖20是示出在圖15的MISFET中高介電常數(shù)電介質(zhì)的相對介電常數(shù)er和電 場分布之間的關(guān)系的模擬結(jié)果的特性圖。圖21是示出在圖15的MISFET中將相對介電常數(shù)sr設(shè)置為1時電位的模擬 結(jié)果的橫截面圖。圖22是示出在圖15的MISFET中將相對介電常數(shù)sr設(shè)置為3.9時電位的模 擬結(jié)果的橫截面圖。圖23是示出在圖15的MISFET中將相對介電常數(shù)sr設(shè)置為7時電位的模擬結(jié)果的橫截面圖。圖24是示出在圖15的MISFET中將相對介電常數(shù)sr設(shè)置為12時電位的模擬 結(jié)果的橫截面圖。圖25是示出在圖15的MISFET中將相對介電常數(shù)er設(shè)置為40時電位的模擬 結(jié)果的橫截面圖。圖26是示出在圖15的MISFET中將相對介電常數(shù)sr設(shè)置為100時電位的模 擬結(jié)果的橫截面圖。圖27是示出在圖15的MISFET中將相對介電常數(shù)sr設(shè)置為300時電位的模 擬結(jié)果的橫截面圖。圖28是示出在圖15的MISFET中漂移濃度和耐壓BV之間的關(guān)系的模擬結(jié) 果的特性圖。圖29是示出在圖15的MISFET中漂移濃度和導通電阻RonA之間的關(guān)系的 模擬結(jié)果的特性圖。圖30是示出在將圖15的MISFET中內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常 數(shù)sr設(shè)置為3.9時漂移濃度和電場分布之間的關(guān)系的模擬結(jié)果的特性圖。圖31是示出在將圖15的MISFET中內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常 數(shù)sr設(shè)置為12時漂移濃度和電場分布之間的關(guān)系的模擬結(jié)果的特性圖。圖32是示出在將圖15的MISFET中內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常 數(shù)sr設(shè)置為40時漂移濃度和電場分布之間的關(guān)系的模擬結(jié)果的特性圖。圖33是示出在將圖15的MISFET中內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常 數(shù)sr設(shè)置為100時漂移濃度和電場分布之間的關(guān)系的模擬結(jié)果的特性圖。圖34是示出在將圖15的MISFET中內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常 數(shù)er設(shè)置為300時漂移濃度和電場分布之間的關(guān)系的模擬結(jié)果的特性圖。圖35是圖解示出由圖22中的虛線圈出的部分的放大橫截面圖。圖36是圖解示出由圖27中的虛線圈出的部分的放大橫截面圖。圖37是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖38是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖39是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖40是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法的橫截面圖。圖41是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖42是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖43是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖44是示出根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖45是示出根據(jù)本發(fā)明的第四實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖46是示出根據(jù)本發(fā)明的第四實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖47是示出根據(jù)本發(fā)明的第四實施例的溝槽柵極類型的MISFET的制造方法 的橫截面圖。圖48是示出常規(guī)的溝槽柵極類型的MISFET的構(gòu)造的橫截面圖。圖49是圖解示出在圖48所示的A-A'處電場強度的分布的特性圖。附圖標記的說明21漂移區(qū)22基區(qū)23源區(qū)25漏區(qū)26柵極絕緣體27柵電極28溝槽33耗盡層的邊緣35、 36、 37高介電常數(shù)電介質(zhì)具體實施方式
將參考附圖詳細描述根據(jù)本發(fā)明的半導體器件及其制造方法的優(yōu)選實施例。在正文和附圖中，具有n或p前綴的層和區(qū)域表示它們包括電子或空穴作為多數(shù)載 流子。附加到n和p上的符號"+ "表示具有符號"+ "的層或區(qū)域的雜質(zhì)濃度比沒有該符號的區(qū)域要高。在以下實施例和附圖的描述中，相同的構(gòu)造具有相同的附 圖標記并且將省略其多余的描述。 第一實施例圖1是示出根據(jù)本發(fā)明的第一實施例的溝槽柵極類型的MISFET的構(gòu)造的橫 截面圖。圖1示出包括半導體器件的主要部分的半個單元。實際的半導體器件的總 構(gòu)造具有在兩側(cè)上連續(xù)的圖1所示的半個單元構(gòu)造，使得相鄰的構(gòu)造關(guān)于其間的邊緣線對稱(同樣適用于圖14)。如圖1所示，在根據(jù)第一實施例的垂直溝槽柵極類型的n溝道MISFET中，p 基區(qū)2形成于n漂移區(qū)21的第一主表面?zhèn)壬?，而n+漏區(qū)25形成于n漂移區(qū)21的 第二主表面?zhèn)?。n+源區(qū)23和p+接觸區(qū)24彼此相鄰地形成于p基區(qū)22的表面層上。與n+源區(qū)23相鄰形成的溝槽28從第一主表面延伸通過p基區(qū)22和n漂移區(qū) 21進入n+漏區(qū)25。用高介電常數(shù)的電介質(zhì)35填充溝槽28的下半部一具體地是由 p基區(qū)22和n漂移區(qū)21形成的pn結(jié)34以下的部分。高介電常數(shù)電介質(zhì)35的相 對介電常數(shù)高于氧化硅膜的相對介電常數(shù)(Si02，相對介電常數(shù)3.9)。高介電常數(shù)電介質(zhì)35的例子包括氮化硅膜(Si3N4，相對介電常數(shù)高達7)、 A1203(相對介電常數(shù)8.5至10)、硅酸鹽(ZrAlxOy，相對介電常數(shù)10至20)、氨 乙酸二羥鋁(HfAlxOy，相對介電常數(shù)10至20)、 Zr02(相對介電常數(shù)11至18.5)、 Hf02(相對介電常數(shù)24)、 Ta205(相對介電常數(shù)高達25)、 1^203(相對介電常數(shù) 27)、 CoTi03(相對介電常數(shù)40)、 SrTi03(相對介電常數(shù)300)或BaTi03(相對介電 常數(shù)高達5000)，但不限于此。高介電常數(shù)電介質(zhì)35最好是相對介電常數(shù)比氮 化硅膜的相對介電常數(shù)要高的材料。柵極絕緣體26沿溝槽28與p基區(qū)22接觸的側(cè)壁表面部分設(shè)置。用柵電極27 填充溝槽28在柵極絕緣體26內(nèi)的部分。柵電極27與高介電常數(shù)電介質(zhì)35接觸。 高介電常數(shù)電介質(zhì)35可以不與柵電極27或n+漏區(qū)25接觸。然而，如果高介電常 數(shù)電介質(zhì)35與柵電極27和n+漏區(qū)25之一或兩者接觸，則與其接觸的部分的電位 是固定的，使得在高介電常數(shù)電介質(zhì)35及由此的n漂移區(qū)21中的電位分布或電場 分布有利地保持穩(wěn)定。源電極29電連接到n+源區(qū)23和p+接觸區(qū)24。另一方面，源電極29通過層 間絕緣體30與柵電極27絕緣。漏電極31電連接到n+漏區(qū)25。在圖1中，p基區(qū)22中由附圖標記32指示的虛線以及n漂移區(qū)21中由附圖標記33指示的虛線表示 在MISFET處于截止狀態(tài)時耗盡層的邊緣。高介電常數(shù)電介質(zhì)35的存在引起這樣一種情況，其中極化的電荷主要決定截 止狀態(tài)下的電場分布，使得如圖l所示，高介電常數(shù)電介質(zhì)35附近的耗盡層延伸 使其被向下拉，即，朝向高介電常數(shù)電介質(zhì)35的下端。因此，將遠離高介電常數(shù) 電介質(zhì)35的半導體區(qū)域中的耗盡層的深度(山)與高介電常數(shù)電介質(zhì)35的最深部分 的深度(cy進行比較，(12被設(shè)計成比d,深。只要采用這一設(shè)計，(12可以是使得高介電常數(shù)電介質(zhì)35的最深部分在n漂移 區(qū)21中終止的深度。然而，因為較短的漂移區(qū)有效地減小導通電阻，所以高介電 常數(shù)電介質(zhì)35的最深部分較佳地達到n+漏區(qū)25，如圖1所示?；蛘?，可將d2設(shè)計成比山短。在這種情況下，因為n漂移區(qū)21面向高介電 常數(shù)電介質(zhì)35側(cè)壁的部分的長度變短，由于減小的寄生電容而可預期柵極充電特 性的提高，假設(shè)保持了相同的耐壓。在(drd2)/d,《0.1的情況下，因為(山-d2)—n漂 移區(qū)21不面向高介電常數(shù)電介質(zhì)35的厚部用作緩沖層，所以耐壓變得高于cb比 d,深的情況。此外，因為n漂移區(qū)21的寬度增加厚度(d廣d2)，所以RonA(Q cm2) 稍有減少，由此改進了耐壓和RonA之間的折衷。然而，在(d廣d2)/d^0.1的情況下， 在溝槽28的角落處n漂移區(qū)21和高介電常數(shù)電介質(zhì)35之間的界面處發(fā)生電場集 中，使得耐壓不利地與比率cV^的減小成比例地劣化。圖2是示意性示出在圖1所示的C-C'處的電場強度的分布的特性圖。圖2中 縱軸上的附圖標記El、 E2和E3分別對應于圖1中所示的C-C，處的p基區(qū)22中 的耗盡層的邊緣32(E1)， p基區(qū)22和n漂移區(qū)21之間的pn結(jié)34(E2)以及n漂移 區(qū)21中耗盡層的邊緣33(E3)。如圖2所示，在最大電場強度達到臨界電場強度時 電場分布的形狀接近矩形形狀。因此，由于在最大電場強度達到臨界電場強度(對 應于耐壓)時電場分布的面積變得大于常規(guī)值(參見圖49)，耐壓相對于常規(guī)值得到 提高。*艮據(jù)M. Bhatnagar等人的題為"Analysis of silicon carbide power device performance" (Proc. ISPSD (1991)，第176-180頁)，所謂的硅關(guān)于導通電阻的極限 由以下方程式給出RonA=5.93xl(T9xVb25 [Qcm2]其中Vb[V]是耐壓，Ron[Q]是導通電阻而A[cm"是芯片的表面面積。 當將具有高相對介電常數(shù)的材料用作高介電常數(shù)電介質(zhì)35時，導通電阻可低于硅極限。當導通電阻低于硅極限時，就不需要提供JP-A-2003-204064中公開的 半導體器件中使用的場板，得到較小的半導體器件。此外，與JP-A-2005-302925 中公開的半導體器件不同，不需要施加高的柵極驅(qū)動電壓?，F(xiàn)在描述如圖1所示構(gòu)造的MISFET的特性的模擬結(jié)果。圖3是示出模擬中 使用的MISFET的半個單元的橫截面圖。在圖3中，盡管高介電常數(shù)電介質(zhì)35具 有雙層結(jié)構(gòu)，包括沿溝槽28的側(cè)壁表面和底表面的外部以及填充在外部內(nèi)的內(nèi)部， 外部和內(nèi)部由相同的材料形成，使得它們可有效地集成，即，圖3所示的構(gòu)造與圖 l相同。耐壓級是60V。如圖3所示，從第一主表面到pn結(jié)34的深度Xjl，從pn結(jié) 34到n漂移區(qū)21和n+漏區(qū)25之間的界面的深度Xj2以及從n漂移區(qū)21和n+漏區(qū) 25之間的界面到第二主表面的深度XjN(即，n+漏區(qū)25的厚度)分別是0.8|im，3.1pm 和O.l)im。從第一主表面到溝槽28的底部(高介電常數(shù)電介質(zhì)35的最深部分)的深 度Dt是3.9pm。柵極絕緣體26的厚度是500埃。柵電極27由摻雜多晶硅形成。P 基區(qū)22中的雜質(zhì)濃度是2xl017cm'3。圖4是示出高介電常數(shù)電介質(zhì)的相對介電常數(shù)er和導通電阻RonA之間的關(guān) 系的模擬結(jié)果的特性圖。在圖4中，穿過特性圖的粗虛線表示硅極限，而在相對介 電常數(shù)sr大于1000的范圍中繪制的細虛線表示在等于IOOO或以下的范圍中的曲 線外推的部分。在調(diào)節(jié)n漂移區(qū)21中的濃度使得耐壓被設(shè)置成60V時可獲得圖4 所示的模擬結(jié)果。從圖4中可看出在耐壓級是60V，并且高介電常數(shù)電介質(zhì)35的 相對介電常數(shù)至少為約40時，導通電阻變得低于硅極限。因此，在該耐壓級中， 高介電常數(shù)電介質(zhì)35的相對介電常數(shù)至少為40更佳。例如，適用于高介電常數(shù)電 介質(zhì)35的材料包括CoTi03、 SrTi03和BaTi03。圖5是示出高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr、導通電阻RonA和耐壓BV 之間的關(guān)系的模擬結(jié)果的特性圖。在n漂移區(qū)21的濃度是2xl0"cm—3，柵-源電壓 是IOV，漏-源電壓是0.1V時(將相同的條件應用到圖6至13中所示的模擬結(jié)果)， 可獲得圖5中所示的模擬結(jié)果。從圖5可看出通過增加高介電常數(shù)電介質(zhì)35的相 對介電常數(shù)sr，可增加耐壓，同時可減小導通電阻RonA。因此，即使在n漂移區(qū) 21的厚度、濃度和柵極驅(qū)動電壓與常規(guī)使用的相同時，也可實現(xiàn)增加的耐壓和減 小的導通電阻RonA。圖6是示出高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr和電場分布之間的關(guān)系的模 擬結(jié)果的特性圖。在圖6中附圖標記E4、 E2和E5分別對應于圖3中的第一主表面(E4)、 p基區(qū)22和n漂移區(qū)21之間的pn結(jié)34(E2)以及第二主表面(E5)。在下文 中，將第一和第二主表面分別稱為襯底正面和襯底背面。從圖6可看出通過增加高 介電常數(shù)電介質(zhì)35的相對介電常數(shù)sr，在pn結(jié)34(E2)附近的H部中的電場減小， 并且電場強度的分布沿溝槽深度方向接近均勻值。即，如參考圖2所述，增加的相 對介電常數(shù)sr導致電場分布的形狀接近矩形形狀，因此增加了電場分布的面積， 使得耐壓相對于常規(guī)值得到提高。同樣，在導通狀態(tài)下，由于相同的原因，增加的 相對介電常數(shù)sr減小了漏-源電位梯度，得到減小的導通電阻RonA。圖7、 8、 9、 10、 11、 12和13是示出在將相對介電常數(shù)sr分別設(shè)置為1、 3.9、 7、 12、 40、 100和300時MISFET中的電位的模擬結(jié)果的橫截面圖。這些附圖中 的每一個都示出在將耐壓BV施加到源電極和漏電極之間時的電位分布，并且在n 漂移區(qū)21和p基區(qū)22中，等電位線40的兩個邊緣是耗盡層的兩個邊緣。從圖7 至13可看出當高介電常數(shù)電介質(zhì)35的相對介電常數(shù)sr增加時耗盡層在溝槽28的 深度方向上擴張得更深。因此，即使在n漂移區(qū)21的厚度和濃度與常規(guī)值相同時 耐壓也得到提高。還可看到在導通狀態(tài)下，漏-源電位梯度減小，得到減小的導通 電阻RonA。第二實施例圖14是示出根據(jù)本發(fā)明的第二實施例的溝槽柵極類型的MISFET的半個單元 的構(gòu)造的橫截面圖。如圖14所示，根據(jù)第二實施例的MISFET與第一實施例的不 同在于填充柵電極27以下的部分的高介電常數(shù)電介質(zhì)35具有雙層結(jié)構(gòu)，該雙層結(jié) 構(gòu)包括外部高介電常數(shù)電介質(zhì)36以及內(nèi)部高介電常數(shù)電介質(zhì)37。由于其它結(jié)構(gòu)與 第一實施例相同，所以它們具有相同的附圖標記并省略其描述。有利地選擇外部和內(nèi)部中的高介電常數(shù)電介質(zhì)36和37的相對介電常數(shù)，使其高于氧化硅膜(Si02)的相對介電常數(shù)，較佳的是高于氮化硅膜(Si3N4)的相對介電常數(shù)。這些高介電常數(shù)電介質(zhì)36和37的例子包括在實施例1中舉例說明的各種材 料，但不限于此。外部和內(nèi)部中的高介電常數(shù)電介質(zhì)36和37之一可以是氧化硅膜 (Si02)。第一實施例是其中外部和內(nèi)部高介電常數(shù)電介質(zhì)36和37由相同的高介電 常數(shù)電介質(zhì)形成的特殊情況。在圖14中的J-J'處的電場強度的分布類似于圖2的特性曲線中圖解示出的。 此外，在第二實施例中，當具有高相對介電常數(shù)的材料被用于高介電常數(shù)電介質(zhì) 36和37中的至少一個時，導通電阻可低于硅極限。在該情況下，不需要提供 JP-A-2003-204064中公開的半導體器件中使用的場板，得到較小的半導體器件。此外，與JP-A-2005-302925中公開的半導體器件不同，不需要施加高的柵極驅(qū)動電壓。現(xiàn)在描述如圖14所示構(gòu)造的MISFET的特性的模擬結(jié)果。圖15是示出模擬 中使用的MISFET的半個單元的橫截面圖。耐壓級是60V。如圖15所示，從襯底正面(第一主表面)到pn結(jié)34的深度Xjl，從pn結(jié)34 到n漂移區(qū)21和n+漏區(qū)25之間的界面的深度Xj2以及從n漂移區(qū)21和n+漏區(qū)25 之間的界面到襯底背面(第二主表面)的深度XjN(即，n+漏區(qū)25的厚度)分別是 0.8pm， 3.1pm和6.4pm。從第一主表面到溝槽28的底部(外部高介電常數(shù)電介質(zhì) 36的最深部分)的深度Dt是10.2pm。柵極絕緣體26的厚度是500埃。柵電極27 由摻雜多晶硅形成。p基區(qū)22中的雜質(zhì)濃度是2xl017cm'3。外部高介電常數(shù)電介質(zhì) 36是氧化硅膜(Si02)。溝槽28較深的原因如下如圖16所示，如果溝槽28較淺，在等電位線41、 42、 43、 44和45中，接近耗盡層邊緣的等電位線41、 42和43在溝槽28的底部 壓縮，導致電場集中并由此減小耐壓。相反，如圖17所示，通過充分加深溝槽28， 使得它延伸到n+漏區(qū)25，接近耗盡層邊緣的等電位線41、 42和43將不會達到溝 槽28的底部一溝槽28的底部是外部高介電常數(shù)電介質(zhì)36，從而防止了電場集中 并能維持高耐壓。當內(nèi)部高介電常數(shù)電介質(zhì)37是SrTi03時，獲得了圖16和17中 所示的模擬結(jié)果。圖18是示出內(nèi)部高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr和導通電阻RonA之間 的關(guān)系的模擬結(jié)果的特性圖。在圖18中，穿過特性圖的粗虛線表示硅極限，而在 相對介電常數(shù)er大于300的范圍中繪制的細虛線表示從300以下的范圍中的曲線 外推的部分。在調(diào)節(jié)n漂移區(qū)21的濃度使得耐壓被設(shè)置成60V時可獲得圖18所 示的模擬結(jié)果。如從圖18和4之間的比較所顯而易見的，可看出在耐壓級是60V 時，導通電阻RonA對相對介電常數(shù)sr的依賴趨勢類似于第一實施例。在第二實施例中，當內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)至少約是40 時，導通電阻低于硅極限。因此，在該耐壓級中，內(nèi)部高介電常數(shù)電介質(zhì)37的相 對介電常數(shù)至少為40更佳。例如，適用于內(nèi)部高介電常數(shù)電介質(zhì)37的材料包括 CoTi03、 SrTi03和BaTi03。圖19是示出內(nèi)部高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr、導通電阻RonA和耐 壓BV之間的關(guān)系的模擬結(jié)果的特性圖。在n漂移區(qū)21的濃度是2xl0"cm—3，柵-源電壓是IOV，漏-源電壓是0.1V時(將相同的條件應用到圖20至27中所示的模擬結(jié)果)，可獲得圖19中所示的模擬結(jié)果。如從圖19和5之間的比較顯而易見的，可看出導通電阻RonA和耐壓BV對相對介電常數(shù)sr的依賴趨勢類似于第一實施 例。圖20是示出內(nèi)部高介電常數(shù)電介質(zhì)的相對介電常數(shù)sr和電場分布之間的關(guān)系 的模擬結(jié)果的特性圖。在圖20中附圖標記K1、 K2和K3分別對應于圖15中的襯 底正面(K1)、 p基區(qū)22和n漂移區(qū)21之間的pn結(jié)34(K2)以及n漂移區(qū)21和n+ 漏區(qū)25之間的界面(K3)。如從圖20和6之間的比較顯而易見的，可看出內(nèi)部高介 電常數(shù)電介質(zhì)37的相對介電常數(shù)sr和電場強度的分布之間的關(guān)系的趨勢類似于第 一實施例。圖21、 22、 23、 24、 25、 26和27是示出在將內(nèi)部高介電常數(shù)電介質(zhì)37的相 對介電常數(shù)sr分別設(shè)置為1、 3.9、 7、 12、 40、 100和300時MISFET中的電位的 模擬結(jié)果的橫截面圖。這些附圖中的每一個都示出在將耐壓BV施加到源電極和漏 電極之間時的電位分布，并且在n漂移區(qū)21和p基區(qū)22中，等電位線40的兩個 邊緣是耗盡層的兩個邊緣。從圖21至27可看出當內(nèi)部高介電常數(shù)電介質(zhì)37的相 對介電常數(shù)sr增加時耗盡層在溝槽28的深度方向上擴張得更深。因此，即使在n 漂移區(qū)21的厚度和濃度與常規(guī)值相同時耐壓也得到提高。還可看到在導通狀態(tài)下， 漏-源電位梯度減小，得到減小的導通電阻RonA。圖28是示出n漂移區(qū)中的雜質(zhì)濃度和耐壓BV之間的關(guān)系的模擬結(jié)果的特性 圖。從圖28可看出當內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr增加時，耐壓 BV具有峰值的n漂移區(qū)21的雜質(zhì)濃度偏移到較高的濃度側(cè)。例如，當內(nèi)部高介 電常數(shù)電介質(zhì)37的相對介電常數(shù)sr是100時，耐壓BV在n漂移區(qū)21的雜質(zhì)濃 度(在下文中稱為漂移濃度)是0.5xl0"cm—s時具有峰值。相反，當內(nèi)部高介電常數(shù) 電介質(zhì)37的相對介電常數(shù)sr是300時，耐壓BV在漂移濃度是2><1016cm—3時具有 峰值，這示出了與相對介電常數(shù)是100的情況相比漂移濃度向較高的濃度側(cè)偏移。 圖29是示出漂移濃度和導通電阻RonA之間的關(guān)系的模擬結(jié)果的特性圖?，F(xiàn)在描述耐壓BV具有峰值的機制。圖30、 31、 32、 33和34是示出在將內(nèi) 部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr設(shè)置為3.9、 12、 40、 100和300時漂移 濃度和電場分布之間的關(guān)系的模擬結(jié)果的特性圖。在下文中將耐壓具有峰值的漂移 濃度稱為耐壓峰處的濃度。當漂移濃度低于耐壓峰處的濃度時，如果漂移濃度如圖30至34所示地增加， 則在L部中的電場強度保持臨界值。然而，M部中的電場強度增加。這對增加耐壓起作用。然后，由于M部中電場強度的增加引起的電場分布的面積的增加超過 由于L部中電場強度的減小引起的電場分布面積的減小，使得耐壓將隨著漂移濃 度的增加而增加。當漂移濃度高于耐壓峰處的濃度時，由于L部中電場強度的減 小引起的電場分布的面積的減小超過由于M部中電場強度的增加引起的電場分布面積的增加，耐壓減小。當漂移濃度進一步增加，M部中的電場強度達到臨界值 并且耗盡層在溝槽28中的淺處終止，致使耐壓進一步減小?，F(xiàn)在描述L部和M部中的電場強度的趨勢。如圖30至34所示，對于內(nèi)部高 介電常數(shù)電介質(zhì)37的相同的相對介電常數(shù)sr，漂移濃度越低，L部中電場強度越 高。對于相同的漂移濃度，內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)er越高，L 部中的電場強度越高(稍后將描述該原因)，使得將L部中的電場強度保持為臨界值 的漂移濃度的極限偏移到較高濃度側(cè)。在M部中，對于相同的漂移濃度，內(nèi)部高 介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr越高，由于高介電常數(shù)電介質(zhì)37減小電場 所以電場強度越低。根據(jù)以上的描述，由于內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr變得更高， 耐壓BV具有峰值的位置偏移到漂移濃度的較高濃度側(cè)。當漂移濃度低于耐壓峰處 的濃度時，內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr越高，耐壓增高得越顯著。 這是因為，如上所述，相對介電常數(shù)er越高，M部中的電場強度越低，使得耐壓 可增加到臨界電場強度。現(xiàn)在將描述對于相同的漂移濃度在內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù) er變高時L部中的電場強度變高的原因。為了解釋的目的，在圖22和27中，假 設(shè)al是內(nèi)部高介電常數(shù)電介質(zhì)37中的耗盡層的邊緣處的等電位線的最大深度并假 設(shè)a2是從襯底正面至n漂移區(qū)21中的耗盡層的邊緣的距離。如從圖22和27之間 的比較顯而易見的，發(fā)現(xiàn)當內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr較高時(圖 27，相對介電常數(shù)sr: 300)al和a2之間的差大于當內(nèi)部高介電常數(shù)電介質(zhì)37的相 對介電常數(shù)sr較低時(圖22，相對介電常數(shù)sr: 3.9)的差。圖35和36是圖解示出由圖22和27中的虛線圈出的部分的放大橫截面圖。 如從圖35和36之間的比較顯而易見的，發(fā)現(xiàn)當內(nèi)部高介電常數(shù)電介質(zhì)37的相對 介電常數(shù)sr較大時(圖36，相對介電常數(shù)sr: 300)， n漂移區(qū)21和外部髙介電常數(shù) 電介質(zhì)36之間的界面處的等電位線46、 47和48的曲率要大于當內(nèi)部高介電常數(shù) 電介質(zhì)37的相對介電常數(shù)sr較小時(圖35，相對介電常數(shù)sr: 3.9)的曲率。如圖 36所示，當內(nèi)部高介電常數(shù)電介質(zhì)37的相對介電常數(shù)sr較大時，外部高介電常數(shù)電介質(zhì)36中的等電位線46、 47和48變得平行于溝槽的側(cè)壁，使得電場可能集中， 導致L部中電場強度增加。 第三實施例圖37至44是示出制造根據(jù)本發(fā)明的第三實施例的溝槽柵極類型的MISFET 的方法橫截面圖。首先，在將作為n+漏區(qū)25的n+襯底上外延生長將作為n漂移區(qū) 21的n半導體層。隨后將諸如硼離子之類的p型雜質(zhì)注入到外延生長層的表面， 然后通過熱擴散提供p半導體層，它將作為p基區(qū)22(圖37)。其后，使用反應離子蝕刻以形成從p半導體層表面延伸到n+襯底(圖38)中的 溝槽28。然后，使用熱氧化以用氧化硅膜(SiO。覆蓋溝槽28的內(nèi)表面(圖39)。在 根據(jù)第二實施例的MISFET中氧化硅膜是外部高介電常數(shù)電介質(zhì)36。通過用氧化 硅膜覆蓋溝槽28的內(nèi)表面，使得溝槽的側(cè)壁在化學上穩(wěn)定。這還減小了在MISFET 完成時的柵-漏電容。其后，沉積高介電常數(shù)電介質(zhì)材料以用高介電常數(shù)電介質(zhì)37來填充溝槽28 的內(nèi)部(圖40)。隨后，使用干法蝕刻，以去除外部高介電常數(shù)電介質(zhì)36和內(nèi)部高 介電常數(shù)電介質(zhì)37的上半部(圖41)。然后，使用熱氧化，以在溝槽28的上半部中 的側(cè)壁表面上形成柵極絕緣體26(圖42)。再次用由雜質(zhì)重度摻雜的多晶硅填充溝 槽28中的柵極絕緣體26的內(nèi)部，以形成柵電極27(圖43)。最后，注入諸如砷和硼離子之類的n型和p型雜質(zhì)，然后進行熱擴散以提供 n+源區(qū)23和p+接觸區(qū)24。其后，將類似于制造半導體器件的典型方法的工藝用于 形成源電極29、層間絕緣體30和漏電極30(圖44)，然后完成圖14所示的根據(jù)第 二實施例的MISFET。作為一個特殊情況，如果在圖39所示的工藝中，將與內(nèi)部 高介電常數(shù)電介質(zhì)37相同的材料用于外部高介電常數(shù)電介質(zhì)36，則完成了圖l所 示的根據(jù)第一實施例的MISFET。第四實施例圖45至47是示出根據(jù)本發(fā)明的第四實施例的溝槽柵極類型的MISFET的制 造方法的橫截面圖。正如在第三實施例中，首先進行圖37至39所示的工藝，以用 氧化硅膜(Si02)覆蓋溝槽28的內(nèi)表面(圖39)。其后沉積高介電常數(shù)電介質(zhì)材料，以 用內(nèi)部高介電常數(shù)電介質(zhì)37填充溝槽28的下半部。在該工藝中，高介電常數(shù)電介 質(zhì)37的沉積在其完成之前終止以保證不填滿將形成柵電極的區(qū)域。在溝槽28的上 半部中溝槽的側(cè)壁上，S卩，在將形成柵電極的區(qū)域中，保留了作為外部高介電常數(shù) 電介質(zhì)36的氧化硅膜，該膜進而成為柵極絕緣體26(圖45)。其后，用與內(nèi)部高介電常數(shù)電介質(zhì)37相同的材料填充溝槽28中的柵極絕緣體26的內(nèi)部，以填滿溝槽28的上半部。在該工藝中，用雜質(zhì)重度摻雜填充在溝槽 28的上半部中的高介電常數(shù)電介質(zhì)37，以賦予其導電性，使其用作柵電極27(圖 46)。由此，內(nèi)部高介電常數(shù)電介質(zhì)37和柵電極27可有利地以連續(xù)的過程來制造。 優(yōu)點還在于柵電極27和內(nèi)部高介電常數(shù)電介質(zhì)37是集成的，使得其間的界面處的 應力減小。最后，正如在第三實施例中，形成n+源區(qū)23、 p+接觸區(qū)24、源電極29、層間 絕緣體30和漏電極3 l(圖47)，然后完成如圖14所示的根據(jù)第二實施例的MISFET。 作為一個特殊情況，如果在圖39所示的工藝中，將與內(nèi)部高介電常數(shù)電介質(zhì)37 相同的材料用于外部高介電常數(shù)電介質(zhì)36，則完成了圖l所示的根據(jù)第一實施例 的MISFET。例如，當SrTi03用于形成內(nèi)部高介電常數(shù)電介質(zhì)37時，可形成用鈮(Nb)摻雜 的SrTiCM乍為柵電極27。以上描述的發(fā)明不限于以上的實施例，并可對其進行各種改變。例如，實施 例中陳述的尺寸和濃度僅作為示例提供，并且本發(fā)明不限于這些值。盡管在實施例 中第一導電類型是n型，而第二導電類型是p型，但可在第一導電類型是p型而第 二導電類型是n型時同樣地實施本發(fā)明。柵電極下的高介電常數(shù)電介質(zhì)區(qū)可由多種 材料形成。在這種情況下，具有相對高的相對介電常數(shù)的材料可連同在較高介電常 數(shù)材料周圍或內(nèi)部的諸如氧化硅膜之類的具有相對低的相對介電常數(shù)的材料一起 使用。本發(fā)明不僅適用于MISFET，還適用于IGBT。當將本發(fā)明應用于IGBT時， 以上描述中的n+源區(qū)23和n+漏區(qū)25可分別被n+發(fā)射極區(qū)和p+集電極區(qū)替換。此 外，可在漂移區(qū)和p+集電極區(qū)之間形成n+緩沖區(qū)。工業(yè)實用性如上所述，根據(jù)本發(fā)明的半導體器件及其制造方法用于具有溝槽柵極結(jié)構(gòu) 的MIS類型的半導體器件，尤其適用于諸如MISFET和IGBT之類的需要高耐 壓和高電流容量的功率半導體器件。
權(quán)利要求
1.一種半導體器件，包括第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于所述第二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且所述漂移區(qū)夾在所述第一主表面和所述漏區(qū)之間；與所述源區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所述基區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕緣體和柵電極；以及填充所述溝槽的下半部的高介電常數(shù)電介質(zhì)；其中所述高介電常數(shù)電介質(zhì)的相對介電常數(shù)大于氧化硅膜的相對介電常數(shù)。
2. —種半導體器件，包括.-第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于所述第二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且所述漂移區(qū)夾在所 述第一主表面和所述漏區(qū)之間；與所述源區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所述基 區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的高介電常數(shù)電介質(zhì)；其中所述高介電常數(shù)電介質(zhì)的相對介電常數(shù)大于氮化硅膜的相對介電常數(shù)。
3. —種半導體器件，包括 第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極區(qū)；形成于所述第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且所述漂移區(qū)夾 在所述第一主表面和所述集電極區(qū)之間；與所述發(fā)射極區(qū)相鄰形成的溝槽，所述溝槽從所述第一主表面延伸通過所述 基區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的高介電常數(shù)電介質(zhì)；其中所述高介電常數(shù)電介質(zhì)的相對介電常數(shù)大于氧化硅膜的相對介電常數(shù)。
4. 一種半導體器件，包括 第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極區(qū)；形成于所述第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且所述漂移區(qū)夾 在所述第一主表面和所述集電極區(qū)之間；與所述發(fā)射極區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所 述基區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的高介電常數(shù)電介質(zhì)；其中所述高介電常數(shù)電介質(zhì)的相對介電常數(shù)大于氮化硅膜的相對介電常數(shù)。
5. 如權(quán)利要求1或2所述的半導體器件，其特征在于，所述高介電常數(shù) 電介質(zhì)與所述漏區(qū)接觸。
6. 如權(quán)利要求3或4所述的半導體器件，其特征在于，所述高介電常數(shù) 電介質(zhì)與所述集電極區(qū)接觸。
7. 如權(quán)利要求1至6中的任一項所述的半導體器件，其特征在于，所述 高介電常數(shù)電介質(zhì)的最深部分比在截止狀態(tài)中耗盡層延伸到所述漂移區(qū)的邊 緣要深。
8. 如權(quán)利要求1至7中的任一項所述的半導體器件，其特征在于，所述 高介電常數(shù)電介質(zhì)與所述柵電極接觸。
9. 一種半導體器件，包括 第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于所述第二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且所述漂移區(qū)夾在所 述第一主表面和所述漏區(qū)之間；與所述源區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所述基 區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的多種高介電常數(shù)電介質(zhì)；其中所述多種高介電常數(shù)電介質(zhì)中的至少一種的相對介電常數(shù)大于氧化硅膜 的相對介電常數(shù)。
10. —種半導體器件，包括 第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的源區(qū)；形成于所述第二主表面?zhèn)壬系牡谝粚щ婎愋偷穆﹨^(qū)，并且所述漂移區(qū)夾在所 述第一主表面和所述漏區(qū)之間；與所述源區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所述基 區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的多種高介電常數(shù)電介質(zhì)；其中所述多種高介電常數(shù)電介質(zhì)中的至少一種的相對介電常數(shù)大于氮化硅膜 的相對介電常數(shù)。
11. 一種半導體器件，包括第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極區(qū)；形成于所述第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且所述漂移區(qū)夾 在所述第一主表面和所述集電極區(qū)之間；與所述發(fā)射極區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所 述基區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的多種高介電常數(shù)電介質(zhì)；其中所述多種高介電常數(shù)電介質(zhì)中的至少一種的相對介電常數(shù)大于氧化硅膜 的相對介電常數(shù)。
12. —種半導體器件，包括 第一導電類型的漂移區(qū)；形成于第一主表面?zhèn)壬系牡诙щ婎愋偷幕鶇^(qū)，并且所述漂移區(qū)夾在第二主 表面和所述基區(qū)之間；形成于所述第二導電類型的基區(qū)的表面層上的第一導電類型的發(fā)射極區(qū)；形成于所述第二主表面?zhèn)壬系牡诙щ婎愋偷募姌O區(qū)，并且所述漂移區(qū)夾 在所述第一主表面和所述集電極區(qū)之間；與所述發(fā)射極區(qū)相鄰地形成的溝槽，所述溝槽從所述第一主表面延伸穿過所 述基區(qū)進入所述漂移區(qū)；絕緣柵極結(jié)構(gòu)，所述絕緣柵極結(jié)構(gòu)包括在所述溝槽的上半部中形成的柵極絕 緣體和柵電極；以及填充所述溝槽的下半部的多種高介電常數(shù)電介質(zhì)；其中所述多種高介電常數(shù)電介質(zhì)中的至少一種的相對介電常數(shù)大于氮化硅膜 的相對介電常數(shù)。
13. 如權(quán)利要求9或10所述的半導體器件，其特征在于，所述多種高介 電常數(shù)電介質(zhì)之一與所述漏區(qū)接觸。
14. 如權(quán)利要求ll或12所述的半導體器件，其特征在于，所述多種高介 電常數(shù)電介質(zhì)之一與所述集電極區(qū)接觸。
15. 如權(quán)利要求9至14中的任一項所述的半導體器件，其特征在于，所 述多種高介電常數(shù)電介質(zhì)之一與所述柵電極接觸。
16. 如權(quán)利要求9至15中的任一項所述的半導體器件，其特征在于，所述多種高介電常數(shù)電介質(zhì)之一是氧化硅膜。
17. 如權(quán)利要求9至16中的任一項所述的半導體器件，其特征在于，所 述多種高介電常數(shù)電介質(zhì)的設(shè)置在最深位置的高介電常數(shù)電介質(zhì)的最深部分 比在截止狀態(tài)中耗盡層延伸到所述漂移區(qū)的邊緣要深。
18. —種用于制造如權(quán)利要求1至17中的任一項所述的半導體器件的方 法，所述方法包括在第一導電類型的第一半導體層上設(shè)置第二導電類型的第二半導體層并 形成從所述第二半導體層的表面穿過所述第二半導體層進入所述第一半導體 層的溝槽的溝槽形成步驟，所述第一半導體層將成為第一導電類型的漂移區(qū)，所述第二半導體層將成為第二導電類型的基區(qū)；用高介電常數(shù)電介質(zhì)填充所述溝槽的高介電常數(shù)電介質(zhì)形成步驟；去除所述溝槽中的所述高介電常數(shù)電介質(zhì)的上半部的去除步驟；在所述溝槽中所述高介電常數(shù)電介質(zhì)已被去除的部分上形成柵極絕緣體的柵極絕緣體形成步驟；以及用柵電極填充所述溝槽在所述柵極絕緣體以內(nèi)的部分的柵電極形成步驟。
19. 一種用于制造如權(quán)利要求1至17中的任一項所述的半導體器件的方 法，所述方法包括在第一導電類型的第一半導體層上設(shè)置第二導電類型的第二半導體層并 形成從所述第二半導體層的表面穿過所述第二半導體層進入所述第一半導體 層的溝槽的溝槽形成步驟，所述第一半導體層將成為第一導電類型的漂移區(qū)， 所述第二半導體層將成為第二導電類型的基區(qū)；形成第一高介電常數(shù)電介質(zhì)以至少覆蓋所述溝槽的側(cè)壁表面的第一高介 電常數(shù)電介質(zhì)形成步驟；用第二高介電常數(shù)電介質(zhì)填充所述溝槽中在所述第一高介電常數(shù)電介質(zhì)以內(nèi)的下半部分的第二高介電常數(shù)電介質(zhì)形成步驟；以及用柵電極填充所述溝槽中在所述第一高介電常數(shù)電介質(zhì)以內(nèi)的上半部分 的柵電極形成步驟。
20. 如權(quán)利要求19所述的半導體器件的制造方法，其特征在于，在所述柵電極形成步驟中，所述柵電極是通過用所述第二高介電常數(shù)電介質(zhì)來填充所 述溝槽中在所述第一高介電常數(shù)電介質(zhì)以內(nèi)的部分的上半部的同時將雜質(zhì)摻 雜到所述第二高介電常數(shù)電介質(zhì)中來形成的。
全文摘要
在具有溝槽柵極結(jié)構(gòu)的MIS類型的半導體器件中，可在不改變漂移層厚度的情況下確保耐壓，并可在不施加高柵極驅(qū)動電壓的情況下減小導通電阻。用相對介電常數(shù)高于氧化硅膜，較佳的是高于氮化硅膜的高介電常數(shù)電介質(zhì)35填充延伸通過p基區(qū)22進入n漂移區(qū)21的溝槽28的下半部，并在高介電常數(shù)電介質(zhì)35上制造包括柵極絕緣體26和柵電極27的絕緣柵極結(jié)構(gòu)。將高介電常數(shù)電介質(zhì)35的最深部分的深度d<sub>2</sub>設(shè)計成比遠離高介電常數(shù)電介質(zhì)35的半導體區(qū)域中的耗盡層的深度d<sub>1</sub>深。
文檔編號H01L29/423GK101236991SQ20081000543
公開日2008年8月6日 申請日期2008年1月30日 優(yōu)先權(quán)日2007年1月31日
發(fā)明者杉祥夫, 永岡達司, 魯鴻飛 申請人:富士電機控股株式會社