專利名稱：Mos器件及其制造方法
技術領域：
本發(fā)明涉及電子器件。具體地說，本發(fā)明涉及處于拉伸或壓縮應 變的MOS器件，并涉及通過外延生長源極和漏極結來制造這種結構 的方法。
背景技術：
目前的集成電路包括大量的器件。更小的器件和收縮基本規(guī)則是 提高性能和降低成本的關鍵。隨著FET (場效應晶體管)器件的尺寸 縮小，該工藝變得更為復雜，而且從一代器件到下一代需要器件結構 的改變和新制造方法來維持所期望的性能提高。微電子器件的主流材 料是硅(Si),或更寬泛地說是Si基材料。 一種對微電子器件很重要 的Si基材料是硅鍺(SiGe)合金。在深度亞微米時代的器件中很難保持性能的提高。因此，無需改 變尺寸就能提高性能的方法就受到關注。 一種用于提高性能的通用方 法是增大FET中載流子(電子和/或空穴)的遷移率。 一種提高載流 子遷移率的很有前景的途徑是修改用作制造器件的原材料的半導體。 已經(jīng)公知而且近來深入研究過，拉伸或壓縮應變地半導體具有非常好 的栽流子特性。具體地說，電子遷移率的提高已在應變硅(Si)溝道 NMOS中實現(xiàn)，如授予J.O. Chu的美國專利6，649，492 B2"Strained Si Based Layer Made By UHV-CVD， and Devices Therein"中所述，通過 引用將其合并于此。類似地，為了提高空穴遷移率，壓縮應變的SiGe 產(chǎn)生了高的空穴遷移率。鍺(Ge)也具有很誘人的空穴載流子特性。 為此SiGe合金是空穴導電類型器件的優(yōu)選材料。Si和Ge以及SiGe 合金的帶結構使得在該材料處于壓縮應變時空穴傳輸、主要是空穴遷 移率提高了 。在授予J.O. Chu的美國專利6，963,078"Dual Strain-StateSiGe Layers for Microelectronics，，中描述了在同一個晶片中結合拉伸 和壓縮應變的SiGe區(qū)域，通過引用將其合并于此。應變Si層可以是在襯底上生長的硅中引入雙軸拉伸應變的結果， 該襯底由晶格常數(shù)大于硅的晶格常數(shù)的材料形成。鍺的晶格常數(shù)大約 比硅的晶格常數(shù)大4.2%，硅鍺合金的晶格常數(shù)與其鍺的濃度大致成 線性函數(shù)。結果，包含50個原子百分比鍺的SiGe合金的晶格常數(shù)大 約比硅的晶格常數(shù)大2%。硅在這種SiGe襯底上的外延生長將產(chǎn)生處 于拉伸應變的硅層。通常，如果外延層具有比下層更小的Ge濃度而 且其厚度小于臨界厚度，則外延層處于拉伸應變，相反，如果下層具 有更低的Ge濃度，則外延層處于壓縮應變。理想狀態(tài)下，人們希望具有這樣的集成電路，即電子導電類型器 件如NMOS寄宿(host)在拉伸應變的Si或SiGe材料中，而空穴導電 類型器件如PMOS寄宿在壓縮應變的Ge或SiGe材料中。(MOSFET 代表金屬氧化物半導體場效應晶體管，這是具有通常表示絕緣柵極場 效應晶體管的歷史內涵的名稱，而nFET或NMOS以及pFET或 PMOS代表n和p型MOSFET。)發(fā)明內容考慮到所討論的問題，本發(fā)明的實施例公開了由應變材料制成的 NMOS和PMOS器件的結構。NMOS和PMOS具有其寄宿在基于Si 的層中的對應的溝道區(qū)?；赟i的層外延地設置在SiGe支撐層上， 基于Si的層具有小于臨界厚度的厚度。第一應變狀態(tài)基于該基于Si 的層與該SiGe支撐層的外延關系而為該基于Si的層所固有(pertain to)。該器件結構還包括與基于Si的層以及與SiGe支撐層外延地交界 (interface)的第二 Si基材料。NMOS器件的源極和漏極由第二 Si基材 料制成，該材料具有低于SiGe支撐層的Ge濃度。該第二 Si基材料 填充為NMOS器件的源極和漏極產(chǎn)生的第一空隙(void)。笫一空隙穿 透基于Si的層并進入SiGe支撐層。第二 Si基材料使得NMOS器件的溝道區(qū)處于應變狀態(tài)，該應變狀態(tài)與第一應變狀態(tài)相比被朝著拉伸 方向偏移。該器件結構還包括與基于Si的層以及與SiGe支撐層外延地交界 的第二 SiGe材料。PMOS器件的源極和漏極由第二 SiGe材料制成， 該材料具有高于SiGe支撐層的Ge濃度。該第二 SiGe材料填充為 PMOS器件的源極和漏極產(chǎn)生的第二空隙。第二空隙穿透基于Si的 層并進入SiGe支撐層。第二 SiGe材料使得PMOS器件的溝道區(qū)處 于應變狀態(tài)，該應變狀態(tài)與第一應變狀態(tài)相比被朝著壓縮方向偏移。本發(fā)明的實施例還公開了制造該器件結構的方法。


本發(fā)明的這些以及其它特征將從下面的詳細描述和附圖中變得 明顯，其中圖1A和IB以示意截面圖示出具有外延源極和漏極的應變器件 的實施例變形；圖2示出在器件準備好進行源極/漏極制造的處理階段中的示意 截面圖；圖3示出在已經(jīng)在源極/漏極區(qū)域中產(chǎn)生了器件空隙的處理階段 的示意截面圖；圖4示出在已經(jīng)在一個器件中制造了外延源極/漏極的處理階段 的示意截面圖；圖5示出在已經(jīng)在源極/漏極區(qū)域中產(chǎn)生了互補器件空隙的處理 階段的示意截面圖；圖6示出在已經(jīng)在一個互補器件中制造了外延源極/漏極的處理 階段的示意截面圖。
具體實施方式
本發(fā)明的實施例將具有拉伸應變的溝道的NMOS器件的增大了 的電子遷移率和具有壓縮應變的溝道的PMOS器件的增大了的空穴遷移率結合起來。在本發(fā)明的代表性實施例中，NMOS和PMOS的 源極和漏極外延生長并具有這樣的材料成分，即將NMOS器件的應 變狀態(tài)朝著拉伸方向偏移，而將PMOS器件的應變狀態(tài)朝著壓縮方向 偏移。應變的這些偏移是相對于沒有外延源極和漏極時在這些器件的 溝道中呈現(xiàn)的應變狀態(tài)的。圖1A和IB以示意截面圖示出具有外延源極和漏極的應變器件 結構的實施例變形。該器件結構具有NMOS和PMOS結構。在本發(fā) 明的代表性實施例中，NMOS和PMOS器件連接到CMOS電路配置 中，這是現(xiàn)有技術公知的。但是，外延源極/漏極可以用于其它類型的 微電子應用，例如模擬電路、存儲器等等。該器件結構的一部分處理按照本領域公知的方式進行，因為 NMOS和PMOS器件在電子領域中是高度成熟的，在圖1A和IB中， 該器件示意性地按照僅顯示對展現(xiàn)本發(fā)明的代表性實施例有用的部 件的方式來示出。相似的元件，如柵極52，在PMOS和NMOS器件 上用相同的附圖標記表示，當然本領域的技術人員知道NMOS和 PMOS中的類似元件可以能在其細節(jié)上有所差異。但是，這樣的細節(jié) 對展示本發(fā)明的代表性實施例并不重要。該器件結構由襯底55按照本領域公知的方式支撐。這種襯底在 SOI工藝的情況下可以是埋置氧化物層(BOX),或在塊體工藝的情 況下是Si襯底，或任何其它公知類型的襯底。在本發(fā)明的典型實施例 中，襯底還可以包括具有分級Ge濃度的SiGe層。本領域公知，該器 件具有柵極52、柵絕緣體53，通常還具有間隔件51。該器件通過隔 離結構54如淺溝隔離而彼此隔離。NMOS和PMOS器件在村底55上包含弛豫的單晶SiGe支撐層 40。該SiGe支撐層40的晶格常數(shù)在其與基于單晶Si的層20交界的 界面上是確定可在該器件的溝道區(qū)中發(fā)現(xiàn)的應變水平的分量之一。本領域公知，當基于Si的層20的Ge含量不同于SiGe支撐層 40的G6含量時，會在基于Si的雇20中出現(xiàn)應變。這兩個層都是單 晶，并且彼此之間處于外延關系，這是因為基于Si的層20外延地沉積在SiGe支撐層40上。在本發(fā)明的代表性實施例中，基于Si的層 20的厚度在臨界厚度以下。層的臨界厚度是已清楚定義(weH defined) 的參數(shù)，超過該厚度該層就開始朝著其平衡晶格間距的方向弛豫回來 而且形成結構缺陷。臨界厚度取決于兩個外延層之間的晶格常數(shù)差。 該差值越大，臨界厚度就越小。在典型的實施例中，基于Si的層20 的厚度可以在大約lOnm至大約70nm之間。由于基于Si的層20的 厚度小于臨界厚度，因此其平衡應變狀態(tài)由它和SiGe支撐層40之間 的晶格常數(shù)差決定。這種平衡應變狀態(tài)稱為第一應變狀態(tài)，其因為基 于Si的層20與SiGe支撐層40的外延關系而為基于Si的層20所固 有。SiGe支撐層40的厚度可以在從大約50nm到幾微米的寬范圍內 變化，這取決于幾個因素，如Ge濃度和襯底55的特性?；赟i的層20是寄宿該器件的層。將器件寄宿在特定材料或層 中意思是器件的關鍵部分，主要是對載流子特性敏感的關鍵部分如 MOSFET器件的溝道，駐留在該特定材料或層中、由該特定材料或 層構成、容納在該特定材料或層中，在本發(fā)明的代表性實施例中，基于Si的層20的Ge含量，如果 有的話，小于20。/。的Ge,而且通常低于SiGe支撐層40的Ge含量， 在本發(fā)明的代表性實施例中，基于Si的層20本質上是Si,作為基于 Si的層20和SiGe支撐層40的相對Ge含量的結果，在基于Si的層 中的第一應變狀態(tài)通常是拉伸應變狀態(tài)。本領域公知，拉伸應變對 NMOS器件可能更有利，但是對PMOS器件卻不利。因此，人們期 望區(qū)分開NMOS和PMOS，并且在這些器件的溝道區(qū)中產(chǎn)生附加的 應變，使得該附加的應變在NMOS中將第一應變狀態(tài)朝著拉伸方向 偏移，通常使得該NMOS更為拉伸，而在PMOS中將第一應變狀態(tài) 朝著壓縮方向偏移，通常使PMOS拉伸較小，或干脆轉換為壓縮應變 狀態(tài)。NMOS和PMOS溝道區(qū)的應變狀態(tài)的區(qū)分可以通過為每種器件 內嵌其自己的源極和漏極來完成，該源極和漏極由適當選擇的材料制成。對于NMOS器件，通過將第二Si基材料30內嵌到基于Si的層 20和SiGe支撐層40中來形成源極和漏極。第二Si基材料30與基于 Si的層20和SiGe支撐層40處于外延關系，而且與基于Si的層20 和SiGe支撐層40交界。如果第二Si基材料30含有Ge,則其具有低 于SiGe支撐層40的Ge含量。第二 Si基材料30的Ge含量通常低于 大約20%。在本發(fā)明的示例性實施例中，第二Si基材料本質上是Si。第二Si基材料30實質地填在空隙中，該空隙稱為第一空隙31 (圖3)，這些空隙是專門為NMOS器件的源極和漏極產(chǎn)生的。在本 發(fā)明的示例性實施例中，第二 Si基材料30完全填充在第一空隙31 中。位于源極和漏極位置上的原材料被去除到使得第一空隙31穿透 基于Si的層20并進入SiGe支撐層40的程度。第二 Si基材料30外 延地沉積到該空隙中，由此產(chǎn)生新的單晶材料源極/漏極。當在SiGe支撐層40的空隙中形成第二 Si基材料30時，第二 Si基材料30的原子伸展以便將其自身與SiGe支撐層40較大的晶格 結構對齊，從而導致在源極/漏極區(qū)域中SiGe支撐層40的拉伸應變。 該拉伸應變又傳遞到溝道區(qū)并且使該溝道區(qū)伸展。只要涉及NMOS 器件溝道，SiGe支撐層40中由于內嵌的第二Si基材料30所引起的 拉伸應變就與最初存在的第一應變狀態(tài)結合，其最終結果是將第一應 變狀態(tài)朝著拉伸方向偏移。對于NMOS器件的電特性，主要是電子 的遷移率，這種朝著更為拉伸的狀態(tài)的偏移正是追求的結果導致電 子遷移率的增加。對于PMOS器件，通過將第二 SiGe材料10內嵌到基于Si的層 20和SiGe支撐層40中來形成源極和漏極。該第二 SiGe材料10與基 于Si的層20和SiGe支撐層40處于外延關系而且與基于Si的層20 和SiGe支撐層40交界。第二 SiGe材料10通常具有高于SiGe支撐 層40的Ge含量。第二 SiGe材料10實質地填在空隙中，該空隙稱為第二空隙ll (圖5)，這些空隙是專門為PMOS器件的源極和漏極產(chǎn)生的。在本發(fā)明的示例性實施例中，第二 SiGe材料10完全填充在第二空隙11 中。位于源極和漏極位置上的原材料被去除到使得第二空隙11穿透 基于Si的層20并進入SiGe支撐層40的程度。第二 SiGe材料10外 延地沉積到該空隙中，由此產(chǎn)生新的單晶材料源極/漏極。當?shù)诙?SiGe材料10形成在SiGe支撐層40的空隙中時，第二 SiGe材料10的原子被壓縮以便將其自身與SiGe支撐層40的較小的 晶格結構對齊，從而導致在源極/漏極區(qū)域中的壓縮應變。該壓縮應變 又傳遞到該溝道區(qū)并且壓縮該溝道區(qū)。只要涉及PMOS器件溝道，由 于內嵌的第二 SiGe材料10所引起的壓縮應變就與最初存在的第一應 變狀態(tài)結合，其最終結果是將第一應變狀態(tài)朝著壓縮方向偏移。對于 PMOS器件的電特性，主要是空穴的遷移率，這種朝著更為壓縮的狀 態(tài)的偏移正是追求的結果導致空穴遷移率的增加。詳細的模擬示出用內嵌外延的源極和漏極可實現(xiàn)的應變偏移可 以非常明顯。在本發(fā)明的代表性實施例中，SiGe支撐層40的Ge含 量可以是20%，基于Si的層20可以本質上是Si。詳細的數(shù)字模擬顯 示在NMOS源極/漏極中嵌入本質上也是Si的第二 Si基材料30會使 得在柵絕緣體正下方的溝道中的拉伸應變朝著更高度拉伸的狀態(tài)偏 移，從而使拉伸應變增加大約30%.如果在該溝道的邊緣即在所謂的 間隔件區(qū)域中也包含這種應變，則該偏移超過50%,對于PMOS器 件，通過本質上為Si的相同的基于Si的層20以及具有20%Ge的相 同的SiGe支撐層40，并且在源極/漏極中嵌入具有40%Ge的第二SiGe 材料10，詳細的模擬顯示在柵絕緣體正下方的拉伸應變減小了大約 20%。如果在PMOS溝道的邊緣即在所謂的間隔件區(qū)域中也包含這種 應變，則該偏移超過30%。第二SiGe材料10的更高的Ge含量使得 在柵絕緣體之下的溝道的最初第一應變狀態(tài)朝著壓縮方向偏移。通常，應變狀態(tài)的偏移反映了應變的材料的晶格常數(shù)的變化。人各種SiGe合金都具有介于l&豫Si的晶格常數(shù)0.5431nm和弛豫Ge的 晶格常數(shù)0.5646nm之間的晶格常數(shù)。因此，很自然地用晶格常數(shù)的變化來表征應變狀態(tài)的變化，其中該晶格常數(shù)的變化表達為弛豫Ge 晶格常數(shù)和弛豫Si晶格常數(shù)之間的差異的一部分。在本發(fā)明的代表性實施例中，由于在源極/漏極結中嵌入適當選擇的Ge濃度而帶來的應 變狀態(tài)的期望偏移在絕對項(absolute term)方面對應于晶格常數(shù)的變 化，該晶格常數(shù)的變化為弛豫Ge晶格常數(shù)和弛豫Si晶格常數(shù)之間的 差異的至少3%。但是，在本發(fā)明的示例性實施例中可以明顯超過該 值。根據(jù)特定實施例的需要，SiGe支撐層40的成分可以在很寬的范 圍內變化，基本上是Ge濃度從大約15%變到大約85%。還有可能基 于Si的層20碰巧具有與SiGe支撐層40相同的成分。在這種情況下， 很清楚，在SiGe支撐層40和基于Si的層20之間不存在明顯的界限。 這在本發(fā)明的一些實施例中可能如此。例如在測試情況下，SiGe支撐 層40和基于Si的層20都本質上是弛豫的Si，作為Si/Ge晶格常數(shù)差 異的百分比，詳細的模擬表明將具有20%Ge的第二 SiGe材料10嵌 入源極/漏極使得柵極下的壓縮應變對應于5%的晶格常數(shù)變化，在整 個溝道上的平均壓縮應變對應于7%的晶格常數(shù)變化。展示本發(fā)明的實施例的圖顯然是示例性的，本領域的技術人員會 注意到在細節(jié)上會有很多變化。例如，在附圖中第二Si基材料30和 第二 SiGe材料10以及它們各自的空隙31和11都毗鄰隔離結構54。 附圖中的細節(jié)如這種毗鄰不應當限制性地解釋。在本發(fā)明的示例性實 施例中，在隔離結構54與器件的源極和漏極之間完全可能存在諸如 基于Si的層20和SiGe支撐層40的材料。圖1B示出了圖1A的變型。在這個被關注的特定實施例中，作 為通常可提供的可能性之一，襯底是表示為55，的BOX,在該實施例 中，整個器件結構非常淺。由笫二Si基材料30和第二SiGe材料10 制成的內嵌源極/漏極一直向下到達BOX結構。在該實施例中，內嵌 的外延源極和漏極的橫向生長可能是重要的。在展示了本發(fā)明的器件結構的代表性實施例之后，其它附圖示出 處理中的各階段。僅討論涉及本發(fā)明實施例的步猓。本領域的技術人員應當意識到，這些器件結構的完整處理包括本領域公知的上百個步 膿圖2示出在器件準備好進行源極/漏極制造的處理階段中的示意 截面圖。直到此時為止的制造都遵循公知的途徑。圖2中的間隔件用 51，表示而不是圖1中的51，以表示它們可能不是相同的間隔件。在 制造器件結構的過程中，間隔件經(jīng)常被構建和去除。示出絕緣層56 是為了表示柵極可能在處理期間需要額外的保護。而且，這些元件及 其制造也是本領域技術人員公知的。SiGe支撐層40和基于Si的層20 已經(jīng)就位。根據(jù)這兩層的相對Ge含量，基于Si的層20中的應變實 際上可以為任何類型。在嵌入源極和漏極之前，這一階段的基于Si 的層20中的應變狀態(tài)是第一應變狀態(tài)。圖3示出在已經(jīng)在源極/漏極區(qū)域中產(chǎn)生了器件空隙的處理階段 的示意截面圖。通常，在處理NMOS和PMOS器件時的順序沒有什 么因果關系。為了圖示，在此假定首先加工NMOS器件。在圖3中， 已經(jīng)產(chǎn)生第一空隙31， 一個用于源極， 一個用于漏極，在第一空隙 31上的虛線指出表面最初所在的位置。通過在源極/漏極區(qū)域中蝕刻基于Si的層20和SiGe支撐層40 來形成笫一空隙31。第一空隙31的深度可以在大約30nm到大約 100nm之間，穿透基于Si的層20。第一空隙31通常通過活性離子蝕 刻(RIE)形成。RIE蝕刻可以是各向同性或各向異性。在需要緊密 靠近溝道的實施例中，優(yōu)選各向同性的RIE，這可能在間隔件51，之 下給出橫向的底切(undercut)。為了讓其它結構如柵極52完整無缺， RIE優(yōu)選是選擇性的，這在本領域中是公知的。當針對一種類型的器 件(在這種情況下是NMOS)進行處理時，通過公知方法來保護61其它 的類型，在這種情況下是PMOS。圖4示出了在已經(jīng)對一個器件制造了外延源極/漏極的處理階段 的示意截面圖。第二Si基材料30通過選擇性外延沉積在第一空隙31 中。術語"外延地"、"外延"等是指它們的慣常用法:采用外延方法來 沉積層，而在結構上的含義是在整個界面上采用單晶晶格結構。如果第二 Si基材料30包含Ge，則其具有低于SiGe支撐層40的Ge濃度。 第二Si基材料30通常具有低于大約20%的Ge濃度。在本發(fā)明的代 表性實施例中，第二Si基材料30本質上是Si。用于選擇性沉積的技 術是本領域公知的，可采用的這種技術之一是超高真空化學汽相沉積 (UHV-CVD)。用于沉積第二 Si基材料30的溫度范圍可以在大約 620°C到大約800°C之間。圖5示出在已經(jīng)在源極/漏極區(qū)域中產(chǎn)生了互補器件空隙的處理 階段的示意截面圖。通過在源極/漏極區(qū)域中蝕刻基于Si的層20和 SiGe支撐層40來形成第二空隙11。第二空隙11上的虛線只是指示 表面最初在哪里。第二空隙11的深度可以在大約30nm到大約100nm 之間，并穿透基于Si的層20。第一空隙31和第二空隙11的深度， 以及作為結果的NMOS和PMOS器件的源極/漏極深度不必與本發(fā)明 的代表性實施例中的相同。空隙的深度參數(shù)可以根據(jù)特定需要單獨選 擇。第二空隙ll通常通過活性離子蝕刻(RIE)形成。RIE蝕刻可以 是各向同性或各向異性。在需要緊密靠近溝道的實施例中，優(yōu)選各向 同性的RIE，這可能在間隔件51，之下給出橫向的底切。為了讓其它 結構如柵極52完整無缺，RIE優(yōu)選是選擇性的，這在本領域中是公 知的。當針對一種類型的器件(在這種情況下是PMOS)進行處理時， 通過公知方法來保護61，其它的類型，在這種情況下是NMOS。圖6示出在已經(jīng)在互補器件中制造了外延源極/漏極的處理階段 的示意截面圖。第二 SiGe材料10通過選擇性的外延沉積在第二空隙 11中。單晶的第二 SiGe材料10包含高于SiGe支撐層40的Ge濃度。 第二 SiGe材料10通常具有大約20%的Ge濃度.在本發(fā)明的代表性 實施例中，第二 SiGe材料10可以本質上是Ge。用于選擇性地沉積 的技術是本領域公知的，可采用的這種技術之一是UHV-CVD。用于 沉積第二 SiGe材料10的溫度范圍可以在大約550。C到大約750。C之 間。連接、即耦接到CMOS電路中，這是本領域公知的。通過上述教導的啟示可以進行本發(fā)明的很多修改和變型，這對于 本領域的技術人員是明顯的。本發(fā)明的范圍由所附權利要求限定。
權利要求
1.一種器件結構，包括至少一個NMOS器件和至少一個PMOS器件，其中所述至少一個NMOS器件和所述至少一個PMOS器件具有其寄宿在基于Si的層中的對應的溝道區(qū)，其中所述基于Si的層是外延的并且與SiGe支撐層交界，其中第一應變狀態(tài)為所述基于Si的層所固有；與所述基于Si的層以及與所述SiGe支撐層交界的外延的第二Si基材料，其中所述至少一個NMOS器件的源極和漏極由所述第二Si基材料制成，所述第二Si基材料具有低于所述SiGe支撐層的Ge濃度，所述第二Si基材料實質地填充為所述至少一個NMOS器件的所述源極和所述漏極產(chǎn)生的第一空隙，所述第一空隙穿透所述基于Si的層并進入所述SiGe支撐層，所述第二Si基材料使得所述至少一個NMOS器件的所述溝道區(qū)處于應變狀態(tài)，該應變狀態(tài)與所述第一應變狀態(tài)相比被朝著拉伸方向偏移；與所述基于Si的層以及與所述SiGe支撐層交界的外延的第二SiGe材料，其中所述至少一個PMOS器件的源極和漏極由所述第二SiGe材料制成，所述第二SiGe材料具有高于所述SiGe支撐層的Ge濃度，所述第二SiGe材料實質地填充為所述至少一個PMOS器件的所述源極和所述漏極產(chǎn)生的第二空隙，所述第二空隙穿透所述基于Si的層并進入所述SiGe支撐層，所述第二SiGe材料使得所述至少一個PMOS器件的所述溝道區(qū)處于應變狀態(tài)，該應變狀態(tài)與所述第一應變狀態(tài)相比被朝著壓縮方向偏移。
2. 根據(jù)權利要求l的器件結構，其中所述基于Si的層是SiGe， 其中Ge的濃度小于大約20%。
3. 根據(jù)權利要求1的器件結構，其中所述基于Si的層本質上是Si。
4. 根據(jù)權利要求1的器件結構，其中所述第二 Si基材料是SiGe， 其中Ge的濃度小于大約20%。
5，根據(jù)權利要求1的器件結構，其中所述笫二Si基材料本質上 是Si。
6. 根據(jù)權利要求1的器件結構，其中所述基于Si的層的厚度在 大約10nm到大約70nm之間。
7. 根據(jù)權利要求1的器件結構，其中所述第一空隙和所述第二 空隙的深度在大約30nm到大約lOOmn之間。
8. 根據(jù)權利要求1的器件結構，其中在所述溝道區(qū)中的應變狀 態(tài)的偏移的幅度至少為對應的晶格常數(shù)變化是弛豫Ge晶格常數(shù)和lfe 豫Si晶格常數(shù)之間的差異的至少3%。
9. 根據(jù)權利要求1的器件結構，其中所述器件結構連接到CMOS 電路中。
10. —種用于制造器件結構的方法，包括 制造至少一個NMOS器件和至少一個PMOS器件，其中所述至少一個NMOS器件和所述至少一個PMOS器件具有其寄宿在基于Si 的層中的對應的溝道區(qū)，其中所述基于Si的層外延地沉積在SiGe支 撐層上，其中第一應變狀態(tài)為所述基于Si的層所固有；通過選擇性外延將笫二 Si基材料沉積到為所述至少一個NMOS 器件的源極和漏極產(chǎn)生的第一空隙中，其中所述第一空隙穿透所迷基 于Si的層并進入所述SiGe支撐層，所述笫二Si基材料具有低于所述 SiGe支撐層的Ge濃度，所述第二 Si基材料使得所述至少一個NMOS 器件的所述溝道區(qū)處于應變狀態(tài)，該應變狀態(tài)與所述第一應變狀態(tài)相 比被朝著拉伸方向偏移；以及通過選擇性外延將第二 SiGe材料沉積到為所述至少一個PMOS 器件的源極和漏極產(chǎn)生的第二空隙中，其中所述第二空隙穿透所述基 于Si的層并進入所述SiGe支撐層，所述第二 SiGe材料具有高于所 述SiGe支撐層的Ge濃度，所述第二 SiGe材料使得所述至少一個 PMOS器件的所述溝道區(qū)處于應變狀態(tài)，該應變狀態(tài)與所述第一應變 狀態(tài)相比被朝著壓縮方向偏移。
11. 根據(jù)權利要求10的方法，其中所述基于Si的層被選擇為SiGe，其中Ge的濃度小于大約20%。
12. 根據(jù)權利要求10的方法，其中所述基于Si的層被選擇為本 質上是Si。
13. 根據(jù)權利要求10的方法，其中將所述第二 Si基材料被選擇 為SiGe，其中Ge的濃度小于大約20%。
14. 根據(jù)權利要求10的方法，其中所述第二Si基材料被選擇為 本質上是Si。
15. 根據(jù)權利要求10的方法，其中所述基于Si的層的厚度被選 擇為在大約10nm到大約70nm之間。
16. 根據(jù)權利要求10的方法，其中所述第一空隙和所述第二空 隙的深度被選擇為在大約30nm到大約100nm之間。
17. 根據(jù)權利要求10的方法，其中所述第二Si基材料和所述第 二 SiGe材料的成分被選擇為使得在所述溝道區(qū)中的應變，態(tài)的偏移 的幅度至少為對應的晶格常數(shù)變化是弛豫Ge晶格常數(shù)和弛豫Si晶格 常數(shù)之間的差異的至少3%。
18. 根據(jù)權利要求10的方法，其中所述方法還包括將所述器件 結構連接到CMOS電路中。
全文摘要
公開了一種具有獨立應變的溝道區(qū)的NMOS和PMOS器件結構及其制造方法。NMOS器件的源極和漏極由使得NMOS器件溝道的應變朝著拉伸方向偏移的材料外延生長。而PMOS器件的源極和漏極由使得PMOS器件溝道的應變朝著壓縮方向偏移的材料外延生長。
文檔編號H01L21/8238GK101236968SQ20081000890
公開日2008年8月6日 申請日期2008年1月25日 優(yōu)先權日2007年1月31日
發(fā)明者劉小虎, 尹海洲, 斯德哈薩·潘達, 楊美基, 歐陽齊慶 申請人:國際商業(yè)機器公司