專利名稱：配線電路基板及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及配線電路基板及其制造方法。
技術(shù)背景作為配線電路基板的制造方法， 一般已知有TAB (帶自動(dòng)接合 Tape Automated Bonding )技術(shù)。 io 在上述TAB技術(shù)中，在帶載體(長尺狀的帶基板)上形成導(dǎo)電性的規(guī)定的配線圖形。然后，在形成在帶載體上的配線圖形上焊接半導(dǎo) 體芯片等電子部件的電極。由此，電子部件被安裝在帶載體上。在這種配線電路基板上安裝電子部件后，形成有用于確認(rèn)配線圖 形的連接的可靠性的測(cè)試端子(例如，參照日本專利特開2001-358417 15 號(hào)公報(bào))。近年來，伴隨著配線密度的提高，配線圖形和測(cè)試端子的數(shù)量增 力口，配線圖形之間的間隔變小。一般，為了制造小間距(fine pitch)的配線圖形，使用半添加法 (semi-additive method)。在這種半添加法中，在基座絕緣層上形成電 20鍍抗蝕劑的圖形(抗蝕圖(resist pattern)),在沒有形成該抗蝕圖的區(qū) 域中利用電解電鍍形成配線圖形。但是，如上所述，為了使與測(cè)試端子連接的配線圖形之間的間隔 減小，必需使抗蝕圖的寬度更小。這樣，有發(fā)生通常形成為直線狀的 細(xì)長的抗蝕圖向側(cè)面倒下這樣的缺陷的情況。在這種情況下，發(fā)生配 25線圖形之間短路等配線圖形的不良。發(fā)明內(nèi)容本發(fā)明的目的是提供一種不產(chǎn)生配線圖形的不良、能夠使配線圖 形的間距變小的配線電路基板及其制造方法。30 (1)根據(jù)本發(fā)明的一個(gè)方面的一種配線電路基板，是一種具有應(yīng)該安裝電子部件的安裝區(qū)域和不安裝電子部件的非安裝區(qū)域的配線電路基板，其具有具有安裝區(qū)域和非安裝區(qū)域的絕緣層；和從絕緣層 上的安裝區(qū)域內(nèi)向非安裝區(qū)域內(nèi)形成的多個(gè)配線圖形，非安裝區(qū)域的 多個(gè)配線圖形的端部向一側(cè)寬度變寬，由此分別形成多個(gè)測(cè)試用端子 部，多個(gè)測(cè)試用端子部一側(cè)的多個(gè)配線圖形的部分互相平行的配置， 5 多個(gè)配線圖形劃分為分別包含2個(gè)以上的規(guī)定數(shù)目的配線圖形的多個(gè) 組，各組內(nèi)的規(guī)定數(shù)目的測(cè)試用端子部沿配線圖形的長度方向配置， 各組內(nèi)離安裝區(qū)域最遠(yuǎn)的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近 的配線圖形之間的間隔，比在各組內(nèi)離安裝區(qū)域最近的測(cè)試用端子部 和另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔大。 10 在該配線電路基板中，各組內(nèi)離安裝區(qū)域最遠(yuǎn)的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔，比在各組內(nèi)離安 裝區(qū)域最近的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近的配線圖形 之間的間隔大。由此，在制造時(shí)，能夠較小地維持平行配置的多個(gè)配 線圖形之間的間隔，并且能夠使在最長的配線圖形的端部的測(cè)試用端 15 子部的形成區(qū)域與鄰接的配線圖形的形成區(qū)域之間形成的抗蝕圖的寬 度足夠大。因此，能夠防止因抗蝕圖的倒塌而造成的配線圖形的不良。 結(jié)果是，不產(chǎn)生配線圖形的不良，能夠使配線圖形的間距變小。(2)各組內(nèi)的規(guī)定數(shù)目的測(cè)試用端子部與另外的鄰接的組內(nèi)的最 接近的配線圖形之間的間隔也可以越離開安裝區(qū)域越大。 20 在這種情況下，形成測(cè)試用端子部的配線圖形越長，越能夠使在測(cè)試用端子部的形成區(qū)域和鄰接的配線圖形的形成區(qū)域之間形成的抗 蝕圖的寬度變大。即，對(duì)于越容易引起倒塌的抗蝕圖的部分，越能夠 使其寬度變大。因此，能夠充分地防止因抗蝕圖倒塌而引起的配線圖 形的不良。25 (3)根據(jù)本發(fā)明的另一方面的一種配線電路基板的制造方法，是一種具有安裝電子部件的安裝區(qū)域和不安裝電子部件的非安裝區(qū)域的 配線電路基板的制造方法，它包括在具有安裝區(qū)域和非安裝區(qū)域的 絕緣層上，除了應(yīng)該形成從安裝區(qū)域內(nèi)向非安裝區(qū)域內(nèi)延伸的多個(gè)配 線圖形的區(qū)域，形成抗蝕圖的工序；除了形成有抗蝕圖的區(qū)域，在絕30 緣層上形成導(dǎo)體層的工序；和通過除去抗蝕圖，在絕緣層上形成多個(gè) 配線圖形的工序，非安裝區(qū)域的多個(gè)配線圖形的端部向一側(cè)寬度變寬，由此，分別形成多個(gè)測(cè)試用端子部，多個(gè)測(cè)試用端子部一側(cè)的多個(gè)配 線圖形的部分互相平行的配置，多個(gè)配線圖形劃分為分別包含2個(gè)以 上的規(guī)定數(shù)目的配線圖形的多個(gè)組，各組內(nèi)的規(guī)定數(shù)目的測(cè)試用端子 部沿配線圖形的長度方向配置，在形成抗蝕圖的工序中，以使在各組 5 內(nèi)離安裝區(qū)域最遠(yuǎn)的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近的配 線圖形之間的間隔，比在各組內(nèi)離安裝區(qū)域最近的測(cè)試用端子部和另 外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔大的方式，形成抗蝕 圖。在該配線電路基板的制造方法中，形成抗蝕圖，使得各組內(nèi)離安10 裝區(qū)域最遠(yuǎn)的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近的配線圖形 之間的間隔，比在各組內(nèi)離安裝區(qū)域最近的測(cè)試用端子部和另外的鄰 接的組內(nèi)的最接近的配線圖形之間的間隔大。由此，能夠較小地維持 平行配置的多個(gè)配線圖形之間的間隔，并且能夠使在最長的配線圖形 的端部的測(cè)試用端子部的形成區(qū)域和鄰接的配線圖形的形成區(qū)域之間]5 形成的抗蝕圖的寬度足夠大。因此，能夠防止因抗蝕圖的倒塌而引起 的配線圖形的不良。結(jié)果是，不會(huì)產(chǎn)生配線圖形的不良，能夠使配線 圖形的間距變小。(4)在形成抗蝕圖的工序中，也可以以使各組內(nèi)的規(guī)定數(shù)目的測(cè) 試用端子部和另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔越遠(yuǎn)20 離安裝區(qū)域越變大的方式，形成抗蝕圖，。在這種情況下，形成測(cè)試用端子部的配線圖形越長，越能夠使在 測(cè)試用端子部的形成區(qū)域和鄰接的配線圖形的形成區(qū)域之間形成的抗 蝕圖的寬度變大。即，對(duì)于越容易引起倒塌的抗蝕圖部分，越使其寬 度變大。因此，能夠充分地防止因抗蝕圖倒塌而引起的配線圖形的不25 良。根據(jù)本發(fā)明，不會(huì)產(chǎn)生配線圖形的不良，能夠使配線圖形的間距 變小。


30 圖1為本發(fā)明的一個(gè)實(shí)施方式的配線電路基板的平面圖。圖2為圖1的配線電路基板的安裝部的放大平面圖。圖3為表示多個(gè)配線圖形和多個(gè)測(cè)試端子的詳細(xì)情況的平面圖。 圖4為用于說明配線電路基板的制造方法的工序截面圖。圖5為用于說明配線電路基板的制造方法的工序截面圖。 圖6為用于說明配線電路基板的制造方法的工序截面圖。 5 圖7為表示比較例的配線電路基板的多個(gè)配線圖形和多個(gè)測(cè)試端子的詳細(xì)情況的平面圖。
具體實(shí)施方式
以下，參照附圖對(duì)本發(fā)明的一個(gè)實(shí)施方式的配線電路基板及其制 io造方法進(jìn)行說明。本實(shí)施方式的配線電路基板作為TAB (帶自動(dòng)接合) 用的帶載體而被使用。(1) 配線電路基板的基本結(jié)構(gòu)圖1為本發(fā)明的一個(gè)實(shí)施方式的配線電路基板的平面圖。 如圖1所示，長尺狀的配線電路基板1具有用于安裝半導(dǎo)體芯片 5等電子部件的多個(gè)安裝部11 。多個(gè)安裝部11在配線電路基板1的長度 方向上，隔開規(guī)定間隔設(shè)置。在配線電路基板1的兩側(cè)部，以規(guī)定間隔形成正方形的多個(gè)走帶 孑L (sprockethole) 1S，使它們?cè)谂渚€電路基板1的長度方向上排列。 另外，在各安裝部11上形成有用于焊接電子部件的電極的例如由 20銅構(gòu)成的配線圖形12。(2) 安裝部的結(jié)構(gòu)以下，詳細(xì)說明圖1的安裝部11。圖2為圖1的配線電路基板1 的安裝部11的放大平面圖。如圖2所示，在基座絕緣層BIL的中心設(shè)置有矩形的安裝區(qū)域21。 25 在該安裝區(qū)域21安裝半導(dǎo)體芯片等電子部件(未圖示)。安裝區(qū)域21 以外的區(qū)域稱為非安裝區(qū)域。以從基座絕緣層BIL的安裝區(qū)域21內(nèi)向非安裝區(qū)域的一側(cè)延伸的 方式形成多個(gè)配線圖形]2。另外，以從基座絕緣層BIL的安裝區(qū)域21 內(nèi)向非安裝區(qū)域的另一側(cè)延伸的方式形成多個(gè)配線圖形12。在非安裝 30 區(qū)域中的多個(gè)配線圖形12的端部分別設(shè)置測(cè)試端子T。在將電子部件 安裝在安裝區(qū)域21后，為了確認(rèn)電子部件和配線圖形12的連接可靠性而使用測(cè)試端子T。另外，在圖2中，只表示一部分配線圖形12和測(cè)試端子T,其他 的配線圖形12和測(cè)試端子T的圖示省略。實(shí)際上，在圖2所示的多個(gè) 配線圖形12之間進(jìn)一步形成多個(gè)配線圖形12。 5 如后所述，多個(gè)配線圖形12和多個(gè)測(cè)試端子T劃分為分別包含規(guī)定數(shù)目的配線圖形12和規(guī)定數(shù)目的測(cè)試端子T的多個(gè)組。安裝區(qū)域21內(nèi)的配線圖形12的部分稱為內(nèi)引線(inner lead)部 22。另外，非安裝區(qū)域中的配線圖形12的端部附近的部分和測(cè)試端子 T稱為外引線(outer lead)部23。 io 在基座絕緣層BIL上以覆蓋除包含兩側(cè)的外引線23的區(qū)域和安裝區(qū)域21以外的配線圖形12的方式形成蓋絕緣層CIL。這樣，配線圖形 12的內(nèi)引線22和外引線23露出。 (3)配線電路基板的制造方法 圖3 圖5為用于說明使用半添加法的配線電路基板1的制造方法 15 的工序截面圖。首先，如圖3 (a)所示，準(zhǔn)備長尺狀的基板30。作為長尺狀基板 30例如能夠使用不銹鋼板、銅板或鎳板等金屬。接著，如圖3 (b)所示，在長尺狀基板30上形成基座絕緣層BIL。 基座絕緣層BIL由聚酰亞胺構(gòu)成?；^緣層BIL的厚度優(yōu)選為10 u 20m以上、100nm以下，在本實(shí)施例中為25ym。接著，如圖3 (c)所示，在基座絕緣層BIL上利用濺射形成金屬 薄膜31。作為金屬薄膜31，如果具有導(dǎo)電性即可，沒有特別的限制， 但優(yōu)選使用銅。金屬薄膜31的厚度優(yōu)選為0.05ym以上、lum以下，在本實(shí)施 25 方式中為0.1um。接著，如圖4 (d)所示，在金屬薄膜31上形成具有規(guī)定的圖形的 槽部R的電鍍抗蝕劑32。電鍍抗蝕劑32，例如利用千膜抗蝕劑(dry film resist)等在金屬薄膜31上形成抗蝕膜，以規(guī)定的圖形將該抗蝕膜曝光 后，通過顯像而形成。電鍍抗蝕劑32在除上述配線圖形12和測(cè)試端 30子T的形成區(qū)域以外的區(qū)域形成。接著，如圖4 (e)所示，在金屬薄膜31上的槽部R中利用電解電鍍形成導(dǎo)體層33。作為導(dǎo)體層33例如能夠使用銅。導(dǎo)體層33的厚度 優(yōu)選為5nm以上、35ixm以下，在本實(shí)施例中為8ym。接著，如圖4 (f)所示，通過剝離除去電鍍抗蝕劑32。另外，也 可以利用化學(xué)腐蝕(濕式蝕刻)除去電鍍抗蝕劑32。 5 接著，如圖4 (g)所示，通過腐蝕除去金屬薄膜31的露出的區(qū)域。由此，形成由金屬薄膜31和導(dǎo)體層33構(gòu)成的配線圖形12 (參照?qǐng)D1 和圖2)。接著，如圖5 (h)所示，以覆蓋配線圖形12的方式形成無電解鍍 錫層34。之后，如圖5 (i)所示，在安裝部ll (參照?qǐng)D1和圖2)的 10 規(guī)定區(qū)域中，以覆蓋配線圖形12和無電解鍍錫層34的方式在基座絕 緣層BIL上形成蓋絕緣層C1L。蓋絕緣層CIL的厚度優(yōu)選為6 II m以上、 50um以下，在本實(shí)施例中為20ym。由此，完成圖1和圖2所示的 配線電路基板l。(4)配線圖形〗2和測(cè)試端子T的詳細(xì)情況。 15 以下，參照

配線圖形12和測(cè)試端子T的詳細(xì)情況。圖6為表示配線圖形12和測(cè)試端子T的詳細(xì)情況的平面圖。圖6 表示圖4 (e)的工序的平面圖。在圖6中，點(diǎn)圖形表示電鍍抗蝕劑32。另外，在圖6中，為了區(qū)別多個(gè)配線圖形12和多個(gè)測(cè)試端子T， 將符號(hào)12a 12f付與配線圖形12，將符號(hào)Ta Tf付與多個(gè)測(cè)試端子T。 20規(guī)定數(shù)目(在本實(shí)施方式中為6個(gè))的配線圖形12a 12f和測(cè)試端子 Ta Tf構(gòu)成一個(gè)組。多個(gè)配線圖形12a 12f以互相平行延伸的方式形成。多個(gè)測(cè)試端 子Ta Tf以從多個(gè)配線圖形12a 12f的端部向一側(cè)變寬的方式形成為 大致矩形。各組的多個(gè)測(cè)試端子Ta Tf以沿配線圖形12a 12f的長度 25 方向排列的方式配置。以下，將配線圖形12a 12f的長度方向僅簡(jiǎn)稱為長度方向，將與 配線圖形12a 12f的長度方向垂直的方向(寬度方向)僅簡(jiǎn)稱為寬度 方向。配線圖形12a 12f以此順序長長地形成，測(cè)試端子Ta Tf以此順 30序從圖2的安裝區(qū)域21離開。即，配線圖形]2a最長，測(cè)試端子Ta 離安裝區(qū)域21最遠(yuǎn)。另夕卜，配線圖形12f最短，測(cè)試端子Tf最接近安裝區(qū)域21。在圖4 (e)的工序中，在配線圖形12a 12f和測(cè)試端子Ta Tf 之間的區(qū)域中形成電鍍抗蝕劑32。各組內(nèi)的測(cè)試端子Ta Tf的一邊以與鄰接的組的配線圖形12a平 5行的方式形成。各組內(nèi)的測(cè)試端子Ta Tf和另外的鄰接的組內(nèi)的配線 圖形]2a之間的間隔(電鍍抗蝕劑32的寬度)W1 W6，如下式所示，以按此順序減少的方式設(shè)定。 W1>W2>W3>W4>W5>W6艮P，在各組內(nèi)離安裝區(qū)域21最遠(yuǎn)的測(cè)試端子Ta和另外的鄰接的 io組內(nèi)的最接近的配線圖形12a之間的間隔(電鍍抗蝕劑32的寬度) Wl為最大，在各組內(nèi)離安裝區(qū)域21最近的測(cè)試端子Tf和另外的鄰接 的組內(nèi)的最接近的配線圖形12a之間的間隔(電鍍抗蝕劑32的寬度) W6為最小。在本實(shí)施例中，間隔Wl設(shè)定為0.023mm，間隔W2設(shè)定為 150.021畫，間隔W3設(shè)定為0.019mm，間隔W4設(shè)定為0.017mm，間隔 W5設(shè)定為0.015mm，間隔W6設(shè)定為0.013mm。即，對(duì)于間隔W6 Wl ，以依此順序逐個(gè)增大0.002mm的方式設(shè)定。各組的寬度方向的配線圖形]2a 12f之間的間隔(電鍍抗蝕劑32 的寬度)相等，例如為0.013mm。另外，各組的長度方向的測(cè)試端子 20Ta Tf之間的間隔(電鍍抗蝕劑32的寬度)相等，例如為0.04mm。 長度方向的測(cè)試端子Ta Tf的長度大致相等，例如設(shè)定為 0.18mm。另外，寬度方向的測(cè)試端子Ta、 Tb、 Tc、 Td、 Te、 Tf的寬度例如 分別設(shè)定為0.2mm、 0.175mm、 0J54mm、 0.131mm、 0.108mm禾口 25 0.085mm。另外，在圖6中，測(cè)試端子Ta Tf雖然形成為四個(gè)角分別具有圓 形的大致矩形，但測(cè)試端子Ta Tf也可以形成沒有圓形的矩形。 (5)本實(shí)施方式的效果 在本實(shí)施方式中，在各組內(nèi)離安裝區(qū)域21最遠(yuǎn)的測(cè)試端子Ta和 30另外的鄰接的組內(nèi)的最接近的配線圖形12a之間的間隔，比在各組內(nèi) 離安裝區(qū)域21最近的測(cè)試端子Tf和另外的鄰接的組內(nèi)的最接近的配線圖形12a之間的間隔大。這樣，在制造時(shí)，能夠較小地維持平行配 置的多個(gè)配線圖形12a 12f之間的間隔，并能夠使在最長的配線圖形 1,2a的端部的測(cè)試端子Ta的形成區(qū)域和另外的鄰接的組的配線圖形 12a的形成區(qū)域之間形成的電鍍抗蝕劑32的寬度足夠大。因此，能夠 5防止因電鍍抗蝕劑32的倒塌而在配線圖形12a 12f中發(fā)生不良。另外，形成測(cè)試端子Ta Tf的配線圖形12a 12f越長，越能夠使 在測(cè)試端子Ta Tf的形成區(qū)域和另外的鄰接的組的最接近的配線圖形 12a的形成區(qū)域之間形成的電鍍抗蝕劑32的寬度變大。艮P，越是容易 發(fā)生倒塌的電鍍抗蝕劑32的部分，越能夠使其寬度變大。因此，能夠 io 充分地防止因電鍍抗蝕劑32的倒塌而在配線圖形12a 12f中發(fā)生不良 的現(xiàn)象。結(jié)果是，不會(huì)在配線圖形12a 12f中發(fā)生不良，能夠使配線圖形 12a 12f的間距變小。(6) 其他實(shí)施方式15 長尺狀基板30的材料不限于不銹鋼，能夠使用銅或鎳等金屬桐茅斗?；^緣層BIL的材料不限于聚酰亞胺，也可以使用聚酯，聚對(duì) 苯二甲酸乙二酯，聚醚腈，聚醚砜等其他樹脂材料。另外，配線圖形12的材料不限于銅，也可以使用銅合金、金、鋁 等其他金屬材料。20 進(jìn)一步，蓋絕緣層CIL的材料不限于聚酰亞胺，也可以使用聚酯、聚對(duì)苯二甲酸乙二酯薄膜、聚醚腈薄膜、聚醚砜薄膜等其他樹脂材料。 另外，也可以使用貼銅疊層板等二層基礎(chǔ)材料來形成配線圖形12。(7) 本發(fā)明的各個(gè)方面的各構(gòu)成要素和實(shí)施方式的各要素的對(duì)應(yīng)。25 以下對(duì)本發(fā)明的各個(gè)方面的各構(gòu)成要素與實(shí)施方式的各要素的對(duì)應(yīng)的示例進(jìn)行說明，但本發(fā)明不限于下述示例。在上述實(shí)施例中，基座絕緣層BIL為絕緣層的例子，配線圖形12，12a 12f為配線圖形的例子，電鍍抗蝕劑32為抗蝕圖的例子，觀ij試端子T， Ta Tf為測(cè)試用端子部的例子，導(dǎo)體層33為導(dǎo)體層的一個(gè)例子。 30 而且，作為本發(fā)明的各個(gè)方面的各構(gòu)成要素也能夠使用具有本發(fā)明的各個(gè)方面所述的結(jié)構(gòu)或功能的其他各種要素。(實(shí)施例)(a) 實(shí)施例在實(shí)施例中，根據(jù)上述實(shí)施方式，利用半添加法，制作具有圖6 所示的配線圖形12a 12f和測(cè)試端子Ta Tf的配線電路基板1。 5 在實(shí)施例中，在進(jìn)行電解電鍍工序時(shí)，電鍍抗蝕劑32沒有倒塌。(b) 比較例在比較例中，利用半添加法，形成具有圖7所示的配線圖形12a 12f和測(cè)試端子Ta Tf的配線電路基板1。圖7為表示比較例的配線電 路基板中的配線圖形12a 12f和測(cè)試端子Ta Tf的詳細(xì)情況的平面 io 圖。以下，對(duì)比較例中的配線圖形12a 12f和測(cè)試端了 Ta Tf與實(shí)施 例中的測(cè)試端子Ta Tf和配線圖形12a 12f的不同點(diǎn)進(jìn)行說明。如圖7所示，在比較例中，各組內(nèi)的測(cè)試端子Ta Tf和另外的鄰 接的組內(nèi)的配線圖形12a的間隔(電鍍抗蝕劑32的寬度)W7相等地 15設(shè)定為0.012mm。各組的寬度方向的配線圖形12a 12f之間的間隔(電鍍抗蝕劑32 的寬度)與實(shí)施例同樣相等地設(shè)定為0.013mm。另外，各組的長度方 向的測(cè)試端子Ta Tf之間的間隔(電鍍抗蝕劑32的寬度)與實(shí)施例 同樣相等地設(shè)定為0.04mm。 20 長度方向的測(cè)試端子Ta Tf的長度與實(shí)施例同樣相等地設(shè)定為0.018mm。寬度方向的測(cè)試端子Ta、 Tb、 Tc、 Td、 Te、 Tf的寬度分別設(shè)定為 0.211mni、 0.188mm、 0.165mm、 0.141mm、 0.118mm禾卩0.095mm。在比較例中，在電解電鍍的工序時(shí)，如圖7中X號(hào)所示，在各組 25內(nèi)離安裝區(qū)域21最遠(yuǎn)的測(cè)試端子Ta和另外的鄰接的組內(nèi)的最接近的 配線圖形12a之間的電鍍抗蝕劑32倒塌，在配線圖形12a中發(fā)生不良。
權(quán)利要求
1.一種配線電路基板，其具有應(yīng)該安裝電子部件的安裝區(qū)域和不安裝電子部件的非安裝區(qū)域，其特征在于，包括具有所述安裝區(qū)域和所述非安裝區(qū)域的絕緣層；和從所述絕緣層上的所述安裝區(qū)域內(nèi)向所述非安裝區(qū)域內(nèi)形成的多個(gè)配線圖形；所述非安裝區(qū)域的所述多個(gè)配線圖形的端部向一側(cè)寬度變寬，由此，分別形成多個(gè)測(cè)試用端子部，所述多個(gè)測(cè)試用端子部一側(cè)的所述多個(gè)配線圖形的部分互相平行的配置，所述多個(gè)配線圖形劃分為分別包含2個(gè)以上的規(guī)定數(shù)目的配線圖形的多個(gè)組，各組內(nèi)的所述規(guī)定數(shù)目的測(cè)試用端子部沿配線圖形的長度方向配置，在各組內(nèi)離所述安裝區(qū)域最遠(yuǎn)的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔，比在各組內(nèi)離所述安裝區(qū)域最近的測(cè)試用端子部和所述另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔大。
2. 如權(quán)利要求l所述的配線電路基板，其特征在于各組內(nèi)的所述規(guī)定數(shù)目的測(cè)試用端子部和所述另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔，越離開所述安裝區(qū)域越變大。
3. —種配線電路基板的制造方法，其是具有應(yīng)該安裝電子部件的 安裝區(qū)域和不安裝電子部件的非安裝區(qū)域的配線電路基板的制造方 法，其特征在于，包括在具有所述安裝區(qū)域和所述非安裝區(qū)域的絕緣層上，除了應(yīng)該形 成從所述安裝區(qū)域內(nèi)向所述非安裝區(qū)域內(nèi)延伸的多個(gè)配線圖形的區(qū) 域，形成抗蝕圖的工序；除了形成有所述抗蝕圖的區(qū)域，在所述絕緣層上形成導(dǎo)體層的工 30 序；禾口通過除去所述抗蝕圖，在所述絕緣層上形成所述多個(gè)配線圖形的 工序，所述非安裝區(qū)域的所述多個(gè)配線圖形的端部向一側(cè)寬度變寬，由 此，分別形成多個(gè)測(cè)試用端子部， 5 所述多個(gè)測(cè)試用端子部一側(cè)的所述多個(gè)配線圖形的部分互相平行 的配置，所述多個(gè)配線圖形被劃分為分別包含2個(gè)以上的規(guī)定數(shù)目的配線 圖形的多個(gè)組，各組內(nèi)的所述規(guī)定數(shù)目的測(cè)試用端子部沿配線圖形的長度方向配10 置，在形成所述抗蝕圖的工序中，以使在各組內(nèi)離所述安裝區(qū)域最遠(yuǎn) 的測(cè)試用端子部和另外的鄰接的組內(nèi)的最接近的配線圖形之間的間 隔，比在各組內(nèi)離所述安裝區(qū)域最近的測(cè)試用端子部和所述另外的鄰 接的組內(nèi)的最接近的配線圖形之間的間隔大的方式，形成所述抗蝕圖。
4.如權(quán)利要求3所述的配線電路基板的制造方法，其特征在于 在形成所述抗蝕圖的工序中，以使各組內(nèi)的所述規(guī)定數(shù)目的測(cè)試 用端子部和所述另外的鄰接的組內(nèi)的最接近的配線圖形之間的間隔， 越遠(yuǎn)離所述安裝區(qū)域越變大的方式，形成所述抗蝕圖。
全文摘要
本發(fā)明提供一種配線電路基板。多個(gè)配線圖形以互相平行延伸的方式形成。多個(gè)測(cè)試端子以從多個(gè)配線圖形的端部向一側(cè)寬度變寬的方式形成為大致矩形狀。各組的多個(gè)測(cè)試端子以沿配線圖形的長度方向排列的方式配置。配線圖形依次較長地形成，測(cè)試端子依次遠(yuǎn)離安裝區(qū)域。各組內(nèi)的測(cè)試端子和另外的鄰接的組內(nèi)的配線圖形之間的間隔(電鍍抗蝕劑的寬度)以依次減少的方式被設(shè)定。
文檔編號(hào)H01L21/48GK101236949SQ200810008938
公開日2008年8月6日 申請(qǐng)日期2008年1月31日 優(yōu)先權(quán)日2007年1月31日
發(fā)明者水谷道, 石丸康人, 谷惠海子 申請(qǐng)人:日東電工株式會(huì)社