專利名稱：一種保護電路及使用保護電路的集成電路的制作方法
技術領域：
本發(fā)明涉及保護電路技術領域，特別涉及一種由于異常電平觸發(fā) 寄生三極管導通致使電路失效的集成電路的保護電路。
背景技術：
現(xiàn)有的兩種集成電路單阱工藝制造的集成電路中，如圖1所示，
一種是以n阱p襯底的集成電路。在雙電源系統(tǒng)應用中，'如圖2所示， 若B1節(jié)點和B2節(jié)點為電源接入端點，Bl節(jié)點接電源正極，B2節(jié)點接 電源負極，集成電路的電源接入端點VDD和GND接電源。當兩個電源 均未接入電路時，PMOS管MP1和NMOS管MN1處于截至狀態(tài)，即 不導通。在只接入電源的瞬間，集成電路的Bl節(jié)點的電平變?yōu)檎娖剑?相對于VDD;集成電路的B2節(jié)點的電平變?yōu)樨撾娖?，相對于地，且?時MP1和MN1仍然未導通，通過PMOS管和NMOS管的寄生二極管 DPI和寄生二極管DN1正向?qū)?，若電源電壓足夠大，形成VDD至 GND的通路。由于集成電路采用n阱p襯底工？^因此所有NNJOS管 的n+源漏區(qū)(即S、 D區(qū)，指形成NMOS管的兩個有源區(qū))均在同一 村底上，如圖3所示。當B2節(jié)點的電平為負電平時，使寄生NPN型三 極管導通，因此可能造成集成電路失效。如圖4所示，另一種是以p阱 n襯底的集成電路，在此種集成電路中所有PMOS管的p+源漏區(qū)均在同 一村底上，當Bl節(jié)點的電平相對于VDD為正電平時，使寄PNP三極 管(B1節(jié)點為三極管的發(fā)射極，VDD為基極，其他p+有源區(qū)為集電極) 導通，致使集成電路功能失效。
發(fā)明內(nèi)容
本發(fā)明主要解決的技術問題是提供一種集成電路的保護電路'，該集成電路保護電路，可以防止集成電路因異常電平觸發(fā)集成電路中寄生三 極管導通而引起的失效。
為了解決上述問題，本發(fā)明提供一種集成電路的保護電路，該保護
電路包括電平4企測電路、邏輯控制電路和嵌位電路，其中，電平檢測 電路，用于檢測集成電路中電源接入端點的電平；邏輯控制電路，根據(jù) 所述電平檢測電路輸出的電平檢測信號，輸出邏輯控制信號；嵌位電路， 根據(jù)所述邏輯控制電路輸出的邏輯控制信號對所述集成電路中以電源 接入端點為基極的寄生三極管的基極-發(fā)射極間電壓進行嵌位。
本發(fā)明還提供一種使用所述保護電路的集成電路，該集成電路包括 保護電路，該保護電路包括電平檢測電路，用于4企測集成電路中電源 接入端點的電平；邏輯控制電路，根據(jù)所述電平檢測電路輸出的電平檢 測信號，輸出邏輯控制信號；嵌位電路，根據(jù)所述邏輯控制電路輸出的 邏輯控制信號對所述集成電路中以電源接入端點為基極的寄生三極管 的基極-發(fā)射極間電壓進行嵌位。
優(yōu)選地，所述電平檢測電路，包括第一比較器和第二比較器，該第 一比較器和第二比較器的輸入端分別與集成電鴻4企測節(jié)點連"l妄，其輸出 與邏輯控制電連4妄。
優(yōu)選地，所述邏輯控制電if各為邏輯或非門。
優(yōu)選地，所述邏輯控制電路為邏輯與非門。
優(yōu)選地，所述嵌位電路包括開關和嵌位電源，.其中，所述嵌伴電源 正極與地連接，該嵌位電源負極與開關一端連接，該開關另一端與檢測 點連4妄。
優(yōu)選地，所述嵌位電源正極與開關一端連接，該嵌位電源負極與集 成電路電源連接；所述開關另一端與檢測點連接。
本發(fā)明集成電路的保護電路，通過電平檢測電路檢測集成電路中電 源接入端點的電平，并將電平檢測信號輸給邏輯控制電路，該邏輯控制 電路根據(jù)電平檢測信號進行處理，輸出邏輯控制信號控制嵌位電路工 作。當電平4企測電路檢測到異常電平觸發(fā)寄生三極管導通時，邏輯控制 電路控制嵌位電路工作，將寄生三極管的基極-發(fā)射極間電壓進行嵌位，使寄生三極管的基極-發(fā)射極間電壓小于該三極管導通所需的電壓值，使 寄生三極管處于截止狀態(tài)，消除寄生三極管對電i 各的影響，^使集成電路 處于正常工作狀態(tài)，從而對集成電路進行保護。
圖1是現(xiàn)有P襯底集成電路結構示意圖； 圖2是現(xiàn)有集成電路示意圖3是現(xiàn)有集成電路產(chǎn)生異常電平時的回路示意圖4是現(xiàn)有N村底集成電路結構示意圖5是本發(fā)明保護電路實施例的原理框圖6是本發(fā)明保護電路一應用實施例示意圖7是本發(fā)明電平檢測電路示意圖8是本發(fā)明邏輯控制電路示意圖9是本發(fā)明保護電路另一應用實施例示意圖IO是本發(fā)明另一邏輯控制電路示意圖。
本發(fā)明目的的實現(xiàn)、功能特點及優(yōu)點將結合實施例，參照附圖做進 一步說明。
具體實施例方式
本發(fā)明集成電路的保護電路實施例，通過電平才僉測電路4企測到因集 成電路電源接入端點的電平異常觸發(fā)寄生三極管導通，邏輯控制電路根 據(jù)電平檢測電路的輸出控制嵌位電路工作，將寄生三極管的基極-發(fā)射極 間電壓進行嵌位，使寄生三極管的基極-發(fā)射極間電壓小于該三才及管導通 所需的電壓值，使寄生三極管處于截止狀態(tài)，消除寄生三極管對電路的 影響，使集成電路處于正常工作狀態(tài)，從而對集成電路進行保護。
如圖5所示，本發(fā)明集成電路的保護電路提出一實施例。該保護電 路包括電平檢測電路1、邏輯控制電路2和嵌位電路3，其中，所述 電平檢測電路1用于檢測集成電路中電源接入端點的電平，且監(jiān)測異常 電平觸發(fā)寄生三極管導通情況，輸出電平檢測信號；所述邏輯控制電路2根據(jù)電平檢測電路1輸出的電平檢測信號，輸出邏輯控制信號；所述 嵌位電路3根據(jù)邏輯控制電路2輸出的邏輯控制信號對集成電路中以電 源接入端點為基極的寄生三極管的基極-發(fā)射極間電壓進行嵌位。
如圖6所示，所述保護電路以對n阱p襯底Jl藝制造的集成電路進 行保護詳細說明，該集成電路中所有NMOS管的源漏n+區(qū)均在同一p 襯底上。所述邏輯控制電路2選用或非門。
所述電平檢測電路l 一榆入端連接用于檢測的Bl節(jié)點，Bl節(jié)點同 時連接NMOS管MN1的漏極，該NMOS管的源4及接地GND,另 一端 連接用于才全測的B2節(jié)點，該B2節(jié)點與PMOS管MP1的漏極連接，該 PMOS管的源極接集成電路電源VDD。所述電平檢測電路1的輸出與邏 輯控制電路2連接，該電平檢測電路1用于檢測Bl節(jié)點的電平和B2節(jié) 點的電平，判斷是否有異常電平觸發(fā)寄生三極管導通情況。
如圖7所示，所述電平檢測電路l包括第一比較器4和第二夂匕較器 5,該第一比較器4和第二比較器5的輸入端分別與集成電路4企測節(jié)點 連接，其輸出與邏輯控制電路2連接。具體地說，第一比較器4和第二 比較器5的輸入端分別與Bl節(jié)點和B2節(jié)點連接，該Bl節(jié)點和B2節(jié) 點也稱為檢測點。第一比較器4的正輸入端接B1節(jié)點，負輸入端接B2 節(jié)點，輸出為電平檢測信號C1;第二比較器5的正輸入端接B2節(jié)點， 負輸入端接B1節(jié)點，輸出為電平檢測信號C2，電平檢測信號C1和電 平檢測信號C2輸出至邏輯控制電路2。當集成電路正常工作時，電平檢 測信號C1和電平檢測信號C2不同時為邏輯0。當發(fā)生異常情況時，寄 生NPN三極管導通使比較器內(nèi)部NMOS管n+有竭區(qū)的電位被拉低至低 電平，這樣寄生三極管導通時，第一比較器4的電平檢測信號C1和第 二比較器5的電平檢測信號C2同時為邏輯0。
如圖8所示，選用邏輯或非門6作為邏輯控制電路2電路，該或非 門6包括PMOS管和NMOS管。所述或非門6上拉能力被設計成足夠 強，當該或非門6中PMOS管的寄生三極管導通，NMOS管截止時， NMOS管的漏極處的寄生NPN三極管導通時，或非門6的輸出被上拉 為高電平；同時該邏輯控制電路2輸出邏輯控制信號CS。當?shù)谝槐容^
6器4的電平檢測信號Cl和第二比較器5的電平檢測信號C2不同為邏輯 0時，電路工作正常，該邏輯控制電路2輸出的邏輯控制信號CS為邏 輯0;當?shù)谝槐容^器4的電平檢測信號Cl和第二比較器5的電平檢測信 號C2同為邏輯0時，所述或非門6的輸出為邏輯1,即所述邏輯控制電 路2輸出的邏輯控制信號CS為邏輯1。此時所述嵌位電路3根據(jù)邏輯 為1的邏輯控制信號CS，控制開關si閉合，該嵌位電路3進^f于嵌位工 作，即將寄生三極管的基極-發(fā)射極間電壓進行嵌位。當電平4企測信號 Cl和電平檢測信號C2有一個為邏輯1時，所述邏輯控制電路2輸出的 邏輯控制信號CS為邏輯0，此時嵌位電路3不工作。
所述嵌位電路3包括開關Sl和嵌位電源，該嵌位電源正極接地 GND,負極與開關S1相連，該開關S1另一端連接B2節(jié)點。在嵌位電 路3嵌位時，嵌位電壓Vc小于寄生NPN三極管的發(fā)射極-基極導通電 壓。因此即使集成電路中因電平異常觸發(fā)寄生三極管導通，由于嵌位電 路的作用，寄生的NPN三極管都不能導通，集成電路避免受異常電平 的影響，造成集成電路失效。當集成電路中出現(xiàn)異常電平時，所述嵌位 電路3 —直處于工作狀態(tài)，直至電平4企測信號Cl和電平檢測信號C2不 全為邏輯0，該嵌位電路3停止工作。
如圖9所示，本發(fā)明保護電路另一實施例。該實施例以所述保護電 路對p阱n襯底工藝制造的集成電路進行保護，其中，p阱n襯底工藝 集成電路的所有PMOS管的源漏p+區(qū)均在同一 n襯底上。所述邏輯控 制電路2選用與非門。
所述電平檢測電路1 一輸入端連接用于檢測的Bl節(jié)點，該Bl節(jié)點 同時連接NMOS管MNl的漏極，該NMOS管的/^極接地GND,.另一 端連接用于4企測的B2節(jié)點，該B2節(jié)點與PMOS管MP1的漏才及連接， 該PMOS管的源極接集成電路電源VDD。所述電平檢測電路1的輸出 與邏輯控制電路2連接，該電平檢測電路1用于檢測Bl節(jié)點的電平和 B2節(jié)點的電平，判斷是有否異常電平觸發(fā)寄生三^l管導通。
如圖7所示，所述電平檢測電路1包括第一比較器4和第二比較器 5，該第一比較器4和第二比較器5的輸入端分別與集成電路^r測節(jié)點連接，其輸出與邏輯控制電路2連接。具體地說，第一比較器4和第二 比較器5的輸入端分別與Bl節(jié)點和B2節(jié)點連接。第一比較器4的正輸 入端接B1節(jié)點，負輸入端接B2節(jié)點，輸出為電平檢測信號C1;第二 比較器5的正輸入端接B2節(jié)點，負輸入端接B1節(jié)點，輸出為電平檢測 信號C2，電平4t測信號Cl和電平檢測信號C2輸出至邏輯控制電路2。 當集成電路正常工作時，電平檢測信號Cl和電平檢測信號C2不同時為 邏輯l。當發(fā)生異常情況，寄生PNP蘭極管導通使比較禁內(nèi)部PMOS管 p+有源區(qū)的電位被拉至高電平，這樣第一比較器4的電平4全測信號Cl 和第二比較器5的電平檢測信號C2同時為邏輯1。
如圖IO所示，選用邏輯與非門7作為邏輯控制電路2電路，該與 非門7包括PMOS管和NMOS管。該邏輯控制電路2輸出邏輯控制信 號CS。當?shù)谝槐容^器4的電平檢測信號Cl和第二比較器5的電平檢測 信號C2不同為邏輯1時，電路工作正常，邏輯控制電路2輸出的邏輯 控制信號CS為邏輯1;當?shù)谝槐容^器4的電平檢測信號Cl和第二比較 器5的電平檢測信號C2同為邏輯1時，由于所i4與非門7下拉維力被 設計成足夠強，當該與非門7中PMOS管的寄生三極管導通，與非門7 中的NMOS管也導通，使得與非門7的輸出為邏輯0，即邏輯控制電路 2輸出的邏輯控制信號CS為邏輯0。此時嵌位電路3才艮據(jù)邏輯為0的邏 輯控制信號CS，控制開關S1閉合，該嵌位電路3進行嵌位工作，即將 寄生三極管的基極-發(fā)射極間電壓進行嵌位。當電平檢測信號Cl和電平 檢測信號C2有一個為邏輯0時，所述邏輯控制電路3輸出的邏輯控制 信號CS為邏輯1,此時嵌位電路3不工作。
所述嵌位電5各3包括開關S2和嵌位電源，該嵌位電源負4及接電源 VDD,正極與開關S2相連，該開關S2另一端連摔節(jié)點Bl。在舉位電 路3嵌位時，嵌位電壓Vc小于寄生PNP三極管的發(fā)射極-基極導通電壓。 因此即使集成電路中因電平異常觸發(fā)寄生三極管導通，由于嵌位電路的 作用，寄生的PNP三極管都不能導通，集成電路避免受異常電平的影響， 造成集成電路失效。當集成電路中出現(xiàn)異常電平時，所述嵌位電路3 — 直處于工作狀態(tài)，直至電平檢測信號Cl和電平檢測信號C2不全為邏輯1,該嵌位電路3停止工作。'
本發(fā)明還提供一種將所述保護電路集成在所保護的集成電路中，該 集成電路包括保護電路，該保護電路為上述實施例中的保護電路。其中， 所述保護電路包括所述電平檢測電路用于檢測集成電路中電源接入端 點的電平；所述邏輯控制電路根據(jù)電平檢測電路輸出的電平4企測信號， 輸出邏輯控制信號；所述嵌位電路根據(jù)邏輯控制電^各輸出的邏輯控制信 號對集成電路中以電源接入端點為基極的寄生三極管的基極-發(fā)射極間 電壓進行嵌位。其工作原理和連接關系與上述實施例相同，不再贅述。
以上所述僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范 圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結構或等效流程變 換，或直接或間接運用在其他相關的技術領域，均同理包括在本發(fā)明的 專利保護范圍內(nèi)。
權利要求
1. 一種集成電路的保護電路，其特征在于，所述保護電路包括電平檢測電路，用于檢測集成電路中電源接入端點的電平；邏輯控制電路，根據(jù)所述電平檢測電路輸出的電平檢測信號，輸出邏輯控制信號；嵌位電路，根據(jù)所述邏輯控制電路輸出的邏輯控制信號對所述集成電路中以電源接入端點為基極的寄生三極管的基極-發(fā)射極間電壓進行嵌位。
2. 根據(jù)權利要求1所述的集成電路的保護電路，其特征在于所述 電平檢測電路，包括第一比較器和第二比較器，該第一比較器和第二比 較器的輸入端分別與集成電路檢測節(jié)點連接，其輸出與邏輯控制電連 接。
3. 根據(jù)權利要求1或2所述的集成電路的保護電路，其特征在于 所述邏輯控制電if各為邏輯或非門。
4. 根據(jù)權利要求1或2所述的集成電路的保護電路，其特征在于 所述邏輯控制電路為邏輯與非門。
5. 根據(jù)權利要求1或2所述的集成電路的保護電路，其特征在于 所述嵌位電路包括開關和嵌位電源，其中，.所述嵌扭電源正極與地連接， 該嵌位電源負極與開關一端連接，該開關另一端與4全測點連4妾。
6. 根據(jù)權利要求1或2所述的集成電路的保護電路，其特征在于 所述嵌位電源正極與開關一端連接，該嵌位電源負極與集成電路電源連 接；所述開關另一端與檢測點連接。
7. —種使用保護電路的集成電路，其特征在于，該集成電路包括保 護電路，該保護電路包括電平檢測電路，用于檢測集成電路中電源接入端點的電平； 邏輯控制電路，根據(jù)所述電平檢測電路輸出的電平檢測信號，輸出 邏輯控制信號；嵌位電路，根據(jù)所述邏輯控制電路輸出的邏輯控制信號對所述集成 電路中寄生三極管的基極-發(fā)射極間電壓進行嵌位。
全文摘要
本發(fā)明公開一種集成電路的保護電路，該保護電路包括電平檢測電路，用于檢測集成電路中電源接入端點的電平；邏輯控制電路，根據(jù)所述電平檢測電路輸出的電平檢測信號，輸出邏輯控制信號；嵌位電路，根據(jù)所述邏輯控制電路輸出的邏輯控制信號對所述集成電路中以電源接入端點為基極的寄生三極管的基極-發(fā)射極間電壓進行嵌位。當電平檢測電路檢測到寄生三極管導通時，邏輯控制電路控制嵌位電路工作，將寄生三極管的基極-發(fā)射極間電壓進行嵌位，使寄生三極管的基極-發(fā)射極間電壓小于該三極管導通所需的電壓值，因此寄生三極管處于截止狀態(tài)，消除寄生三極管對電路的影響，使集成電路處于正常工作狀態(tài)，從而對集成電路進行保護。
文檔編號H01L27/02GK101425514SQ20081007211
公開日2009年5月6日 申請日期2008年11月14日 優(yōu)先權日2008年11月14日
發(fā)明者馮稀亮, 奇 張, 陳銳標, 重 隆, 黃君凱 申請人:深圳市昊芯微電子有限公司