專利名稱：Hvmos及集成hvmos與cmos的半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高壓金屬氧化物半導(dǎo)體晶體管(High Voltage Metal Oxide Semiconductor, HVMOS)及集成HVMOS與CMOS的半導(dǎo)體器件。
背景技術(shù)：
互補型金屬氧化物半導(dǎo)體晶體管(CMOS, Complementary Metal Oxide Semiconductor) 器件被廣泛應(yīng)用于微電子領(lǐng)域。通常用于邏輯器件、存儲器等。除CM0S外，許多能承受高于 CMOS電壓的高壓半導(dǎo)體晶體管也被廣泛應(yīng)用于微電子工業(yè)領(lǐng)域。其中最為常見的是各種類型 的橫向擴散型金屬氧化物半導(dǎo)體晶體管(LDMOS， Laterally Diffused Metal Oxide Semiconductor),除LDMOS外，還有漏極延長型金屬氧化物半導(dǎo)體晶體管(EDMOS， Extended Drain Metal Oxide Semiconductor)，漏極兩次擴散型金屬氧化物半導(dǎo)體晶體管(DDD-MOS， Double Diffused Drain Metal Oxide Semiconductor)等等。以上所有這些不同類型的高壓 器件在本發(fā)明中將統(tǒng)稱為高壓金屬氧化物半導(dǎo)體晶體管(HVMOS， High Voltage Metal Oxide Semiconductor^與CMOS—樣，HVMOS也分為兩類: 一類是N型HVMOS，簡稱酬M0S，另一 類是P型HVMOS，簡稱HVPMOS。 HVMOS通常用于微電子領(lǐng)域中的電源管理。電源管理是指一 些電路組合用于控制電能的轉(zhuǎn)換和輸送到相應(yīng),的負載。這個負載可以是任何芯片、系統(tǒng)或子 系統(tǒng)，如微處理器芯片、浮點處理器、光學(xué)器件、微電機系統(tǒng)等。CMOS工藝在數(shù)字技術(shù)的推動下，最小柵極線寬變得越來越小，氧化層厚度也相應(yīng)越來越 薄，這樣做使得單位面積上CMOS集成度越來越高，同時也使得相應(yīng)的CMOS速度越來越快。 HVMOS通常由于擊穿電壓遠遠高于CMOS,通常采用相對CMOS來說落后幾代的工藝。而且氧化 層厚度也不同于標準的CMOS工藝。近幾年來有一種趨勢將CMOS和HVMOS集成到同一塊半導(dǎo) 體襯底上。由于CMOS和HVMOS有各自不同的工藝，把它們集成到一起并不容易。通常集成到 一起的CMOS和HVMOS擁有各自不同的氧化層厚度，也有不同的最小柵極線寬。而且往往是 HVMOS的最小柵極線寬比CMOS的要大幾倍。近來出現(xiàn)了一些HVMOS與CMOS擁有相同氧化層厚度的工藝，盡管如此，HVMOS的最小柵 極線寬還是比CMOS大了幾倍。例如將12伏的HVMOS集成到0. 35微米的CMOS工藝中，0. 35 微米工藝的CMOS最小線寬是0. 35微米，但集成于同一工藝的12伏HVMOS最小線寬則是2. 2 微米，比CMOS最小線寬大了 7倍。當HVMOS最小柵極線寬比CMOS大時，說明該HVMOS并沒有完全利用先進的CMOS工藝技術(shù)來優(yōu)化HVM0S的指標。而只是完成了一個兩套工藝的簡單合 并。由于HVM0S的溝道長，使得寄生電容大，這樣的HVM0S驅(qū)動起來須耗費大量的能量，導(dǎo) 通關(guān)閉的速度也非常慢，因而開關(guān)頻率很低，如300千赫茲。另一方面，HVMOS的溝道長，使 得溝道電阻大，單位面積也增大，設(shè)計同樣導(dǎo)通電阻的HVM0S所占芯片面積很大。盡管舊線 程的晶圓片很便宜，最終單位芯片的成本卻不低。發(fā)明內(nèi)容本發(fā)明的目的在于，提供一種新的HVMOS及集成HVMOS與CMOS的半導(dǎo)體器件。其設(shè)計能 夠充分利用CMOS的先進工藝來優(yōu)化高壓器件的各項性能指標，使得高壓器件導(dǎo)通電阻小，寄 生電容低，開關(guān)速度快，開關(guān)頻率高，成本低。本發(fā)明提供的HVMOS，包括一半導(dǎo)體襯底/外延層， 一位于該襯底/外延層表面的溝道，以 及位于該溝道上的一柵極，其特征在于還包括 一源/漏極，該源/漏極包含一位于所述溝道 旁且緊挨著該溝道的輕摻雜區(qū)和一緊挨著該輕摻雜區(qū)的重摻雜區(qū)；另一源/漏極，該另一源/ 漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū)和一緊挨著該另一輕摻雜區(qū)的重 摻雜區(qū)； 一與所述源/漏極及所述另一源/漏極摻雜類型相反的反向摻雜阱，該反向摻雜阱位 于該溝道下方且不完全包含該溝道； 一與所述源/漏極及所述另一源/漏極摻雜類型相反的另 一反向摻雜阱，該另一反向摻雜阱位于所述另一源/漏極的另一輕摻雜區(qū)和所述反向摻雜阱之 間，且完全保含所述反向摻雜阱所沒有包含的溝道部分。本發(fā)明還提供一種集成HVM0S與CMOS的半導(dǎo)體器件，包括設(shè)于一半導(dǎo)體襯底/外延層上 一 CMOS和一 HVM0S，所述CMOS包括一 麗0S和一 PM0S,所述HVM0S包括一 HVNM0S和一 HVPM0S, 其特征在于所述HVNMOS和所述HVPMOS分別包括 一位于該襯底/外延層表面的溝道；位于該 溝道上的一柵極； 一源/漏極，該源/漏極包含一位于所述溝道旁且緊挨著該溝道的輕摻雜區(qū) 和一緊挨著該輕摻雜區(qū)的重摻雜區(qū)；另一源/漏極，該另一源/漏極包含一位于所述溝道旁且 緊挨著該溝道的另一輕摻雜區(qū)和一緊挨著該另一輕摻雜區(qū)的重摻雜區(qū)； 一與所述源/漏極摻雜 類型相反的反向摻雜阱，該反向摻雜阱位于該溝道下方且不完全包含該溝道； 一與所述源/漏 極及所述另一源/漏極摻雜類型相反的另一反向摻雜阱，該另一反向摻雜阱位于所述另一源/ 漏極的另一輕摻雜區(qū)和所述反向摻雜阱之間，且完全保含所述反向摻雜阱所沒有包含的溝道 部分。本發(fā)明也同時描述了如何將本HVM0S與CM0S工藝集成。從工藝流程可以看出，本HVM0S 充分利用CM0S (BiCM0S)已有的工藝,優(yōu)化高壓器件的性能指標，使得此種新型HVM0S具有導(dǎo)通電阻小，寄生電容低，開關(guān)速度快，開關(guān)頻率高，成本低，耐壓高等優(yōu)點。


圖1到圖13為制成本發(fā)明半導(dǎo)體HVM0S及集成HVM0S與CMOS半導(dǎo)體器件的主要工藝流 程剖面圖；圖14為單邊高壓的HVPMOS和HVNM0S，建在P型襯底/外延層上的示意圖。 圖15為單邊高壓的HVPM0S和HVNM0S，建在N型襯底/外延層上的示意圖。 圖16為圖14所示器件變成源極和漏極都能承受高壓的對稱器件結(jié)構(gòu)示意圖。 圖17為圖15所示器件變成源極和漏極都能承受高壓的對稱器件結(jié)構(gòu)示意圖。
具體實施方式
實施例一一種HVM0S如圖14所示，既可是一HVPM0S也可是一HVNM0S，位于一半導(dǎo)體襯底/外延層 211上，所述HVPM0S和HVNM0S各自包括一位于該襯底/外延層211表面的溝道，以及位于該 溝道上的一柵極270。所述HVPM0S還包括 一源/漏極，該源/漏極包含一位于所述溝道旁且 緊挨著該溝道的輕摻雜區(qū)251和一緊挨著該輕摻雜區(qū)251的重摻雜區(qū)261;另一源/漏極，該 另一源/漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū)256和一緊挨著該另一輕 摻雜區(qū)256的重摻雜區(qū)261，該另一輕摻雜區(qū)256與所述輕摻雜區(qū)251摻雜類型相同； 一與所 述源/漏極摻雜類型相反的反向摻雜阱241，該反向摻雜阱241位于該溝道下方且不完全包含 該溝道； 一與所述源/漏極摻雜類型相反的另一反向摻雜阱235，該另一反向摻雜阱235位于 所述另一源/漏極的另一輕摻雜區(qū)256和所述反向摻雜阱241之間，且完全包含所述反向摻雜 阱241所不包含的溝道部分。所述HVNM0S還包括 一源/漏極，該源/漏極包含一位于所述溝 道旁且緊挨著該溝道的輕摻雜區(qū)252和一緊挨著該輕摻雜區(qū)252的重摻雜區(qū)262;另一源/漏 極，該另一源/漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū)257和一緊挨著該 另一輕摻雜區(qū)257的重摻雜區(qū)262，該另一輕摻雜區(qū)257與所述輕摻雜區(qū)252摻雜類型相同； 一與所述源/漏極摻雜類型相反的反向摻雜阱242，該反向摻雜阱242位于該溝道下方且不完 全包含該溝道； 一與所述源/漏極摻雜類型相反的另一反向摻雜阱243，該另一反向摻雜阱243 位于所述另一源/漏極的另一輕摻雜區(qū)257和所述反向摻雜阱242之間，且完全包含所述反向 摻雜阱242所不包含的溝道部分； 一與所述源/漏極摻雜類型相同的同向摻雜阱235，該同向 摻雜阱235完全包含所述源/漏極的所述輕摻雜區(qū)252和所述重摻雜區(qū)262，所述另一源/漏極的所述另一輕摻雜區(qū)257和所述重摻雜區(qū)262，所述反向摻雜阱242，所述另一反向摻雜阱243。圖14示出所述HVM0S在P型襯底/外延層211上實現(xiàn)。HVPM0S和HVNM0S的溝道位于該P 型襯底/外延層211表面，所述HVPM0S的源/漏極是P型輕摻雜區(qū)251和P型重摻雜區(qū)261 ， 所述HVPM0S的另一源/漏極是P型另一輕摻雜區(qū)256和P型重摻雜區(qū)261，所述HVPMOS的反 向摻雜阱241是N型阱，所述HVPM0S的另一反向摻雜阱235是N型阱，其摻雜濃度低于所述 反向摻雜阱241 。所述HVNMOS的源/漏極是N型輕摻雜區(qū)252和N型重摻雜區(qū)262,所述HVNMOS 的另一源/漏極是N型另一輕摻雜區(qū)257和N型重摻雜區(qū)262，所述HVNMOS的反向摻雜阱242 是P型阱，所述HVNMOS的另一反向摻雜阱243是P型阱，其摻雜濃度低于所述反向摻雜阱242， 所述HVNMOS的同向摻雜阱235是N型，其摻雜濃度低于所述HVNMOS的另一反向摻雜阱243。如圖14，當襯底/外延層211為P型時，所雄HVPMOS巳通過N型反向摻雜阱235與P型襯 底/外延層211上的其它元器件隔離，而HVNMOS既可以是非隔離的，也可以是隔離的。隔離的 結(jié)構(gòu)如圖14所示，該HVNMOS已經(jīng)通過N型同向摻雜阱235與P型襯底/外延層211上的其它 元器件隔離。如HVNMOS沒有被所述N型同向摻雜阱235所包圍，則所述HV醒0S的P型另一反 向摻雜阱243與P型襯底/外延層連在一起，為非隔離HVNM0S。此外，本實施例中HVPM0S和HVNM0S既可以是非對稱的，也可以是對稱的。圖14所示的 是非對稱的HVPM0S和非對稱的HVNM0S。對稱的結(jié)構(gòu)如圖16所示，當HVPM0S的所述源/漏極 的輕摻雜區(qū)與所述另一源/漏極的另一輕摻雜區(qū)為同一摻雜區(qū)256，且HVPM0S的所述源/漏極 的重摻雜區(qū)261離柵極270的距離與HVPM0S的所述另一源/漏極的重摻雜區(qū)261離柵極270 的距離相同時即為對稱的HVPM0S。同理，當HVNM0S所述源/漏極的輕摻雜區(qū)與所述另一源/ 漏極的另一輕摻雜區(qū)為同一摻雜區(qū)257，且HVNM0S所述源/漏極的重摻雜區(qū)262離柵極270的 距離與HVNM0S所述另一源/漏極的重摻雜區(qū)262離柵極270的距離相同時即為對稱的HVNM0S。如圖16所示，對稱的HVPM0S已通過N型反向摻雜阱235與P型襯底/外延層211上的其 它元器件隔離,而對稱的HVNM0S既可以是隔離的，也可以是非隔離的。隔離的結(jié)構(gòu)如圖16所 示，HVNM0S通過N型阱235與P型襯底/外延層21 l上的其它元器件隔離，如對稱的HVNM0S 沒有被所述N型摻雜阱235所包圍，則為對稱非隔離HVNM0S。上述HVM0S也可以在N型襯底/外延層上實現(xiàn)。如圖15所示，在所述N型襯底/外延層212 上，HVPM0S和HVNMOS的溝道位于該N型襯底/外延層212表面。所述HVPM0S的源/漏極是P 型輕摻雜區(qū)251和P型重摻雜區(qū)261，所述HVPM0S的另一源/漏極是P型另一輕摻雜區(qū)256和 P型重摻雜區(qū)261，所述HVPM0S的反向摻雜阱241是N型阱，所述HVPM0S的另一反向摻雜阱 236是N型阱，其摻雜濃度低于所述反向摻雜阱241。所述HVNM0S的源/漏極是N型輕摻雜區(qū)252和N型重摻雜區(qū)262，所述HVNMOS的另一源/漏極是N型另一輕摻雜區(qū)257和N型重摻雜 區(qū)262，所述HV麗0S的反向摻雜阱242是P型阱，所述HV畫0S的另一反向摻雜阱244是P型， 其摻雜濃度低于所述反向摻雜阱242。如圖15，當外延層為N型時，所述HVNMOS已通過P型反向摻雜阱244與同襯底/外延層212 上的其它元器件隔離，而HVPMOS既可以是隔離的，也可以是非隔離的。隔離的結(jié)構(gòu)如圖15所 示，還包括包圍所述HVPM0S所述源/漏極的所述輕摻雜區(qū)251和所述重摻雜區(qū)261，所述另一 源/漏極的所述另一輕摻雜區(qū)256和所述重摻雜區(qū)261，所述反向摻雜阱241，所述另一反向 摻雜阱236的同向摻雜阱244。如HVPM0S沒有被所述同向摻雜阱244包圍，則為非隔離HVPM0S。同樣在N型外延層上的HVNM0S和HVPM0S既可以是非對稱的，也可以是對稱的。圖15所 示是非對稱的HVNM0S和非對稱的HVPM0S。對稱的結(jié)構(gòu)如圖17所示，當HVPM0S所述源/漏極 的所述輕摻雜區(qū)與所述另一源/漏極的所述另一輕摻雜區(qū)為同一摻雜區(qū)256，且HVPM0S所述源 /漏極的重摻雜區(qū)261離柵極270的距離與HVPM0S所述另一源/漏極的重摻雜區(qū)261離柵極270 的距離相同時即為對稱的HVPMOS。同理，當HVNMOS所述源/漏極的所述輕摻雜區(qū)與所述另一 源/漏極的所述另一輕慘雜區(qū)為同一摻雜區(qū)257，且HVNM0S所述源/漏極的重摻雜區(qū)262離柵 極270的距離與HVNM0S所述另一源/漏極的重摻雜區(qū)262離柵極270的距離相同時即為對稱 的HVNM0S。當襯底/外延層212為N型時，對稱的HVNM0S已通過P型反向摻雜阱244與同襯底/外延 層212上的其它元器件隔離，而對稱的HVPM0S既可以是非隔離的，也可以是隔離的。隔離的 結(jié)構(gòu)如圖17所示，還包括包圍所述HVPM0S所述源/漏極的所述輕摻雜區(qū)256和所述重摻雜區(qū) 261，所述另一源/漏極的所述另一輕摻雜區(qū)256和所述重摻雜區(qū)261，所述反向摻雜阱241， 所述另一反向摻雜阱236的同向摻雜阱244。如對稱的HVPM0S沒有被所述同向摻雜阱244包 圍，則為對稱非隔離HWM0S。實施例二如圖14所示， 一種集成HVM0S與CMOS的半導(dǎo)體器件，包括設(shè)于一半導(dǎo)體襯底/外延層211 上一 CMOS和一 HVM0S，所述CMOS既可是一 麵0S也可是一 PM0S，還可是兩者都包括，所述HVM0S 既可是一HVNMOS和也可是一HVPMOS，還可是兩者都包括。其特征在于所述PMOS和所述NMOS 分別包括一位于該襯底/外延層211表面的溝道，位于該溝道上的柵極270， 一源/漏極,該源/漏極包含一輕摻雜區(qū)251、 252和緊挨著該輕摻雜區(qū)251、 252的重摻雜 區(qū)261、 262，一與所述源/漏極摻雜類型相反的反向摻雜阱241、 242。 其特征還在于所述HVPM0S和所述HVNM0S分別包括 一位于該襯底/外延層211表面的溝道，位于該溝道上的柵極270，一源/漏極，該源/漏極包含一位于所述溝道旁且緊挨著該溝道的輕摻雜區(qū)251、 252和一 緊挨著該輕摻雜區(qū)251、 252的重摻雜區(qū)261、 262;另一源/漏極，該另一源/漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū) 256、 257和一緊挨著該另一輕摻雜區(qū)256、 257的重摻雜區(qū)261、 262;一與所述源/漏極摻雜類型相反的反向摻雜阱241、 242，該反向摻雜阱241、 242位于該 溝道下方且不完全包含該溝道；一與所述源/漏極摻雜類型相反的另一反向摻雜阱235、 243，該另一反向摻雜阱235、 243 位于所述另一源/漏極的另一輕摻雜區(qū)256、 257和所述反向摻雜阱241、 242之間，且完全包 含所述反向摻雜阱241、 242所不包含的溝道部分。如圖14所示，所述HVPM0S和所述PM0S具有相同摻雜分布的反向摻雜阱241。如圖14所示，所述HVNM0S和所述麗0S具有相同摻雜分布的反向摻雜阱242。下面將詳細描述本發(fā)明上述二實施例的制造過程。必須指出的是本發(fā)明所提供的器件的 結(jié)構(gòu)可通過許多不同的工藝方式來實現(xiàn)。這里所描述的實現(xiàn)方法只是其中的一種方法，該方 法不應(yīng)該構(gòu)成對本發(fā)明的限制。本發(fā)明的描述以在電源管理中的應(yīng)用為背景，但是任何其它的將此高壓器件和此低壓器 件集成在一起的應(yīng)用都將屬本發(fā)明所涵蓋的范圍。本發(fā)明所指的低壓器件是指被選用的CMOS 工藝中所采用的標準工作電壓器件，而高壓器件是指漏極或/和源極能承受比標準電壓高的器 件。柵極電壓不限，可以是與標準CMOS工藝相同的電壓，或者比標準CMOS工藝更高或更低 的電壓。只要漏極/源極電壓高于標準電壓即為本實施例所指的高壓器件。例如，當選用0.18 微米CM0S工藝時，標準器件的漏極/源極工作電壓為1.8伏，這屬于本發(fā)明所指的低壓器件。 而高壓器件是指漏極/源極所承受的電壓高于1.8伏的器件，無論柵極所能承受的最高電壓是 高于、低于或等于1.8伏。圖1到圖13是制成本發(fā)明HVM0S器件的主要工藝流程剖面圖。根據(jù)半導(dǎo)體行業(yè)的慣例， 本發(fā)明所有剖面圖都不是按比例畫的。下面對工藝的描述只是抓住實現(xiàn)本器件結(jié)構(gòu)的主要的 工藝步驟。本領(lǐng)域的技術(shù)人員應(yīng)當知道其中未提及的非主要步驟，這些非主要工藝步驟的未 提及不應(yīng)構(gòu)成對本發(fā)明的限制。本工藝流程說明以P型襯底為例，器件在N型襯底或外延層 上的流程與此類似，不再一一說明。圖1顯示P型襯底211在完成隔離槽225工藝后的剖面圖。常用形成隔離槽225的方法 有兩種。 一種是淺槽隔離(Shallow Trench Isolation, STI)，另一種是基本的局部區(qū)域氧 化隔離技術(shù)(Local Oxidation Of Silicon, L0C0S)。本實施例中以STI為例。先通過一掩 膜光刻定位出隔離槽的位置，然后形成淺槽，之后清除光刻膠材料及表面氧化層，再向淺槽 內(nèi)注入介質(zhì)材料(通常是氧化物或氮化物)將淺槽填平。此處所提到的光刻定位是半導(dǎo)體制作 過程中常用的一道工藝。它是先將半導(dǎo)體表面均勻涂上光刻膠材料，然后通過掩膜將無需掩 膜的地方的光刻膠材料暴光后，再清除暴光的光刻膠材料，而留下的光刻膠材料用于下一道 工藝的掩膜。由于該光刻定位是半導(dǎo)體制作過程中常用的工藝，在下述工藝中不再一一詳述 其過程。圖1顯示形成隔離槽后，襯底211被分成4個區(qū)域，它們之間由隔離槽分隔。這4 個區(qū)域?qū)⒎謩e形成不同的器件PM0S、 NM0S、 HVPMOS和HVNM0S。其中PM0S和NM0S是CMOS 工藝中所提供的標準器件，屬于本實施例所定義的低壓器件。這些器件主要是用于各種各樣 的電路設(shè)計，如控制器、信號處理器等。而HVPMOS和HVNM0S是本實施例中所定義的高壓器 件。通常用于功率轉(zhuǎn)換電路，功率器件的驅(qū)動電路，靜電放電(ESD)電路中，有時也可用于 控制電路中。圖2顯示半導(dǎo)體工藝完成深層N型阱235后的剖面圖。在圖1的基礎(chǔ)上光刻定位出需要 深層N型阱235的地帶，進行N型雜質(zhì)注入，形成深層N型阱235。為了簡化工藝，HVPMOS 與HVNM0S共用同一個深層N型阱235,這樣只需一次掩膜。HVPMOS和HVNMOS的深層N型阱 也可采用不同的雜質(zhì)分布以優(yōu)化各自的性能，那樣需經(jīng)過兩次掩膜來分別形成各自的深層N 型阱。圖3顯示半導(dǎo)體工藝完成高壓P型阱243后的剖面圖。在圖2的基楚上光刻定位出需要 高壓P型阱243的地帶，進行P型雜質(zhì)注入，形成高壓P型阱243。高壓P型阱243是形成 HVPMOS的重要一步。圖4顯示半導(dǎo)體工藝完成P型阱242步驟后的剖面圖。先由掩膜光刻定位出需要P型阱 242的地方，然后通過P型雜質(zhì)注入形成P型阱242。 P型阱242是形成NMOS和HVNMOS的重 要一步。圖中顯示對NMOS而言，這個P型阱是注入到前面提到的P型襯底211上，對HVNMOS 而言，這個P型阱242是注入到前面提到的深層N型阱235內(nèi)。通常高壓P型阱243的雜質(zhì) 濃度高于深層N型阱235和襯底211的雜質(zhì)濃度，但低于P型阱242的雜質(zhì)濃度。通常進行 完P(guān)型阱雜質(zhì)注入后用同樣的P型阱掩膜馬上進行域值電壓調(diào)整的雜質(zhì)注入。NMOS和HVNMOS 可以有不同的P型阱雜質(zhì)分布，但為了使工藝簡化，采用同一雜質(zhì)分布，以共用同一個掩膜。圖5顯示半導(dǎo)體工藝完成N型阱241步驟后的剖面圖。先由掩膜光刻定位出需要N型阱241的地方，然后通過N型雜質(zhì)注入形成N型阱241。 N型阱241是形成PM0S和HVPM0S的重 要一步。圖中顯示對PM0S而言，這個N型阱是注入到前面提到的P型襯底211上，對于HVPMOS 而言，這個N型阱241是注入到前面提到的深層N型阱235內(nèi)。通常N型阱的241雜質(zhì)濃度 高于深層N型阱235和襯底211的雜質(zhì)濃度。通常進行完N型阱241雜質(zhì)注入后，用同樣的N 型阱掩膜立即進行域值電壓調(diào)整的雜質(zhì)注入。PM0S和HVPM0S可以有不同的N型阱雜質(zhì)分布， 但同樣為了使工藝簡化，采用同一雜質(zhì)分布，以共用同一個掩膜。 上述圖4和圖5的工藝順序可以互換。圖6顯示出半導(dǎo)體工藝在完成柵極270后的剖面圖。先氧化形成柵極介質(zhì)層275至指定 厚度。介質(zhì)層通常材料是二氧化硅。其它常用介質(zhì)材料也屬本發(fā)明所涵蓋的范圍。為了簡化 工藝，提高開關(guān)頻率，高壓器件HVPM0S和HVNM0S的柵極介質(zhì)厚度最好和低壓器件PM0S和NM0S 的柵極介質(zhì)厚度一致。這樣只須經(jīng)過一次氧化過程即可完成。有時需要高壓器件HVPM0S或 HVNM0S的柵極介質(zhì)厚度高于低壓器件PM0S和NM0S的柵極介質(zhì)厚度。這時則需要進行兩次氧 化。在這種情況下，可先氧化形成厚的柵極介質(zhì)，然后通過一掩膜光刻定位出需要薄的柵極 介質(zhì)的區(qū)域。腐蝕掉該區(qū)域的介質(zhì)，清除光刻膠材料，再氧化形成薄的柵極介質(zhì)。有時高壓 器件HVPM0S或HV醒0S的柵極介質(zhì)由于厚度過高，需在這一步進行一次域值電壓調(diào)整雜質(zhì)注 入。柵極氧化層形成后，將多晶硅沉淀到柵極介質(zhì)275上，然后用適當?shù)碾s質(zhì)種類將多晶硅 摻雜成N型或P型。然后通過高溫退火以激活摻雜。最后用一掩膜來定位柵極270。圖7顯示半導(dǎo)體工藝完成N型低壓輕摻雜區(qū)252和P型低壓輕摻雜區(qū)后251的剖面圖。 它們的位置分別由各自的掩膜光刻定位來確定。然后通過雜質(zhì)注入而形成。注入N型雜質(zhì)形 成該N型低壓輕摻雜區(qū)252，注入P型雜質(zhì)形成該P型低壓輕摻雜區(qū)251。圖中所示HVPM0S 和HV麗OS只有一邊注入低壓摻雜區(qū)，因為此工藝介紹的時形成單邊高壓的高壓器件。當需形 成雙邊高壓的高壓器件時，低壓摻雜區(qū)則不注入HVPM0S和HVNM0S內(nèi)。圖8顯示半導(dǎo)體工藝形成N型高壓輕摻雜區(qū)257和P型高壓輕摻雜區(qū)256后的剖面圖。N 型高壓輕摻雜區(qū)257和P型高壓輕摻雜區(qū)256的位置和寬度分別由各自的掩膜光刻定位來確 定，然后通過雜質(zhì)注入而形成。N型高壓輕摻雜區(qū)257注入N型雜質(zhì)，P型高壓輕摻雜區(qū)256 注入P型雜質(zhì)。通常高壓輕摻雜區(qū)257、 256比低壓輕摻雜區(qū)252、 251的摻雜濃度要低。這 個N型高壓輕摻雜區(qū)257是形成HVNM0S重要的一步，它使得HVNM0S這一極能承受高于NM0S 源極/漏極所能承受的電壓。這個極通常是HV醒0S的漏極，但也可是源極。當漏極和源極同 時都需要高壓時，則漏極和源極都得引入這個高壓輕摻雜區(qū)257。 P型高壓輕摻雜區(qū)256是形 成HVPM0S重要的一步。它使得HVPM0S此極能承受高于PM0S源極/漏極所能承受的電壓。這個極通常是HVPMOS的漏極，但也可是源極。當漏極和源極同時都需要高壓時，則漏極和源極 都得引入這個高壓輕摻雜區(qū)256。圖9顯示半導(dǎo)體工藝形成柵極側(cè)墻結(jié)構(gòu)271后的剖面圖。柵極側(cè)墻結(jié)構(gòu)271通常是氧化 柵極多晶硅后緊跟著腐蝕掉柵極多晶硅表層的一部分氧化硅而形成。本領(lǐng)域中其它形成柵極 側(cè)墻結(jié)構(gòu)271的方式也屬于本發(fā)明的范圍之內(nèi)。圖10顯示半導(dǎo)體工藝形成NM0S和HVNM0S源/漏極重摻雜區(qū)262后的剖面圖。它們由掩 膜光刻定位然后通過N型雜質(zhì)注入而形成。對于麗0S來說，這個重摻雜區(qū)262形成麗0S的 源/漏極，對于HV醒0S來說，重摻雜區(qū)262和緊挨著的輕摻雜區(qū)252形成一個低壓的源/漏極， 重摻雜區(qū)262和緊挨著的另一輕摻雜區(qū)257形成一個高壓的源/漏極。通常為了簡化工藝，如 圖IO所示，低壓器件NMOS源/漏極的重摻雜區(qū)具有和高壓器件HVNMOS源/漏極的重摻雜區(qū)相 同的摻雜濃度分布。這樣可共用一層掩膜來光刻定位。在特定的情況下，高壓器件HVNMOS源 /漏極的重摻雜區(qū)可以擁有和低壓器件NMOS源/漏極的重摻雜區(qū)不同的摻雜分布以提高高壓器 件的源/漏極的擊穿電壓。這樣的話，各自需要不同的掩膜來光刻定位。圖11顯示半導(dǎo)體工藝形成PMOS和HVPMOS源/漏極重摻雜區(qū)261后的剖面圖。它們由掩 膜光刻定位然后通過P型雜質(zhì)注入而形成。對于PMOS來說，這個重摻雜區(qū)261形成PMOS的 源/漏極，對于HVPM0S來說，重摻雜區(qū)261和緊挨著的輕摻雜區(qū)251形成一個低壓的源/漏極， 重摻雜區(qū)261和緊挨著的另一輕摻雜區(qū)256形成一個高壓的源/漏極。通常為了簡化工藝，如 圖11所示，低壓器件PM0S源/漏極的重摻雜區(qū)具有和高壓器件HVPM0S源/漏極的重摻雜區(qū)相 同的摻雜濃度分布。這樣可共用一層掩膜來光刻定位。在特定的情況下，高壓器件HVPM0S源 /漏極的重摻雜區(qū)可以擁有和低壓器件PMOS源/漏極的重摻雜區(qū)不同的摻雜分布以提高高壓器 件的源/漏極的擊穿電壓。這樣的話，各自需要不同的掩膜來光刻定位。圖10和圖11的工藝順序可以互換。圖12顯示半導(dǎo)體工藝形成金屬硅化物層268后的剖面圖。首先通過一掩膜光刻定位NM0S、 PM0S、 HVNM0S、 HVPM0S中源極、漏極、柵極需要形成金屬硅化物層的部分，然后將表面的介 質(zhì)腐蝕掉，沉淀金屬材料(通常是鋁)到硅表面，最后高溫退火。與硅表面接觸的金屬在高 溫退火時與硅發(fā)生化學(xué)反應(yīng)形成一層金屬硅化物層268。然后將其余沒有發(fā)生反應(yīng)的金屬腐蝕 掉。圖13顯示半導(dǎo)體工藝形成第一層金屬連接口后的剖面圖。先將完成上述步驟后的襯底全 部沉淀一層介質(zhì)，然后通過一掩膜光刻定位出需要打開第一層金屬連接口的地方。將該處的 介質(zhì)腐蝕掉而形成圖13中的介質(zhì)280。圖14顯示上述器件形成第一層金屬連接285后的剖面圖。將完成上述步驟后的襯底沉淀 一層金屬材料(通常是鋁)然后通過一掩膜光刻定位出不需要金屬的地方，將該處金屬腐蝕 掉，清除光刻膠材料后，留下來的金屬形成第一層金屬連接層285。圖13和圖14的工藝過程 可以重復(fù)許多次以形成多層金屬連接。通常半導(dǎo)體流程擁有1到7層金屬連接。圖14中HVPM0S的深層N型阱235與N型阱241使用不同的掩膜來進行水平定位。圖中 顯示深層N型阱235把N型阱241從旁邊到下面全包了，實際上無須全包也可以。只須深層N 型阱235和N型阱241相接即可。這樣的話既能保證深層N型阱235的電位通過N型阱241 與外界電路接觸，不至于使該處的電位浮空，又能保證深層N型阱235能完全包含N型阱241 所沒有包含的溝道部分。通常深層N型阱235要比N型阱241深許多，雜質(zhì)濃度也要輕許多。 這個深層N型阱235與P型重摻雜區(qū)261及P型輕摻雜區(qū)256形成一個二極管。該二極管的 擊穿電壓決定該HVPM0S的最大擊穿電壓，該二極管的結(jié)電容決定該HVPM0S的輸出電容。為 了增大擊穿電壓，減小輸出電容，深層N型阱235雜質(zhì)濃度要越低越好，深度越深越好；P型 輕摻雜區(qū)256雜質(zhì)濃度也要越低越好，深度越深越好。此HVPM0S的溝道由兩部分組成:一是N 型阱241所包含的部分,如圖14中PLa所示的部分，另一是N型阱241所不包含的部分,如圖 14中PLb所示的部分。由于深層N型阱235的摻雜濃度比N型阱要低許多，PLb部分溝道的閾 值電壓要比PLa部分溝道的閾值電壓低，因此最終該器件的閾值電壓由PLa部分溝道來決定。 圖14中N型阱241與標準PM0S工藝中的N型阱一樣，不但可以節(jié)省一 N型阱掩膜，而且可 以確保該HVPM0S的閾值電壓與標準PM0S相近。此類HVPM0S柵極的最小線寬由溝道的齊納擊 穿(Punch Through)電壓決定。由于N型阱241雜質(zhì)濃度通常比深層N型阱235高出幾十倍 甚至上百倍以上，可以將HVPM0S輕摻雜區(qū)256雜質(zhì)濃度設(shè)計成比深層N型阱235高但仍比N 型阱241低十倍到幾十倍以上，這樣的話可使大部分反向壓降降在輕摻雜區(qū)256。如圖14所 示，HVPM0S的最小柵極線寬PLc由兩部分組成:PLa和PLb。 PLa是N型阱241所包含的溝道 長度，PLb是N型阱241所不包含的溝道長度。由于N型阱采用和標準CMOS工藝一樣的摻雜 濃度高的阱，PLa可以做到CMOS工藝的最小柵極線寬。但由于此種HVPM0S的溝道不象CM0S 一樣是自對準(Selfaligned)的，而是通過一掩膜來定位的，PLa最小需要工藝的最小柵極線 寬加上對準誤差(Misalignment Tolerence)。以0.18微米工藝為例，最小線寬為0.18微米， 對準公差(Misalignment)為0. 1微米，所以PLa最小可為0. 28微米。PLb是深層N型阱235 所包含的溝道部分。由于深層N型阱241摻雜濃度極低，雖然增加PLb能使這一區(qū)域承受更 大的反向電壓，但只要輕摻雜區(qū)256優(yōu)化得好，可以使反向壓降都降到輕摻雜區(qū)256，這樣的 話可以使PLb做得非常小。PLb的最小尺寸由N型阱241橫向擴散的距離來定。由于在小線程CMOS工藝中N型阱都是雜質(zhì)注入直接形成，沒有特別的熱擴散過程，因此這個橫向擴散的距 離也非常小，以O(shè). 18微米工藝為例，PLb可以做到O. 15微米以內(nèi)。由此可見這類HVPMOS最 小線寬PLc可以做到0. 28+0. 15=0. 43微米。比傳統(tǒng)的HVPM0S最小柵極線寬2. 2微米要小5 倍以上。本發(fā)明中的HVPMOS由于柵極最小線寬可以做得很小，不但減小了溝道電阻，而且減 小了柵極270到源極的電容，又由于深層阱235可以做到雜質(zhì)濃度很低，而且很深，不但增 大了漏極到源極的擊穿電壓，而且減小了漏極到源極的電容。所以這種HVPMOS具有溝道短， 導(dǎo)通電阻小，寄生電容小的優(yōu)點。由于寄生電容小,用此HVPM0S做開關(guān)器件能做到開關(guān)速度 快，開關(guān)頻率高.由于導(dǎo)通電阻小，設(shè)計具有同樣內(nèi)阻的功率器件所需芯片面積要小，因而成本 低.圖14中HVNM0S的深層P型阱243與P型阱242使用不同的掩膜來進行水平定位。圖中 顯示深層P型阱243把P型阱242從旁邊到下面全包了，實際上無須全包也可以。只須深層P 型阱243和P型阱242相接即可。這樣的話既能保證深層P型阱243的電位通過P型阱242 與外屆電路接觸，不至于使該處的電位浮空，又能保證深層P型阱243完全包含P型阱242 所沒有包含的溝道部分。通常深層P型阱243要比P型阱242深許多，雜質(zhì)濃度也要輕許多。 這個深層P型阱243與N型重摻雜區(qū)262及N型輕摻雜區(qū)257形成一個二極管。該二極管的 擊穿電壓決定該HV畫0S的最大擊穿電壓，該二極管的結(jié)電容決定該HVNMOS的輸出電容。為 了增大擊穿電壓，減小輸出電容，深層P型阱243雜質(zhì)濃度要越低越好，深度越深越好；N型 輕摻雜區(qū)257雜質(zhì)濃度也要越低越好，深度越深越好。此HVNM0S的溝道由兩部分組成:一是P 型阱242所包含的部分,如圖14中NLa所示的部分,另一是P型阱242所不包含的部分,如圖 14中NLb所示的部分。由于深層P型阱243的摻雜濃度比P型阱要低許多，NLb部分溝道的閾 值電壓要比NLa部分溝道的閾值電壓低，因此最終該器件的閾值電壓由NLa部分溝道來決定。 圖14中P型阱242與標準NM0S工藝中的P型阱一樣，不但可以節(jié)省一 P型阱掩膜，而且可 以確保該HVNM0S的閾值電壓與標準NM0S相近。此類HVNM0S柵極的最小線寬由溝道的齊納擊 穿(Punch Through)電壓決定。由于P型阱242雜質(zhì)濃度通常比深層P型阱243髙出幾十倍 甚至上百倍以上，可以將HVNM0S輕摻雜區(qū)257雜質(zhì)濃度設(shè)計成比深層P型阱243高但仍比P 型阱242低十倍到幾十倍以上，這樣的話可使大部分反向壓降降在輕摻雜區(qū)257。如圖14所 示,HV剛0S的最小柵極線寬NLc由兩部分組成NLa和NLb。 NLa是P型阱242所包含的溝道 長度，NLb是P型阱242所不包含的溝道長度。由于P型阱采用和標準CMOS工藝一樣的摻雜 濃度高的阱，NLa可以做到CMOS工藝的最小柵極線寬。但由于此種HVNM0S的溝道不象CMOS 一樣是自對準的(Selfaligned)，而是通過一掩膜來定位的，NLa最小需要工藝的最小柵極線寬加上對準誤差(Misalignment Tolerence)。以0. 18微米工藝為例，最小線寬為0. 18微米， 對準公差(Misalignment)為0.1微米，所以NLa最小可為0. 28微米。NLb是深層P型阱243 所包含的溝道部分。由于深層P型阱243摻雜濃度極低，雖然增加NLb能使這一區(qū)域承受更 大的反向電壓，但只要輕摻雜區(qū)256優(yōu)化得好，可以使反向壓降都降到輕摻雜區(qū)256，這樣的 話可以使NLb做得非常小。NLb的最小尺寸由P型阱242橫向擴散的距離來定。由于在小線程 CM0S工藝中P型阱都是雜質(zhì)注入直接形成，沒有特別的熱擴散過程，因此這個橫向擴散的距 離也非常小，以O(shè). 18微米工藝為例，NLb可以做到O. 15微米以內(nèi)。由此可見這類HVNM0S最 小線寬NLc可以做到0. 28+0. 15=0. 43微米。比傳統(tǒng)的HVNM0S最小柵極線寬2. 2微米要小5 倍以上。本發(fā)明中的HVNMOS由于柵極最小線寬可以做得很小，不但減小了溝道電阻，而且減 小了柵極270到源極的電容，又由于深層阱243可以做到雜質(zhì)濃度很低，而且很深，不但增 大了漏極到源極的擊穿電壓，而且減小了漏極到源極的電容。所以這種HVNMOS具有溝道短， 導(dǎo)通電阻小，寄生電容小的優(yōu)點。由于寄生電容小,用此HVNMOS做開關(guān)器件能做到開關(guān)速度 快，開關(guān)頻率高.由于導(dǎo)通電阻小，設(shè)計具有同樣內(nèi)阻的功率器件所需芯片面積要小，因而成本 低.上述HVMOS器件工作原理，設(shè)計要點及性能優(yōu)勢的分析以圖14所示P型襯底/外延層為例， 當器件如圖15所示建在N型襯底/外延層上時，以及如圖16、 17所示，器件為對稱的雙邊高壓 結(jié)構(gòu)時，器件工作原理，設(shè)計要點及性能優(yōu)勢的分析同上，這里不再一一列舉。以上所述的實施例僅用于說明本發(fā)明的技術(shù)思想及特點，其目的在于使本領(lǐng)域內(nèi)的技術(shù) 人員能夠了解本發(fā)明的內(nèi)容并據(jù)以實施，當不能僅以本實施例來限定本發(fā)明的專利范圍，即 凡依本發(fā)明所揭示的精神所作的同等變化或修飾，仍落在本發(fā)明的專利范圍內(nèi)。
權(quán)利要求
1.一HVMOS，包括一半導(dǎo)體襯底，一位于該襯底表面的溝道，以及位于該溝道上的一柵極，其特征在于還包括一源/漏極，該源/漏極包含一位于所述溝道旁且緊挨著該溝道的輕摻雜區(qū)和一緊挨著該輕摻雜區(qū)的重摻雜區(qū)；另一源/漏極，該另一源/漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū)和一緊挨著該另一輕摻雜區(qū)的重摻雜區(qū)；一與所述源/漏極摻雜類型相反的反向摻雜阱，該反向摻雜阱包含所述源/漏極，且包含部分該溝道，但不完全包含該溝道；一與所述源/漏極摻雜類型相反的另一反向摻雜阱，該另一反向摻雜阱位于所述另一源/漏極的另一輕摻雜區(qū)和所述反向摻雜阱之間，且完全包含所述反向摻雜阱所不包含的該溝道部分。
2. 根據(jù)權(quán)利要求1所述的HVM0S，其特征在于所述源/漏極的輕摻雜區(qū)是P型輕摻雜區(qū)，所 述源/漏極的重摻雜區(qū)是P型重摻雜區(qū)，所述另一源/漏極的另一輕摻雜區(qū)是P型另一輕摻 雜區(qū)，所述另一源/漏極的重摻雜區(qū)是P型,重摻雜區(qū)，所述反向摻雜阱是N型阱，所述另 一反向摻雜阱是N型阱，其摻雜濃度低于所述反向摻雜阱。
3. 根據(jù)權(quán)利要求2所述的HVM0S，其特征在于還包括包圍所述源/漏極、所述另一源/漏極、 所述反向摻雜阱、所述另一反向摻雜阱、所述溝道的一與所述源/漏極摻雜類型相同的同 向摻雜阱。
4. 根據(jù)權(quán)利要求1所述的HVM0S，其特征在于所述源/漏極的輕摻雜區(qū)是N型輕摻雜區(qū)，所 述源/漏極的重摻雜區(qū)是N型重摻雜區(qū)，所述另一源/漏極的另一輕摻雜區(qū)是N型另一輕摻 雜區(qū)，所述另一源/漏極的重摻雜區(qū)是N型重摻雜區(qū)，所述反向摻雜阱是P型阱，所述另 一反向摻雜阱是P型阱，其摻雜濃度低于所述反向摻雜阱。
5. 根據(jù)權(quán)利要求4所述的HVM0S，其特征在于還包括包圍所述源/漏極，所述另一源/漏極、 所述反向摻雜阱、所述另一反向摻雜阱、所述溝道的一與所述源/漏極摻雜類型相同的同 向摻雜阱。
6. —種集成HVM0S與CMOS的半導(dǎo)體器件，包括設(shè)于一半導(dǎo)體襯底上一 CMOS和一 HVM0S，其 特征在于該HVM0S包括一位于該襯底表面的溝道，位于該溝道上的柵極，一源/漏極，該源/漏極包含一位于所述溝道旁且緊挨著該溝道的輕摻雜區(qū)和一緊挨著該輕 摻雜區(qū)的重摻雜區(qū)；另一源/漏極，該另一源/漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū)和一 緊挨著該另一輕摻雜區(qū)的重摻雜區(qū)；一與所述源/漏極摻雜類型相反的反向摻雜阱，該反向摻雜阱包含所述源/漏極，且包含部 分該溝道但不全部包含該溝道；一與所述源/漏極摻雜類型相反的另一反向摻雜阱，該另一反向摻雜阱位于所述另一源/漏 極的另一輕摻雜區(qū)和所述反向摻雜阱之間，且完全包含所述反向摻雜阱所不包含的該溝道 部分。
7. 根據(jù)權(quán)利要求6所述的集成HVM0S與CM0S的半導(dǎo)體器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述HVM0S包括一 HVNM0S和一 HVPM0S，該HVNM0S的源/漏極的重摻雜區(qū) 的摻雜濃度比該NM0S源/漏極的重摻雜區(qū)的摻雜濃度低。
8. 根據(jù)權(quán)利要求6所述的集成HVM0S與CM0S的半導(dǎo)體器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述HVM0S包括一 HVNM0S和一 HVPM0S，該HVPMOS的源/漏極的重摻雜區(qū) 的摻雜濃度比該PM0S源/漏極的重摻雜區(qū)的摻雜濃度低。
9. 根據(jù)權(quán)利要求6所述的集成HVM0S與CM0S的半導(dǎo)體器件，其特征在于所述CMOS包括一 麗0S和一PM0S，所述NM0S和所述PM0S均包括有溝道和溝道下的阱，所述HVM0S包括一 HV麗0S和一 HVPM0S，該HV醒0S溝道下的反向摻雜阱與該NM0S溝道下的阱具有相同的摻 雜分布。
10. 根據(jù)權(quán)利要求6所述的集成HVM0S與CMOS的半導(dǎo)體器件，其特征在于所述CMOS包括一 NM0S和一 PM0S，所述NM0S和所述PM0S均包括有溝道和溝道下的阱，所述HVM0S包括一 HVNM0S和一 HVPM0S，該HVPM0S溝道下的反向摻雜阱與該PMOS溝道下的阱具有相同的摻 雜分布。
全文摘要
本發(fā)明提供一種HVMOS及集成HVMOS與CMOS的半導(dǎo)體器件，該HVMOS包括襯底、溝道、柵極、源/漏極，該源/漏極包含一位于所述溝道旁且緊挨著該溝道的輕摻雜區(qū)和一緊挨著該輕摻雜區(qū)的重摻雜區(qū)；另一源/漏極，該另一源/漏極包含一位于所述溝道旁且緊挨著該溝道的另一輕摻雜區(qū)和一緊挨著該另一輕摻雜區(qū)的重摻雜區(qū)；一與所述源/漏極摻雜類型相反的反向摻雜阱，該反向摻雜阱包含所述源/漏極；一與所述源/漏極摻雜類型相反的另一反向摻雜阱，該另一反向摻雜阱位于所述另一源/漏極的另一輕摻雜區(qū)和所述反向摻雜阱之間。本HVMOS充分利用CMOS已有的工藝，大大減化掩膜層數(shù)，具有導(dǎo)通電阻小，寄生電容低，開關(guān)速度快，開關(guān)頻率高，成本低等優(yōu)點。
文檔編號H01L29/66GK101226962SQ200810080588
公開日2008年7月23日 申請日期2008年2月22日 優(yōu)先權(quán)日2008年2月22日
發(fā)明者健 譚 申請人:健 譚