專利名稱：半導體封裝體的制作方法
技術領域：
本發(fā)明涉及一種關于封裝體，特別涉及一種半導體封裝體。
技術背景隨著電子產(chǎn)品以小型化及高效率為導向，在半導體的技術發(fā)展中，通過 提高半導體封裝裝置的容量及性能，以符合使用者的需求。因此，多芯片模塊化(multi-chip module)成為近年來研究焦點之一，其將兩個或多個芯片 以堆疊方式形成一半導體封裝體。然而，隨著堆疊的半導體封裝體體積增大， 小型化亦成為重要課題，此外，如何避免半導體封裝體的電磁干擾 (electromagnetic interference, EMI)亦是研究方向之一。請參照圖1所示， 一種已知的半導體封裝體1包含一載板11、 一芯片 12以及一封裝材料13。芯片12打線接合于載板11上，封裝材料13包覆芯 片12及載板11的一側(cè)。為防護電磁干擾，半導體封裝體1還具有一遮蔽體 14，其設置于封裝材料13的外圍并接地。然而，遮蔽體14不僅增加生產(chǎn)的 成本，且遮蔽體14與載板11之間的結(jié)合力，也會因為時間而慢慢減弱，甚 至造成遮蔽體14的脫離。此外，遮蔽體14也會增加半導體封裝體1的體積， 而不利于小型化。另外，其他的電子元件亦可設置于半導體封裝體l上而成為一堆疊架構。 堆疊方式例如可先在封裝材料13上設置一導線架或基;f反，然后設置一個或 多個芯片或封裝體于導線架上。然而，導線架由于結(jié)構限制(線寬及厚度) 且無法緊靠封裝材料13，故此種通過導線架來堆疊的方式并不利于縮小半導 體封裝體的尺寸。因此，如何提供一種半導體封裝體及其制造方法，能夠減少堆疊的垂直 高度并縮小半導體封裝體的尺寸，且能夠防護電磁干擾，已成為重要課題之發(fā)明內(nèi)容有鑒于上述課題，本發(fā)明的目的為提供一種能夠有效減少堆疊的垂直高 度并縮小尺寸，且能防護電磁干擾的半導體封裝體及其制造方法。
因此，為達上述目的，依本發(fā)明的一種半導體封裝體包含一載板、至少 一芯片、 一封裝材料以及一圖案化導電薄膜。載板具有第一表面及第二表面， 第一表面與第二表面相對設置。芯片設置于載板的第一表面，并與載板電性 連接。封裝材料包覆芯片及載板的至少部分第一表面。圖案化導電薄膜設置 于封裝材料上，以電性連接至該載板。
為達上述目的，依本發(fā)明的一種半導體封裝體的制造方法包含以下步
驟提供一封裝體，封裝體包含一載板、至少一芯片及一封裝材料，載板具
有第一表面及第二表面，第一表面與第二表面相對設置，芯片設置于載板的 第一表面，并與載板電性連接，封裝材料包覆芯片及載板的至少部分第一表
面；以及形成一圖案化導電薄膜于封裝材料上，以電性連接至該載板。
承上所述，因依本發(fā)明的一種半導體封裝體及其制造方法將一圖案化導 電薄膜直接形成于封裝材料上，圖案化導電薄膜可與其他電子元件相堆疊及 電性連接而形成堆疊的半導體封裝體。此外，部分圖案化導電薄膜亦可接地 而具有防護電磁干擾的功效。與已知技術相較，本發(fā)明的圖案化導電薄膜并 無已知導線架于結(jié)構上的限制，而能夠有效減少堆疊的垂直高度并縮小尺 寸。


圖1為一種已知的半導體封裝體的示意圖2A為依據(jù)本發(fā)明優(yōu)選實施例的一種半導體封裝體的示意圖2B為圖2A的半導體封裝體及其圖案化導電薄膜的示意圖3為依據(jù)本發(fā)明優(yōu)選實施例的一種半導體封裝體的制造方法的流程
圖4A及圖4B為圖3的制造方法的示意樣的示意圖；以及
圖9A及圖9B為本發(fā)明的半導體封裝體使用導線架作為載板的示意圖。
附圖標記說明I、 2、 2a、 3、 4:半導體封裝體
II、 21:載板
12、 22、 22a、 26、 27、 28、 29、 32、 42:芯片
13、 23、 23a、 23b、 33、 43:封裝材料 14: 遮蔽體
211:第一表面 212:第二表面 213、 253:焊球
24、 24b、 34、 44:圖案化導電薄膜
241:線路圖樣
242:電石茲防護圖才羊
25:封裝體
263:導電凸塊
31、 41:導線架
S01 ~ S03:半導體封裝體的制造方法的流程步驟
具體實施例方式
以下將參照相關圖示，說明依本發(fā)明優(yōu)選實施例的一種半導體封裝體及
其制造方法，其中相同的元件將以相同的參照符號加以說明。
請參照圖2A所示，本發(fā)明優(yōu)選實施例的一種半導體封裝體2包含一載
板21、至少一芯片22、 一封裝材料23以及一圖案化導電薄膜24。
載板21具有第一表面211及第二表面212,第一表面211與第二表面
212相對設置。芯片22設置于載板21的第一表面211,并可以導電凸塊 (flip-chip bonding )或焊線(wire bonding )與載板21電性連接，在此以焊
線接合為例。載板21的第二表面212具有多個焊球(solder ball) 213,用以
與其他電子元件電性連接，例如與一電路板(圖未顯示)連接。封裝材料23
包覆芯片22及載板21的至少部分第一表面211。封裝材料23可為環(huán)氧樹脂 (epoxy )或硅膠(silicone )。圖案化導電薄膜24設置于封裝材料23上，并
可延設至第一表面211,再經(jīng)由載板21的導電孔(conductive via )，而與焊
球213的至少其中之一電性連接。
請同時參照圖2A及圖2B所示，圖案化導電薄膜24包含一線路圖樣241及一電磁防護圖樣242。線路圖樣241與第二表面212的未接地的焊球213 的至少其中的一電性連接。電石茲防護圖樣242可經(jīng)由第二表面212的接地的 焊球213電性連接而接地，以提供電磁遮蔽的效用。電^f茲防護圖樣242設置 于線路圖樣241以外的位置。當然，電磁防護圖樣242亦可直接接地而不經(jīng) 由焊球213。此外，載板21可具有一線路重分布層(圖未顯示)，線路圖樣 241及電石茲防護圖樣242可通過線路重分布層，而與對應的焊3求213電性連 接。
在本實施例中，并不限制線路圖樣241及電磁防護圖樣242的尺寸及形 狀。圖案化導電薄膜24可形成于封裝材料23上的任意位置，并延設至載板 21的第一表面2U。
請參照圖3所示，本發(fā)明優(yōu)選實施例的一種半導體封裝體的制造方法包 含步驟SOl至步驟S03。請同時參照圖3、圖4A及圖4B所示，以進一步說 明半導體封裝體2的制造方法。
請參照圖3及圖4A所示，步驟S01為提供一封裝體。封裝體包含一載 板21、至少一芯片22以及一封裝材料23。由于載板21、芯片22及封裝材 料23的實施態(tài)樣已詳述于上，故不再贅述。
請參照圖3及圖4B所示，步驟S02為形成一圖案化導電薄膜24于封裝 材料23上。圖案化導電薄膜24可通過沉積、涂布、印刷或電鍍方式形成于 封裝材料23上。其中，沉積可為物理沉積，例如濺鍍(sputtering )。本實施 例的制造方法在形成圖案化導電薄膜24之前，可還包含形成一非平坦結(jié)構 或一粗化結(jié)構于封裝材料23的外表面，以加強圖案化導電薄膜24與封裝材 料23之間的結(jié)合力。非平坦結(jié)構例如為溝槽及/或凸部的組合，粗化結(jié)構例 如為4且斗造面。
然后，步驟S03為將圖案化導電薄膜24與焊球213至少其中之一電性 連接，圖案化導電薄膜24與焊球213經(jīng)由載板21的導電孔而電性連接。
本實施例的制造方法還包含一步驟將圖案化導電薄膜24與至少一電 子元件相堆疊及電性連接。在此并不限定電子元件的類別，例如電子元件可 選自芯片、封裝體、多芯片模塊(multi-chip modue,MCM)、多封裝體模塊 (multi-package module, MPM)及其組合所構成的組。以下說明圖案化導電 薄膜24外接電子元件的不同變化態(tài)樣。
如圖5所示， 一封裝體25設置于半導體封裝體2上，而與圖案化導電薄膜24相堆疊及電性連接。封裝體25的部分焊球253可與圖案化導電薄膜 24的線路圖樣241電性連接，另 一部分焊球253可與圖案化導電薄膜24的 電磁防護圖樣242電性連接。另外，可通過另一封裝材料包覆半導體封裝體 2及封裝體25，以提供保護作用。
如圖6所示， 一芯片26例如以導電凸塊設置于半導體封裝體2上，而 與圖案化導電薄膜24相堆疊及電性連接。芯片26的部分導電凸塊263可與 圖案化導電薄膜24的線路圖樣241電性連接，另一部分導電凸塊263可與 圖案化導電薄膜24的電磁防護圖樣242電性連接。制造方法可還包含一步 驟通過另一封裝材料包覆芯片26及半導體封裝體2，以提供保護作用。
如圖7所示， 一芯片27例如以導電凸塊設置于半導體封裝體2上，而 與圖案化導電薄膜24電性連接。制造方法還包含一步驟通過另一封裝材 料23a包覆半導體封裝體2的一部分并形成一凹穴，用以放置芯片27。封裝 材料23a為棵露部分的圖案化導電薄膜24,并形成一凹穴，由此棵露的圖案 化導電薄膜24可用以選擇性相堆疊及電性連接各種電子元件，例如芯片27。
如圖8所示， 一半導體封裝體2a的芯片22a以導電凸塊設置于載板21 上。 一芯片28以導電凸塊設置于半導體封裝體2a，并與其圖案化導電薄膜 24電性連接。 一封裝材料23b包覆芯片28及半導體封裝體2a。 一圖案化導 電薄膜24b設置于封裝材料23b上，并延設至載板21的第一表面2]1并與 焊球213電性連接。
上述實施例的載板以電路基板為例，另外，本發(fā)明的載板亦可為導線架。 請參照圖9A所示， 一種半導體封裝體3包含一導線架31、 一芯片32、 一封 裝材料33及一圖案化導電薄膜34。芯片32以焊線電性連接于導線架31。 封裝材料33包覆芯片32及部分導線架31。圖案化導電薄膜34設置在封裝 材料33上并與導線架31電性連接。在此，導線架31為一四方扁平無引腳 封裝體(Quad Flat Non-leaded package, QFN )的導線架。
另外，請參照圖9B所示， 一種半導體封裝體4包含一導線架41、 一芯 片42、 一封裝材料43及一圖案化導電薄膜44。芯片42以焊線電性連接于 導線架41。封裝材料43包覆芯片32及部分導線架41。圖案化導電薄膜44 設置在封裝材料43上并與導線架41電性連接。在此，導線架41為一四方 扁平封裝體(Quad Flat Package, QFP )的導線架。
綜上所述，因依本發(fā)明的一種半導體封裝體及其制造方法將一圖案化導電薄膜直接形成于封裝材料上，圖案化導電薄膜可與其他電子元件相堆疊及 電性連接而形成堆疊的半導體封裝體。此外，部分圖案化導電薄膜亦可接地 而具有防護電磁干擾的功效。與已知技術相較，本發(fā)明的圖案化導電薄膜并 無已知導線架于結(jié)構上的限制，而能夠有效減少堆疊的垂直高度并縮小尺 寸。
以上所述僅為舉例性，而非為限制性者。任何未脫離本發(fā)明的精神與范 疇，而對其進行的等效修改或變更，均應包含于后附的權利要求中。
權利要求
1、一種半導體封裝體，包含一載板，具有第一表面及第二表面，該第一表面與該第二表面相對設置；至少一芯片，設置于該載板的該第一表面，并與該載板電性連接；一封裝材料，包覆該芯片及該載板的至少部分該第一表面；以及一圖案化導電薄膜，設置于該封裝材料上，以電性連接至該載板。
2、 如權利要求1所述的半導體封裝體，其中該第二表面具有多個焊球。
3、 如權利要求2所述的半導體封裝體，其中該圖案化導電薄膜包含一 線路圖樣，該線路圖樣與該等焊球至少其中之一 電性連接。
4、 如權利要求2所述的半導體封裝體，其中該圖案化導電薄膜包含一 電磁防護圖樣，該電磁防護圖樣與這些焊球至少其中之一電性連接。
5、 如權利要求1所述的半導體封裝體，其中該芯片以導電凸塊或焊線 與該載板電性連接。
6、 如權利要求1所述的半導體封裝體，其中該圖案化導電薄膜與至少 一電子元件相堆疊及電性連接。
7、 如權利要求6所述的半導體封裝體，其中該電子元件選自芯片、封 裝體、多芯片模塊、多封裝體模塊及其組合所構成的組。
8、 如權利要求6所述的半導體封裝體，其中該半導體封裝體及該電子 元件為另 一封裝材料所包覆。
9、 如權利要求6所述的半導體封裝體，其中另一封裝材料包覆該半導 體封裝體的一部分并形成一凹穴，用以放置該電子元件。
10、 如權利要求1所述的半導體封裝體，其中該封裝材料的外表面具有 一非平坦結(jié)構或 一 粗化結(jié)構，以結(jié)合該圖案化導電薄膜。
11、 如權利要求1所述的半導體封裝體，其中該載板為電路基板或?qū)Ь€架。
12、 如權利要求1所述的半導體封裝體，其中該導線架為四方扁平封裝 體的導線架或四方扁平無引腳封裝體的導線架。
全文摘要
本發(fā)明公開了一種半導體封裝體。該半導體封裝體包含一載板、至少一芯片、一封裝材料以及一圖案化導電薄膜。載板具有第一表面及第二表面，第一表面與第二表面相對設置。芯片設置于載板的第一表面，并與載板電性連接。封裝材料包覆芯片及載板的至少部分第一表面。圖案化導電薄膜設置于封裝材料上，以電性連接至載板。本發(fā)明的圖案化導電薄膜能夠有效減少堆疊的垂直高度并縮小尺寸。
文檔編號H01L23/552GK101236958SQ20081008342
公開日2008年8月6日 申請日期2008年3月5日 優(yōu)先權日2008年3月5日
發(fā)明者吳家福, 李政穎 申請人:日月光半導體制造股份有限公司