專利名稱：絕緣柵半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及絕緣柵半導(dǎo)體器件(以下稱為IGBT)。
背景技術(shù)：
在對低耗電量的電力變換機(jī)發(fā)展的探索中，電力變換機(jī)中起關(guān)鍵作用的功 率器件被期望有低的耗電量。在功率器件中，絕緣柵雙極型晶體管(以下稱為 IGBT)由于其電導(dǎo)率調(diào)制效應(yīng)可以更好地獲得低的導(dǎo)通態(tài)電壓。此外，IGBT 能夠很容易地經(jīng)由其柵利用施加在該柵上的電壓來控制。因此，IGBT的用途是 確定的。IGBT可以分為平面IGBT和溝槽IGBT。平面IGBT包括沿著芯片表面形 成的柵電極。溝槽IGBT包括掩埋在垂直于芯片表面形成的相應(yīng)溝槽中的柵電 極，且氧化物膜穿插在每個(gè)柵電極和相應(yīng)溝槽的側(cè)壁之間。由于溝道形成在溝 槽的側(cè)壁上，溝槽IGBT比平面IGBT更有利于提高溝道密度。因此，溝槽IGBT 其應(yīng)用領(lǐng)域越來越廣。
下面參照圖9詳細(xì)描述上述傳統(tǒng)溝槽IGBT的結(jié)構(gòu)。圖9示出包括溝槽柵的n 溝道IGBT的橫截面，其平面圖案包括相互平行延伸的帶。圖9所示的橫截面是 沿垂直于帶狀溝槽柵的方向所截的。
參照圖9，硅片包括作為漂移層2-l的輕摻雜n型硅襯底、漂移層2-l的第一 表面上的n+型場阻擋層2-2以及場阻擋層2-2上且其雜質(zhì)濃度受到控制的重?fù)诫s p型薄集電極層l-l。在漂移層2-l的第二表面上形成多個(gè)p型基區(qū)3。 n+型發(fā)射區(qū) 4在p型基區(qū)3的表面部分上選擇性地形成。溝槽20從n+型發(fā)射區(qū)4的表面通過p 型基區(qū)3到漂移層2-l形成。由導(dǎo)電性多晶硅構(gòu)成的柵電極6形成在溝槽20中，且 柵氧化物膜5穿插在柵電極6和溝槽20的側(cè)壁之間。溝槽20上的層間絕緣膜7將 柵電極6和層間絕緣膜7上形成的發(fā)射電極8隔離開。通過在層間絕緣膜7上形成 的窗口使發(fā)射電極8和n+型發(fā)射區(qū)4以及p型基區(qū)3共同電接觸，從而形成發(fā)射電 極8。集電極9形成在p型薄集電極層l-l的背面。
為了使圖9所示的溝槽IGBT進(jìn)入其導(dǎo)通狀態(tài)，在比施加到發(fā)射電極8上的電 壓高的電壓被施加到集電極9上的狀態(tài)下，向柵電極6施加高于閾值電壓的電 壓。當(dāng)通過上述電壓施加使電荷聚集到柵電極6時(shí)，圖中沒顯示的轉(zhuǎn)換為n型的 溝道形成于經(jīng)由柵氧化物膜朝向相應(yīng)柵電極6的p型基區(qū)3的側(cè)壁中。電子通過n型溝道從n+型發(fā)射區(qū)4向漂移層2-l中注入。注入的電子正向偏置集電結(jié)l-2，因 此空穴從集電極9注入，使得溝槽IGBT導(dǎo)通。在所得到的導(dǎo)通狀態(tài)下集電極9 和發(fā)射電極8之間的電壓降就是導(dǎo)通態(tài)電壓。
為了使IGBT從導(dǎo)通狀態(tài)進(jìn)入關(guān)斷狀態(tài)，將發(fā)射電極8和柵電極6之間的電壓 降到閾值電壓以下。通過降低電壓，柵電極6上積聚的電荷通過柵電阻釋放柵 極驅(qū)動(dòng)電路。由于電荷釋放，被轉(zhuǎn)換成n型的溝道區(qū)域恢復(fù)為p型，中斷了電子 路徑。因此，提供給漂移層2-l的電子被中斷。當(dāng)提供給漂移層2-l的電子被中 斷時(shí)，由集電極側(cè)提供的空穴也被中斷。因此，積聚在漂移層2-l中的電子和空 穴分別被排斥到集電極9和發(fā)射電極8或者相互復(fù)合。因此，電流消失，使IGBT 進(jìn)入其關(guān)斷狀態(tài)。
已經(jīng)提出各種改進(jìn)以進(jìn)一步降低溝槽IGBT的導(dǎo)通態(tài)電壓。公開在以下專利 文獻(xiàn)l中的注入增強(qiáng)柵雙極型晶體管(以下稱為IEGT)顯示了接近二極管導(dǎo)通 態(tài)電壓的極低的導(dǎo)通態(tài)電壓。專利文獻(xiàn)1中圖101所示的溝槽IEGT具有這樣的結(jié) 構(gòu)部分n+型發(fā)射區(qū)表面和部分p型基區(qū)表面覆蓋有絕緣膜，使得這部分發(fā)射 區(qū)和這部分p型基區(qū)不和發(fā)射電極接觸。在這部分不和發(fā)射電極接觸的p型基區(qū) 中的空穴幾乎不被排斥到發(fā)射電極而是易于被積聚。因此，n型漂移層中的載 流子濃度分布類似于二極管中的載流子濃度分布。因此，公開的溝槽IEGT的導(dǎo) 通態(tài)電壓可以比溝槽IGBT的導(dǎo)通態(tài)電壓低。專利文獻(xiàn)1將所公開的IEGT顯示的 這種效應(yīng)稱為"IE效應(yīng)"。
除顯示出低導(dǎo)通態(tài)電壓外，功率器件還需要顯示出高速開關(guān)特性。對于傳 統(tǒng)的IGBT—個(gè)重要的目標(biāo)就是改善其高速開關(guān)特性。然而，由于在傳統(tǒng)的溝槽 IGBT和溝槽IEGT中溝槽結(jié)構(gòu)的形成是非常密集的，柵電極和發(fā)射電極之間的 電容傾向于比通常的要大，削弱了開關(guān)特性。因此，減少柵電極和發(fā)射電極之 間的電容同樣很重要，因?yàn)樵撾娙菹魅趿碎_關(guān)特性。
下面參照等價(jià)于以下的專利文獻(xiàn)2中的圖1的本發(fā)明說明書附圖9，描述專 利文獻(xiàn)2中圖1所示的IEGT。傳統(tǒng)IEGT中的平頂區(qū)域被與夾住圖9中區(qū)域11等價(jià) 的溝槽柵所夾，且以與圖9中區(qū)域11類似的方式被絕緣膜覆蓋。平頂區(qū)域的電 勢和圖9中區(qū)域11的電勢類似是浮置的(這里"平頂區(qū)域"是指"梯形區(qū)域")。 傳統(tǒng)IEGT中溝槽柵結(jié)構(gòu)中覆蓋有絕緣層的部分不能和圖9中溝槽柵覆蓋有絕緣 層的部分以相同的方式有效地實(shí)現(xiàn)所有的主要功能。因此，與溝槽柵結(jié)構(gòu)可以 有效實(shí)現(xiàn)所有主要功能的普通IGBT相比，傳統(tǒng)IEGT中柵電極和發(fā)射電極之間 的電容減少了。因此，專利文獻(xiàn)2中公開的傳統(tǒng)IEGT縮短了其充放電時(shí)間并減少了其開關(guān)損耗。
非專利文獻(xiàn)l (M. Yamaguchi等人在2004年ISPSD會(huì)議論文集115-119頁中 的文章"IEGT Design Criterion for Reducing EMI noise (降低EMI噪聲的IEGT 設(shè)計(jì)標(biāo)準(zhǔn))")指出專利文獻(xiàn)2中公開的IEGT在其導(dǎo)通特性方面具有一定的改 進(jìn)空間(即存在需要解決的技術(shù)問題)。專利文獻(xiàn)l中公開的IEGT在導(dǎo)通特性 方面也具有一定的改進(jìn)空間(即存在需要解決的技術(shù)問題)。因此改進(jìn)導(dǎo)通特
性是本發(fā)明的第一目的。
上述圖9所示的IGBT基本上很難具有高的器件擊穿電壓。難于獲得高的器 件擊穿電壓造成了關(guān)于圖9所示IGBT的第二個(gè)問題。由于溝槽彼此之間的間隔 距離不相等，電場分布傾向于不均勻，造成電場局限在溝槽柵底部。因此，圖 9中所示IGBT的擊穿電壓傾向于比較低。
為了消除第一個(gè)和第二個(gè)問題，專利文獻(xiàn)3和4公開了一種IGBT，例如專利 文獻(xiàn)3中的圖1顯示了其立體圖。公開的IGBT具有包括溝槽的溝槽柵結(jié)構(gòu)，其表 面圖案包括重復(fù)的相互平行延伸的帶。垂直于半導(dǎo)體襯底表面挖出的溝槽是通 過從其表面刻蝕半導(dǎo)體襯底形成的。溝槽柵結(jié)構(gòu)包括掩埋在每個(gè)溝槽中的柵電 極，且柵電極和溝槽側(cè)壁之間穿插有絕緣膜。溝槽柵結(jié)構(gòu)還包括沿半導(dǎo)體襯底 表面縱向上在溝槽之間交替布置的p型基區(qū)和n型擴(kuò)散層的延伸部分。換句話 說，n型漂移層在相鄰溝槽對之間的p型基區(qū)之間延伸。專利文獻(xiàn)3和4中公開的 以及具有以上描述的溝槽柵結(jié)構(gòu)的IGBT表現(xiàn)出低導(dǎo)通態(tài)電壓、低開關(guān)損耗、改 進(jìn)的導(dǎo)通特性以及高擊穿電壓。
以下將更加詳細(xì)地描述專利文獻(xiàn)3中公開的IGBT。專利文獻(xiàn)3中公開的 IGBT特征在于其平頂區(qū)域通過電阻與發(fā)射電極相連，以固定平頂區(qū)域的電位， 因此被溝槽所夾的平頂區(qū)域并不是一個(gè)其電壓是完全浮置的絕對浮置區(qū)域。專 利文獻(xiàn)3中公開的IGBT具有以上描述的特定特征，改善了其導(dǎo)通特性因而消除 了第一個(gè)問題。如上述非專利文獻(xiàn)l中所述，處于浮置狀態(tài)的平頂區(qū)域的電位 在導(dǎo)通的過程中會(huì)改變柵電位。柵電位的變化會(huì)使得IGBT的導(dǎo)通操作不穩(wěn)定， 造成IGBT可控性上的問題。
移除浮置區(qū)域可能是解決以上所描述問題的一個(gè)基本方法。然而，如果簡 單地移除浮置區(qū)域，會(huì)得到?jīng)]有表現(xiàn)出任何IE效應(yīng)的普通IGBT，造成高的導(dǎo)通 態(tài)電壓。因此，不能僅僅采用移除浮置區(qū)域的第一種方法。為了不削弱IE效應(yīng)， 需要在移除浮置區(qū)域的同時(shí)采用其他方法。
例如，將夾在溝槽之間的平頂區(qū)域分成多個(gè)p型區(qū)域，且平頂區(qū)域的有限部分設(shè)置有發(fā)射極結(jié)構(gòu)，以上作為第二種方法。第二種方法降低了開關(guān)損耗，
同時(shí)第二種方法還將溝槽IGBT的導(dǎo)通態(tài)電壓減少到和IEGT的導(dǎo)通態(tài)電壓一樣 低。因此，第二種方法進(jìn)一步降低了總的損耗。如果同時(shí)采用第一種和第二種 方法，其中柵電極朝向發(fā)射極結(jié)構(gòu)的區(qū)域會(huì)減小。因此，在基區(qū)和溝槽柵底部 的電場分布會(huì)不均勻，從而進(jìn)一步降低器件的擊穿電壓，并削弱溝槽柵的可靠 性。
因此，除了采用第一種和第二種方法，還需要采用第三種方法使得基區(qū)和 溝槽柵底部的電場分布均勻。詳細(xì)來說，使溝槽柵之間平頂區(qū)域中的n型層部 分的寬度設(shè)置得足夠窄，以通過施加幾伏的電壓可以容易地耗盡，以減弱溝槽 柵底部的電場局域化，從而獲得高的擊穿電壓。
在專利文獻(xiàn)3中公開的IGBT同時(shí)采用這3種方法使得在其關(guān)斷狀態(tài)靠近器 件表面的電場分布均勻從而提高擊穿電壓。此外，在專利文獻(xiàn)3中公開的IGBT 采用這3種方法減小了柵電極和集電極之間的電容。因此，采用這3種方法的公 開在專利文獻(xiàn)3中的IGBT消除了第一個(gè)和第二個(gè)問題。日本未審査專利申請?zhí)亻_No. Hei. 5(1993)-243561(圖101);美 國同族專利No. US 5,329,142日本未審査專利申請?zhí)亻_No. 2001-308327(圖1);美國同族專 利No. US 6,737,705日本未審查專利申請?zhí)亻_No. 2006-210547(摘要)；未審査美國 同族專利申請公開No.US 2006/0163649 Al日本未審查專利申請?zhí)亻_No. 2000-228519(圖6和7);美國同族 專利No. US 6,380,586
然而，專利文獻(xiàn)3中公開的IGBT柵閾值電壓很容易變化。下面詳細(xì)描述這 一問題。
首先，參照圖10至13描述專利文獻(xiàn)3公開的IGBT的結(jié)構(gòu)。圖10是沿垂直于 晶片表面和溝槽方向的截取的溝槽IGBT的立體橫截面圖。圖11是沿圖10中的線 段A-A截取的橫截面圖。圖12是沿圖10中的線段B-B截取的橫截面圖。圖13是沿 圖10中線段C-C截取的橫截面圖。
參照這些附圖，硅片包括重?fù)诫sp型集電層l-l、 n+型場阻擋層2-2和輕摻雜n 型漂移層2-l。在漂移層側(cè)硅片的表面部分，選擇性地生成p型基區(qū)3。在p型基 區(qū)3中選擇性地生成n+型發(fā)射區(qū)4。在圖10中，p型基區(qū)3被分散開，使得沿溝槽 20的縱向，p型基區(qū)3和輕摻雜n型漂移層2-l的延伸部分交替地分布。在垂直于溝槽20的方向，p型基區(qū)3被排列成使得p型基區(qū)3和輕摻雜n型漂移層2-l的延伸 部分交替地分布，且溝槽20穿插在基區(qū)3和漂移層2-l的延伸部分之間。在有效 電流流過的有源區(qū)整個(gè)表面，p型基區(qū)3以搖擺(tottering)的方式排列形成棋盤形 的表面圖案。最好將p型基區(qū)3按照以上描述的搖擺的方式排列，因?yàn)檫@樣在整 個(gè)有源區(qū)中p型基區(qū)3的分布是均勻的。均勻分布的p型基區(qū)3使得電場的分布均 勻從而防止IGBT擊穿。
溝槽20中填充有作為控制電極的多晶硅柵電極6，且柵氧化物膜5穿插在柵 電極6和溝槽20的側(cè)壁之間。如圖11所示，柵電極6和漂移層2-l延伸到的硅襯底 的主表面部分被層間絕緣膜7覆蓋。發(fā)射電極8在層間絕緣膜7上形成，使得發(fā) 射電極8和n+型發(fā)射區(qū)4與p型基區(qū)3共同接觸。集電極9形成在p型集電層l-l的表 面(背面)。因?yàn)閜型基區(qū)3在相互平行延伸的溝槽20之間分布在漂移層2-l的表 面上，p型基區(qū)3被擴(kuò)大使得p型基區(qū)3只能是從離子注入的窗口沿著溝槽20的縱 向橫向擴(kuò)散。
如圖9至11所示，n+型發(fā)射區(qū)4僅僅分布在溝槽側(cè)壁附近。因?yàn)閳D12所示的 沿B-B方向的橫截面并沒有和任何n+型發(fā)射區(qū)4相交，因此圖12中沒有顯示n+型 發(fā)射區(qū)4。圖13所示的沿C-C方向的橫截面圖顯示了n+型發(fā)射區(qū)4。在圖10中， 發(fā)射電極8與n+型發(fā)射區(qū)4和p型基區(qū)3共同接觸的部分是用陰影部分表示的發(fā) 射極觸點(diǎn)IO。
在專利文獻(xiàn)3中描述的IGBT中，用單元表示的p型基區(qū)3分布在有源區(qū)表面。 因此，電子通過p型基區(qū)3從每個(gè)單元中的n+型發(fā)射區(qū)4徑向地注入漂移層2-l， 如圖13中的箭頭30所示。如果最靠近襯底表面的溝道部分x的柵閾值電壓比其 他溝道部分y的柵閾值電壓低，整個(gè)半導(dǎo)體器件的柵閾值電壓由溝道部分x決 定。在靠近襯底表面的x部分，平頂區(qū)域和發(fā)射區(qū)之間的相對位置關(guān)系很容易 變化。因?yàn)楫?dāng)平頂區(qū)域和發(fā)射區(qū)之間的相對位置關(guān)系發(fā)生變化時(shí)平頂區(qū)域的峰 值濃度發(fā)生變化，溝道部分x很容易受到柵閾值電壓偏離理想值或其他類似原 因的負(fù)面影響。因此，和專利文獻(xiàn)1中描述的IGBT相比，專利文獻(xiàn)3中描述的 IGBT容易造成大的閾值電壓變化。
從上面的觀點(diǎn)看來，消除上面描述的問題是需要的。同樣也需要提供一種 可以將柵閾值電壓變化減到最小的絕緣柵半導(dǎo)體器件，該器件具有溝槽IGBT 結(jié)構(gòu)，具有溝槽柵結(jié)構(gòu)的格子單元均勻分布在整個(gè)有源區(qū)
發(fā)明內(nèi)容
在根據(jù)所附權(quán)利要求l主題的絕緣柵半導(dǎo)體器件中，該器件包括具有溝槽柵 結(jié)構(gòu)并均勻分布在整個(gè)有源區(qū)的格子單元，
在經(jīng)由柵絕緣膜與柵電極接觸的P型基區(qū)的部分中，夾在p型基區(qū)的底面和 n+型發(fā)射區(qū)底面之間并且與半導(dǎo)體襯底主表面平行的這部分p型基區(qū)的雜質(zhì)濃
度最低。
根據(jù)所附權(quán)利要求2的主題，在所附權(quán)利要求l中描述的絕緣柵半導(dǎo)體器件 中，用來形成p型基區(qū)的離子注入窗口與n+型發(fā)射區(qū)有0.8^im或者更長的交疊。
根據(jù)所附權(quán)利要求3的主題，在所附權(quán)利要求l中描述的絕緣柵半導(dǎo)體器件 還包括摻雜濃度高于p型基區(qū)的p型擴(kuò)散區(qū)，該p型擴(kuò)散區(qū)沿溝槽縱向和溝槽接 觸并且分布在與n+型發(fā)射區(qū)相鄰。
根據(jù)所附權(quán)利要求4的主題，在所附權(quán)利要求3中描述的絕緣柵半導(dǎo)體器件 中，p型基區(qū)包括基區(qū)和重?fù)诫sp+型接觸區(qū)。
根據(jù)所附權(quán)利要求5的主題，制造所附權(quán)利要求4中描述的絕緣柵半導(dǎo)體器 件的方法包括步驟在形成重?fù)诫sp+型接觸區(qū)的同時(shí)形成p型擴(kuò)散區(qū)。
本發(fā)明提供了一種可以將柵閾值電壓變化減到最小的絕緣柵半導(dǎo)體器件， 例如溝槽型IGBT，它包括均勻分布在有源區(qū)并具有溝槽柵結(jié)構(gòu)的格子單元。


圖l(a)是根據(jù)本發(fā)明第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的 硅襯底的第一橫截面圖。
圖l(b)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第二橫截面圖。
圖2(a)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第三橫截面圖。
圖2(b)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第四橫截面圖。
圖3(a)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第五橫截面圖。
圖3(b)是圖3(a)所示硅襯底的俯視圖。
圖4(a)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第六橫截面圖，用來描述根據(jù)本發(fā)明第一實(shí)施方式制造溝槽IGBT的制造步 驟。圖4(b)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第七橫截面圖。
圖5(a)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第八橫截面圖。
圖5(b)是根據(jù)第一實(shí)施方式用來描述制造溝槽IGBT的制造步驟的硅襯底 的第九橫截面圖。
圖6是根據(jù)第一實(shí)施方式的IGBT中格子單元的俯視圖。
圖7是示出了p型基區(qū)峰值濃度和p型基區(qū)與n+型發(fā)射區(qū)交疊長度的關(guān)系的 曲線圖。
圖8是根據(jù)本發(fā)明第二實(shí)施方式示出溝槽IGBT中格子單元的俯視圖。 圖9是傳統(tǒng)溝槽IGBT的橫截面圖。
圖10是沿垂直于晶片表面和溝槽方向的溝槽IGBT的立體橫截面圖。 圖11是沿圖10中的A-A線段的橫截面圖。 圖12是沿圖10中的B-B線段的橫截面圖。 圖13是沿圖10中的C-C線段的橫截面圖。
具體實(shí)施例方式
下面參照示出本發(fā)明優(yōu)選實(shí)施方式的附圖詳細(xì)描述本發(fā)明。 第一實(shí)施方式
將參照圖l(a)至5(b)描述依照本發(fā)明第一實(shí)施方式的溝槽型絕緣柵半導(dǎo)體 器件。然后結(jié)合具有1200V擊穿電壓的IGBT的制造，描述制造垂直溝槽型絕緣 柵功率半導(dǎo)體器件的制造步驟。
首先參照圖l(a)，根據(jù)現(xiàn)有技術(shù)的方式準(zhǔn)備n型FZ半導(dǎo)體硅襯底100。襯底 100包括將作為漂移層的在其表面部分的&型區(qū)域。襯底100在(100)面的電阻 率為50到80歐姆厘米。用來形成圖中沒有顯示的保護(hù)環(huán)層的光刻膠掩模圖形在 半導(dǎo)體芯片的一個(gè)主要表面上形成。(保護(hù)環(huán)層作為維持擊穿電壓的一種結(jié)構(gòu) 在有源區(qū)周圍形成。保護(hù)環(huán)層具有緩解芯片表面電場的功能)。然后，通過注 入p型雜質(zhì)，去除光刻膠，并對芯片進(jìn)行熱處理，在芯片周圍部分形成保護(hù)環(huán) 層(圖中未顯示)。通過熱處理形成氧化物膜101。通過光刻步驟在氧化物膜 101上形成窗口。
參照圖l(b)，使用氧化物膜101作為掩模將半導(dǎo)體硅襯底100在所開窗口下的部分刻蝕到預(yù)定的深度，形成溝槽102。根據(jù)第一實(shí)施方式，寬度為0.8pm的 窗口通過氧化物膜101形成，使得相鄰的窗口之間的距離為5pm。溝槽102通過 各向異性反應(yīng)離子刻蝕(以下稱為RIE)形成。為了除去溝槽102在硅襯底100 的形成時(shí)在溝槽側(cè)壁里產(chǎn)生的缺陷層，通過熱氧化在溝槽102中形成圖中沒有 顯示的犧牲氧化物膜。在溝槽側(cè)壁中產(chǎn)生的缺陷層可以通過除去犧牲氧化物膜 而除去。然后，暫時(shí)除去有源區(qū)中的所有氧化物膜。
參考圖2(a)，在溝槽102中形成厚度為80至120nm的柵氧化物膜103。
如圖2(a)中的虛線所示，導(dǎo)電性多晶硅膜104-2被掩埋在溝槽102中，此外， 厚度為0.5至lpm的導(dǎo)電性多晶硅膜104-l通過低壓CVD方法沉積在整個(gè)硅襯底 表面上。多晶硅膜104-l和104-2摻雜有磷原子，硼原子和類似的雜質(zhì)原子。然 后，通過各向異性氣體刻蝕或者各向同性氣體刻蝕將經(jīng)摻雜的多晶硅膜104-1 深蝕。當(dāng)硅襯底100的表面上的氧化物膜103暴露時(shí)，停止刻蝕多晶硅膜104-1， 如圖2(a)所示在溝槽102中形成柵電極104-2。通過深蝕掉多晶硅膜104-1與其沉 積膜厚度相等的距離，柵電極104-2從溝槽102頂部被深蝕掉100至150nm。以下， 柵電極104-2簡單地由附圖標(biāo)記104標(biāo)示。
參照圖2(b)，通過僅僅從襯底表面除去氧化物膜103將硅襯底100的表面暴 露。對于除去氧化物物膜103，基于以下描述的原因最好采用各向異性刻蝕。 第一，在溝槽側(cè)壁上部分區(qū)域的氧化物膜103沒有被刻蝕并且足夠厚。第二， 隨后用于形成p型基區(qū)，p+型體區(qū)以及n+型發(fā)射區(qū)的離子注入平面可以是共面 的。第三，p型基區(qū)可以在溝槽形成之后形成，因此，p型基區(qū)的擴(kuò)散深度可以 比較淺。第四，可以防止在熱氧化物膜形成過程中硼原子被包含在熱氧化物膜。
參照圖3(a)，形成20至50nm厚的熱氧化物膜103a,該厚度足夠薄使得硼離 子和砷離子可以穿透。如圖3(b)所示，即圖3(a)所示硅襯底的俯視圖，將成為p 型基區(qū)105的p型擴(kuò)散區(qū)在相互平行延伸的溝槽102之間的硅襯底100表面部分 上形成。P型擴(kuò)散區(qū)被形成為使得p型擴(kuò)散區(qū)垂直于溝槽102對齊并且p型擴(kuò)散區(qū) 行之間相互平行排列。通過加速電壓為50 keV，劑量為l X 1013 cm—2至5乂 1013 cw-2 的硼離子注入和110(TC下的進(jìn)行的熱擴(kuò)散處理，選擇性地形成深度約為4nm的p 型擴(kuò)散區(qū)。圖3(b)用陰影區(qū)域顯示p型基區(qū)105，其寬度由熱擴(kuò)散處理形成。
參照圖4(a)， p+型體區(qū)106在p型基區(qū)105的中心表面部分形成，使得p+型體 區(qū)106位于溝槽102之間的襯底表面中心部分。下面詳細(xì)地描述p+型體區(qū)106的 形成。在光刻膠掩模部分形成窗口，通過光刻技術(shù)在窗口下形成p+型體區(qū)106。 在加速電壓為100keV，劑量為lX10"cw-2至5XlO"cw-2的條件下通過窗口注入硼離子。最后，注入的硼原子在1000'C下熱擴(kuò)散形成p+型體區(qū)106。
參照圖4(b)，在溝槽102附近通過光刻步驟，砷離子注入步驟和其后的熱處 理步驟，在p型基區(qū)105的表面部分形成n+型發(fā)射區(qū)107。使用光刻膠掩模108在 加速電壓為1 OO至200keV，劑量為1 X 1015 cw-2至5 X ! 0's cvw-2的條件下如圖4(b)中
箭頭所示注入砷離子。
參照圖5(a)和5(b)，整個(gè)襯底表面被硼磷硅玻璃(以下稱為BPSG)的層間 絕緣膜覆蓋。通過光刻步驟形成使n+型發(fā)射區(qū)107和p+型體區(qū)106在襯底100表 面部分與金屬電極(發(fā)射極)接觸的接觸區(qū)。因此，溝槽102中的柵電極104被 BPSG層間絕緣膜109覆蓋。
然后，通過濺射或類似技術(shù)沉積一層金屬膜例如鋁膜。通過形成金屬膜圖 形和將金屬膜轉(zhuǎn)化成合金膜，作為發(fā)射極110的金屬電極(發(fā)射電極)IIO在整 個(gè)有源區(qū)表面形成。如果需要，最好在整個(gè)芯片表面覆蓋一層鈍化層。
接下來，如圖5(a)所示硅襯底100從另一個(gè)主表面拋光使得硅襯底100具有 例如150至18(Him的厚度，這一厚度由設(shè)計(jì)的擊穿電壓決定。然后，如圖5(b)所 示，n+型場阻擋層112和p+型集電層113通過離子注入和后續(xù)的熱處理步驟形 成。當(dāng)集電極lll形成時(shí)，晶片級(jí)的溝槽IGBT完成。根據(jù)IGBT的類型，n+型場 阻擋層112不是必須的。當(dāng)11-/1^""型襯底用來作為硅襯底時(shí)，既不需要形成11+
型場阻擋層112也不需要形成p+型集電層113。最好通過兩個(gè)單獨(dú)的步驟來形成 n+型發(fā)射區(qū)從而增加n+型發(fā)射區(qū)107的表面濃度，這樣可以獲得良好的歐姆接 觸。
圖6示出根據(jù)第一實(shí)施方式的IGBT中p型基區(qū)105的俯視圖。圖6中的雙端箭 頭a表示n+型發(fā)射區(qū)107和虛線所示形成p型基區(qū)105的離子注入窗口邊界的交 疊長度。圖7顯示峰值濃度隨交疊長度a的變化。圖7表明當(dāng)交疊長度a為0.8pm 或者更長時(shí)，縱向MOSFET結(jié)構(gòu)中p型基區(qū)105部分中的峰值濃度低于橫向 MOSFET結(jié)構(gòu)中p型基區(qū)105部分中的峰值濃度。當(dāng)峰值濃度降低時(shí)柵閾值電壓 也降低。因此，為了通過在溝槽102深度方向的MOSFET結(jié)構(gòu)確定柵閾值電壓， 需要將交疊長度a設(shè)為0.8pm或者更長。
第二實(shí)施方式
圖8示出根據(jù)本發(fā)明第二實(shí)施方式的溝槽IGBT中格子單元的俯視圖。如圖8 所示，其摻雜濃度比p型基區(qū)105高的p+型擴(kuò)散區(qū)114被形成為使得沿著溝槽102 并靠近n型發(fā)射區(qū)107位置上布置p+型擴(kuò)散區(qū)114。當(dāng)p+型擴(kuò)散區(qū)114按照以上的描述形成時(shí)，柵閾值由在溝槽102深度方向的MOSFET結(jié)構(gòu)自動(dòng)地決定。如果在 形成p+型體區(qū)106的同時(shí)形成p+型擴(kuò)散區(qū)114，慘雜濃度比p型基區(qū)105高的p+型 擴(kuò)散區(qū)114可以在不增加制造步驟的情況下形成。因此可以獲得有效的制造工 藝。
盡管本發(fā)明是參考其優(yōu)選實(shí)施方式示出和描述的，本領(lǐng)域的技術(shù)人員應(yīng)當(dāng) 理解，在不脫離本發(fā)明精神和范圍的情況下，可以對形式和細(xì)節(jié)進(jìn)行上述的以 及其它的改變。在不脫離本發(fā)明精神和范圍的情況下，本領(lǐng)域的技術(shù)人員從本 公開獲得的變型和等同方案將包含在本發(fā)明中作為其他實(shí)施方式。因此本發(fā)明 的范圍將由權(quán)利要求書限定。
權(quán)利要求
1.一種絕緣柵半導(dǎo)體器件，包括具有第一電導(dǎo)類型的第一半導(dǎo)體層；具有第二電導(dǎo)類型的第二半導(dǎo)體層，所述第二半導(dǎo)體層位于所述第一半導(dǎo)體層的第一主表面上；在所述第二半導(dǎo)體層的表面部分中的溝槽，所述溝槽相互平行延伸并形成平面帶狀圖案；具有第一電導(dǎo)類型的第三半導(dǎo)體區(qū)，所述第三半導(dǎo)體區(qū)位于相鄰溝槽對之間的第二半導(dǎo)體層的表面部分中，所述第三半導(dǎo)體區(qū)沿所述溝槽的縱向選擇性地布置，且相鄰的第三半導(dǎo)體區(qū)之間存在一定間距，在垂直于所述溝槽的縱向的方向上，在所述溝槽之間的第二半導(dǎo)體層的每隔一個(gè)表面部分中布置所述第三半導(dǎo)體區(qū)；具有第二電導(dǎo)類型的第四半導(dǎo)體區(qū)，所述第四半導(dǎo)體區(qū)選擇性安排在所述第三半導(dǎo)體區(qū)的表面部分中；位于所述溝槽中的柵電極，且柵絕緣膜穿插在所述柵電極和所述溝槽的側(cè)壁之間；與所述第三半導(dǎo)體區(qū)和所述第四半導(dǎo)體區(qū)共同電接觸的發(fā)射電極；以及與所述第一半導(dǎo)體層的第二主表面接觸的集電極；其中，在經(jīng)由所述柵絕緣膜與所述柵電極接觸的所述第三半導(dǎo)體區(qū)的部分中，夾在所述第四半導(dǎo)體區(qū)底面和所述第三半導(dǎo)體區(qū)底面之間并與所述第一半導(dǎo)體層第一主表面平行的所述第三半導(dǎo)體區(qū)部分的雜質(zhì)濃度是最低的。
2. 如權(quán)利要求l所述的絕緣柵半導(dǎo)體器件，其特征在于，用來形成所述第三半 導(dǎo)體區(qū)的離子注入窗口與所述第四半導(dǎo)體區(qū)有0.8pm或者更長的交疊。
3. 如權(quán)利要求l所述的絕緣柵半導(dǎo)體器件，其特征在于，所述絕緣柵半導(dǎo)體器 件還包括摻雜濃度比所述第三半導(dǎo)體區(qū)高的具有第一電導(dǎo)類型的第五半導(dǎo)體區(qū)，所述 第五半導(dǎo)體區(qū)沿所述溝槽縱向與所述溝槽接觸，并且所述第五半導(dǎo)體區(qū)被布置成與 所述第四半導(dǎo)體區(qū)相鄰。
4. 如權(quán)利要求3所述的絕緣柵半導(dǎo)體器件，其特征在于，所述第三半導(dǎo)體區(qū)包 括具有第一電導(dǎo)類型的基區(qū)和具有第一電導(dǎo)類型的重?fù)诫s接觸區(qū)。
5. —種用于制造如權(quán)利要求4所述的絕緣柵半導(dǎo)體器件的方法，所述方法包括 如下步驟在形成具有第一電導(dǎo)類型的重?fù)诫s接觸區(qū)的同時(shí)形成第五半導(dǎo)體區(qū)。
全文摘要
在根據(jù)本發(fā)明的溝槽型絕緣柵半導(dǎo)體器件中，該器件包括具有溝槽柵結(jié)構(gòu)并且均勻分布在器件整個(gè)有源區(qū)的格子單元，在夾在n⁺型發(fā)射區(qū)(107)和p型基區(qū)(105)之間并平行于硅襯底100的主表面的部分中，夾在n⁺型發(fā)射區(qū)(107)和n型漂移層100之間并且經(jīng)由柵絕緣膜103與溝槽102中形成的柵電極接觸的這部分p型基區(qū)(105)的雜質(zhì)濃度是最低的。根據(jù)本發(fā)明的溝槽型絕緣柵半導(dǎo)體器件可以將柵閾值電壓的變化減到最小。
文檔編號(hào)H01L21/336GK101308871SQ20081009651
公開日2008年11月19日 申請日期2008年5月12日 優(yōu)先權(quán)日2007年5月17日
發(fā)明者小野澤勇一 申請人:富士電機(jī)電子技術(shù)株式會(huì)社