專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及一種具有半導(dǎo)體元件的半導(dǎo)體裝 置，該半導(dǎo)體元件具有由半導(dǎo)體襯底的一部分構(gòu)成的溝道區(qū)域和電極。
背景技術(shù)：
作為半導(dǎo)體裝置，具有iGBT (Insulated Gate Bipolar Transistor )或 功率MOSFET ( Metal Oxide Semiconductor Field-Effect Transistor)等功
率用半導(dǎo)體芯片。作為這些半導(dǎo)體芯片中的柵極結(jié)構(gòu)，主要有平面柵極 結(jié)構(gòu)和溝槽柵極結(jié)構(gòu)。
作為溝槽柵極結(jié)構(gòu)中的柵極材料，以往例如使用多晶硅。近年來， 為了降低溝槽柵極的電阻率，提出使用高熔點(diǎn)金屬的方法。例如，根據(jù) 曰本特開2001-044435號(hào)公報(bào)，在溝槽柵極結(jié)構(gòu)的溝槽形成有作為緩沖 層的多晶硅層和高熔點(diǎn)金屬。
另外，有時(shí)對(duì)柵極連接有被稱為柵極電阻的電阻元件。以往，柵極 電阻外置在半導(dǎo)體芯片上，但是，近年來，提出將柵極電阻內(nèi)置在半導(dǎo) 體芯片中。
例如，根據(jù)日本特開2002-083964號(hào)公報(bào)，提出內(nèi)置在半導(dǎo)體芯片 中的柵極電阻(內(nèi)置柵極電阻)。根據(jù)該公報(bào)，利用由多晶硅等構(gòu)成的 內(nèi)置柵極電阻來穩(wěn)定半導(dǎo)體元件的并聯(lián)連接時(shí)的開關(guān)動(dòng)作。
另外，例如，根據(jù)日本特開2003-197914號(hào)公報(bào)，提出在作為柵極 外部連接電極的露出部的柵極焊盤之下隔著層間絕緣膜而設(shè)置由多晶 硅等構(gòu)成的內(nèi)置柵極電阻的結(jié)構(gòu)的半導(dǎo)體裝置。根據(jù)該公報(bào)，獲得這樣 的半導(dǎo)體裝置不會(huì)減少半導(dǎo)體襯底的活性區(qū)域的面積而具有大面積的 內(nèi)置柵極電阻，抑制過渡性的脈沖電流的電流密度。
上述外置有柵極電阻的半導(dǎo)體裝置存在部件個(gè)數(shù)變多的問題。另 外，柵極電阻和半導(dǎo)體芯片的連接部分容易受到由外部噪聲引起的電位 變化，該電位變化不經(jīng)由柵極電阻而直接影響到半導(dǎo)體芯片內(nèi)的柵極。 因此，存在容易發(fā)生半導(dǎo)體裝置的誤動(dòng)作或振蕩這樣的問題。
另外，如在向IGBT的數(shù)百至數(shù)萬個(gè)柵極供給電流的情況那樣，在柵極電阻流過大電流的情況下，為了確?？煽啃?，而需要增大柵極電阻
中的電流路徑的剖面積。在上述的日本特開2002-083964號(hào)公報(bào)的半導(dǎo) 體裝置中，需要增大內(nèi)置柵極電阻的寬度尺寸或厚度尺寸。但是，若增 大厚度尺寸，則存在成為內(nèi)置柵極電阻的膜的成膜所需要的時(shí)間變長(zhǎng)的 問題和該成膜后的加工變得困難的問題。另外，若增大寬度尺寸，則存 在內(nèi)置柵極電阻的面積變大、半導(dǎo)體芯片的面積變大這樣的問題。
另外，在上述的日本特開2003-197914號(hào)/^報(bào)的內(nèi)置柵極電阻中， 由于柵極焊盤和內(nèi)置柵極電阻重疊而形成，所以，在降低半導(dǎo)體芯片的 面積上有效果，但是，該降低效果存在柵極焊盤面積下降的問題。

發(fā)明內(nèi)容
本發(fā)明的 一 個(gè)目的是提供 一 種具有能夠以較高可靠性流過大電流 的、平面積較小的電阻元件的半導(dǎo)體裝置。
另外，本發(fā)明的另一目的是提供一種具有能夠控制電阻值的電阻元 件的半導(dǎo)體裝置。
另外，本發(fā)明的又一目的是提供一種具有多個(gè)柵電極并抑制電位信 號(hào)向各柵電極傳遞的延遲差的半導(dǎo)體裝置。
另外，本發(fā)明的又一目的是提供一種具有分流電阻的、更小型的半 導(dǎo)體裝置。
另夕卜，本發(fā)明的又一目的是提供一種具有寄生電阻較小的布線的半 導(dǎo)體裝置。
本發(fā)明的半導(dǎo)體裝置具有半導(dǎo)體襯底、絕緣膜、半導(dǎo)體元件和電阻 元件。半導(dǎo)體襯底具有第一槽部。絕緣膜覆蓋第一槽部的內(nèi)表面。半導(dǎo)
體元件具有電極。電阻元件以成為針對(duì)流過電4及的電流的電阻的方式與 電極電連接，并且隔著絕緣膜設(shè)置在第一槽部中。 另外，半導(dǎo)體裝置可以具有以下特征。
一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、絕緣膜、半導(dǎo)體元件和電 阻元件。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。半導(dǎo)體元件具有電極。 電阻元件以成為針對(duì)流過電才及的電流的電阻的方式與電才及電連4妾，且隔 著絕緣膜而設(shè)置在半導(dǎo)體襯底上。因半導(dǎo)體襯底和電阻元件之間的電位 差而在電阻元件中產(chǎn)生耗盡層。
另一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和至少一個(gè)二極管。半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少 一部分。二極管設(shè)置在絕緣膜上，以成為針對(duì)流過電極的電流的電阻的 方式與電才及電連々妻。
又一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和 至少一個(gè)結(jié)型場(chǎng)效應(yīng)晶體管。半導(dǎo)體襯底具有第一槽部。
半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。結(jié)型 場(chǎng)效應(yīng)晶體管設(shè)置在絕緣膜上，并具有源極和漏極。
又一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和
至少一個(gè)MIS型場(chǎng)效應(yīng)晶體管。半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo) 體襯底的至少一部分。MIS型場(chǎng)效應(yīng)晶體管設(shè)置在絕緣膜上，并具有源 才及和漏才及。以成為針對(duì)流過電才及的電流的電阻的方式，將源才及以及漏極 的任意一個(gè)與電才及電連接。
又一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和 電阻元件。半導(dǎo)體元件具有電極。絕緣膜覆蓋半導(dǎo)體襯底的至少一部分。 電阻元件設(shè)置在絕緣膜上，以成為針對(duì)流過電極的電流的電阻的方式與 電極電連接，并含有并排具有二極管和歐姆電阻的至少一個(gè)區(qū)域。又一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、柵極焊盤、 柵極布線和多個(gè)電阻元件。半導(dǎo)體元件具有由半導(dǎo)體襯底的一部分構(gòu)成 的溝道區(qū)域和用于控制溝道區(qū)域的多個(gè)柵電極。柵極焊盤與多個(gè)柵電極 電連接。柵極布線將多個(gè)柵電極中至少一個(gè)和柵極焊盤電連接。電阻元 件設(shè)置在柵極布線的中途。與連接到距柵極焊盤比較遠(yuǎn)的柵電極的電阻 元件的電阻值相比，連接到距柵極焊盤比較近的柵電極的電阻元件的電 阻值大。
又一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和 第 一以及笫二電阻元件。半導(dǎo)體元件具有第 一發(fā)射電極以及第 一源電極 的任意一個(gè)、第二發(fā)射電極以及第二源電極的任意一個(gè)和柵電極。絕緣 膜覆蓋半導(dǎo)體襯底的至少一部分。第一電阻元件設(shè)置在絕緣膜上，將第 一發(fā)射電極以及第一源電極的任意一個(gè)和第二發(fā)射電極以及第二源電 極的任意一個(gè)相互電連接。第二電阻元件設(shè)置在絕緣膜上，伴隨與第二 發(fā)射電極以及第二源電極的任意 一 個(gè)電位對(duì)應(yīng)的電阻，將第 一 發(fā)射電極 以及第一源電極的任意 一 個(gè)和柵電極電連接。
又一個(gè)方面的半導(dǎo)體裝置具有半導(dǎo)體襯底、半導(dǎo)體元件、絕緣膜和第一以及第二布線。半導(dǎo)體襯底具有槽部。半導(dǎo)體元件具有由半導(dǎo)體襯 底的一部分構(gòu)成的溝道區(qū)域和電極。絕緣膜覆蓋槽部的內(nèi)表面。第一布 線與電極電連接且隔著絕緣膜而設(shè)置在槽部之中。第二布線設(shè)置在槽部 之上，并且，與第一布線并聯(lián)地電連接。
在本發(fā)明的半導(dǎo)體裝置中，電阻元件設(shè)置在第一槽部之中。由此， 能夠減小能以較高可靠性流過大電流的電阻元件的平面積。
在本發(fā)明的 一個(gè)方面的半導(dǎo)體裝置中，電阻元件包含半導(dǎo)體區(qū)域。 使用該半導(dǎo)體區(qū)域的半導(dǎo)體特性，從而能夠控制電阻元件的電阻值。
在本發(fā)明的另 一個(gè)方面的半導(dǎo)體裝置中，與連接到距柵極焊盤比較 遠(yuǎn)的柵電極的電阻元件的電阻值相比，連接到距柵極焊盤比較近的柵電 極的電阻元件的電阻值大。由此，能夠抑制電位信號(hào)向各柵電極傳遞的 延遲差。
在本發(fā)明的又一個(gè)方面的半導(dǎo)體裝置中，將第一發(fā)射電極以及笫一 源電極中任一個(gè)和第二發(fā)射電極以及第二源電極中任一個(gè)相互電連接 的第一電阻元件設(shè)置在絕緣膜上。由此，能夠使具有分流電阻的半導(dǎo)體 裝置小型化。
在本發(fā)明的又一個(gè)方面的半導(dǎo)體裝置中，設(shè)置在槽部之中的第一布 線和設(shè)置在槽部之上的第二布線并聯(lián)連接。由此，能夠減小布線的寄生 電阻。
本發(fā)明的上述以及其他目的、特征、方面以及優(yōu)點(diǎn)能夠從關(guān)于參照 附圖所理解的本發(fā)明以下的詳細(xì)說明來明確。


圖1A 圖1C是概略地表示本發(fā)明實(shí)施方式1中的半導(dǎo)體裝置的結(jié) 構(gòu)的部分剖視圖。
圖2是概略地表示本發(fā)明實(shí)施方式中的半導(dǎo)體裝置的結(jié)構(gòu)的俯視圖。
圖3是圖2的III部的概略部分俯一見圖。
圖4是省略了圖3的柵極焊盤、柵極主布線以及發(fā)射極焊盤(發(fā)射 電極)的圖。
圖5是省略了圖4的層間絕緣膜的圖。
圖6是省略了圖5的柵極焊盤側(cè)以及主布線側(cè)的多晶硅層的圖。
7圖7是省略了圖6的柵極氧化膜的一部分和絕緣膜的一部分的圖。
圖8是表示本發(fā)明實(shí)施方式1中的半導(dǎo)體裝置安裝在印刷電路板上 的狀態(tài)的概略的等效電路的圖。
圖9是概略地表示本發(fā)明實(shí)施方式1中的半導(dǎo)體裝置的柵極焊盤和 印刷電路板的焊盤的連接狀態(tài)的說明圖。
圖10是概略地表示本發(fā)明的實(shí)施方式1半導(dǎo)體裝置的變形例中的 電阻元件的結(jié)構(gòu)的平面圖。
圖11是概略地表示本發(fā)明的實(shí)施方式1半導(dǎo)體裝置的變形例中的 電阻元件的結(jié)構(gòu)的部分平面圖。
圖12是概略地表示本發(fā)明的實(shí)施方式1半導(dǎo)體裝置的變形例中的 電阻元件的結(jié)構(gòu)的部分平面圖。
圖13是概略地表示本發(fā)明的實(shí)施方式1半導(dǎo)體裝置的變形例中的 電阻元件的結(jié)構(gòu)的部分平面圖。
圖14是概略地表示本發(fā)明的實(shí)施方式1半導(dǎo)體裝置的變形例中的 電阻元件的結(jié)構(gòu)的部分平面圖。
圖15是概略地表示本發(fā)明的實(shí)施方式1半導(dǎo)體裝置的變形例中的 電阻元件的結(jié)構(gòu)的部分平面圖。
圖16是概略地表示第 一 比較例中的半導(dǎo)體裝置結(jié)構(gòu)的俯視圖。
圖17是概略地表示第一比較例中的半導(dǎo)體裝置的柵極焊盤和印刷 電路板的焊盤的連接狀態(tài)的說明圖。
圖18是第一比較例中的半導(dǎo)體裝置安裝在印刷電路板上的狀態(tài)的 概略的等效電路。
圖19是第二比較例中的半導(dǎo)體裝置的概略的部分平面圖。此外， 圖19示出的位置與圖5示出的位置相對(duì)應(yīng)，與圖5同樣地省略了柵極 焊盤、柵極主布線、發(fā)射極焊盤以及層間絕緣膜。
圖20是沿著圖19的XX-XX線的概略剖視圖。
圖21是概略地表示本發(fā)明的實(shí)施方式2中的半導(dǎo)體裝置的結(jié)構(gòu)的 部分平面圖，此外，圖21示出的位置與圖6示出的位置相對(duì)應(yīng)。另夕卜， 在圖21中，與圖6同樣地省略了柵極焊盤、柵極主布線、發(fā)射極焊盤、 層間絕緣膜、柵極焊盤側(cè)以及主布線側(cè)的多晶硅層。
圖22是沿著圖21的XXII-XXII線的概略剖視圖。
圖23是沿著圖2i的xxm-xxm線的概略剖視圖。圖24是沿著圖21的XXIV-XXIV線的概略剖視圖。
圖25是概略地表示本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的第一變形 例中的、埋入有金屬部的電阻元件的結(jié)構(gòu)的部分平面圖。
圖26是概略地表示本發(fā)明的實(shí)施方式2的半導(dǎo)體裝置的第二變形 例中的、埋入有金屬部的電阻元件的結(jié)構(gòu)的部分平面圖。
圖27A、圖28A、圖29A、圖30A、圖31A、圖32A是分別表示本 發(fā)明的實(shí)施方式2中的半導(dǎo)體裝置的制造方法的第一 ~第六步驟的概略 剖視圖，是與圖21的XXXIIA-XXXIIA線對(duì)應(yīng)的剖視圖。
圖27B、圖28B、圖29B、圖30B、圖31B、圖32B是分別表示本 發(fā)明的實(shí)施方式2中的半導(dǎo)體裝置的制造方法的第一 ~第六步驟的概略 剖視圖，是與圖21的XXXIIB-XXXIIB線對(duì)應(yīng)的剖視圖。
圖33A、圖34A、圖35A、圖36A、圖37A、圖38A是分別表示第 三比較例中的半導(dǎo)體裝置的制造方法的第一 ~第六步驟的概略部分剖 視圖，是與圖19的XX-XX線對(duì)應(yīng)的剖面位置中的平面型內(nèi)置柵極電阻 的附近的部分剖視圖。
圖33B、圖34B、圖35B、圖36B、圖37B、圖38B是分別表示第 三比較例中的半導(dǎo)體裝置的制造方法的第一 ~第六步驟的概略部分剖 視圖，是與圖21的XXXIIB-XXXIIB線對(duì)應(yīng)的剖面位置上的部分剖視圖。
圖39是概略地表示本發(fā)明實(shí)施方式3中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖40是概略地表示本發(fā)明實(shí)施方式3的第一變形例中的半導(dǎo)體裝 置的電阻元件附近的結(jié)構(gòu)的部分剖視圖。
圖41是概略地表示本發(fā)明實(shí)施方式3的第二變形例中的半導(dǎo)體裝 置的電阻元件附近的結(jié)構(gòu)的部分剖視圖。
圖42是概略地表示本發(fā)明實(shí)施方式3第三變形例中的半導(dǎo)體裝置 的電阻元件附近的結(jié)構(gòu)的部分剖4^L圖。
圖43是用于說明本發(fā)明實(shí)施方式3中的半導(dǎo)體裝置的電阻元件的 動(dòng)作的說明圖。
圖44是用于說明本發(fā)明實(shí)施方式3中的半導(dǎo)體裝置的電阻元件的 動(dòng)作的說明圖。
圖45是用于說明本發(fā)明實(shí)施方式3中的半導(dǎo)體裝置的電阻元件的 動(dòng)作的it明圖。圖46是概略地表示本發(fā)明實(shí)施方式4中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖47是概略地表示本發(fā)明實(shí)施方式4的半導(dǎo)體裝置的第一變形例 中的電阻元件的結(jié)構(gòu)的部分剖視圖。
圖48是概略地表示本發(fā)明實(shí)施方式4的半導(dǎo)體裝置的第二變形例 中的電阻元件的結(jié)構(gòu)的部分剖視圖。
圖49是概略地表示本發(fā)明實(shí)施方式4的半導(dǎo)體裝置的第三變形例 中的電阻元件的結(jié)構(gòu)的部分剖視圖。
圖50是概略地表示本發(fā)明實(shí)施方式6中的半導(dǎo)體裝置的電阻元件 的結(jié)構(gòu)的平面圖。
圖51是概略地表示本發(fā)明實(shí)施方式6的變形例中的半導(dǎo)體裝置的 電阻元件的結(jié)構(gòu)的平面圖。
圖52是概略地表示本發(fā)明實(shí)施方式7中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖53是概略地表示本發(fā)明實(shí)施方式8中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖54是概略地表示本發(fā)明實(shí)施方式9中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖55是概略地表示本發(fā)明實(shí)施方式10中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖56A是概略地表示本發(fā)明實(shí)施方式11中的半導(dǎo)體裝置的電阻元 件的結(jié)構(gòu)的部分剖視圖。
圖56B是概略地表示本發(fā)明實(shí)施方式11的變形例中的半導(dǎo)體裝置 的電阻元件附近的結(jié)構(gòu)的部分剖一見圖。
圖57A是表示本發(fā)明實(shí)施方式11中的半導(dǎo)體裝置的電阻元件的等 效電路的圖。
圖57B是表示本發(fā)明實(shí)施方式11的變形例中的半導(dǎo)體裝置的電阻 元件的等效電路的圖。
圖58A是本發(fā)明實(shí)施方式11及其變形例中的半導(dǎo)體裝置的電阻元 件在R2 << < Ro情況下的電壓-電流特性的說明圖。
圖58B是本發(fā)明實(shí)施方式11及其變形例中的半導(dǎo)體裝置的電阻元 件在〉 R2 > 〉 R。情況下的電壓-電流特性的說明圖。圖59是概略地表示本發(fā)明實(shí)施方式12中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖60是概略地表示本發(fā)明實(shí)施方式13中的半導(dǎo)體裝置的電阻元件 附近的結(jié)構(gòu)的部分剖視圖。
圖61A是概略地表示本發(fā)明實(shí)施方式12的變形例中的半導(dǎo)體裝置 的電阻元件的結(jié)構(gòu)的平面圖。
圖61B是概略地表示本發(fā)明實(shí)施方式13的變形例中的半導(dǎo)體裝置 的電阻元件的結(jié)構(gòu)的平面圖。
圖62是概略地表示本發(fā)明實(shí)施方式4中的半導(dǎo)體裝置的結(jié)構(gòu)的俯 視圖。
圖63是圖62的LXIII部的概略的部分平面圖。
圖64是概略地表示本發(fā)明實(shí)施方式15中的半導(dǎo)體裝置的電阻元件 附近的平面布局的部分平面圖。此外，圖中的箭頭概略地表示電流流過 的方向。
圖65是概略地表示本發(fā)明實(shí)施方式15的變形例中的半導(dǎo)體裝置的 電阻元件附近的平面布局的部分平面圖。此外，圖中的箭頭概略地表示 電流;充過的方向。
圖66是用于說明本發(fā)明實(shí)施方式15中的半導(dǎo)體裝置的讀出電極 (sense electrode )的結(jié)構(gòu)的概略剖視圖。
圖67是概略地表示本發(fā)明實(shí)施方式16中的半導(dǎo)體裝置的柵極主布 線附近的結(jié)構(gòu)的部分剖視立體圖。
圖68是概略地表示本發(fā)明實(shí)施方式16的第一變形例中的半導(dǎo)體裝 置的柵極主布線附近的結(jié)構(gòu)的部分剖視圖。
圖69是概略地表示本發(fā)明實(shí)施方式16的第二變形例中的半導(dǎo)體裝 置的柵極主布線附近的結(jié)構(gòu)的部分剖視圖。
具體實(shí)施例方式
下面，基于附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行說明。 實(shí)施方式1
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)的概略情況進(jìn)行說明。 參照?qǐng)D1A 圖1C，本實(shí)施方式的IGBT芯片是功率用的半導(dǎo)體裝 置，具有作為溝槽柵極型半導(dǎo)體元件的IGBT元件EL和作為電阻元件的溝槽型內(nèi)置柵極電阻4t。
參照?qǐng)D1A和圖1B,溝槽型內(nèi)置柵極電阻4t隔著絕緣膜14b形成于 在半導(dǎo)體襯底101上所設(shè)置的第一槽部Tl之中。由此，溝槽型內(nèi)置柵 極電阻4t具有因第 一槽部Tl形成得較深而電流路徑的剖面積變大的結(jié)構(gòu)。
參照?qǐng)D1A~圖1C, IGBT元件EL具有上述的半導(dǎo)體襯底101的一 部分作為溝道區(qū)域。另夕卜，IGBT元件EL具有用于控制該溝道區(qū)域的多 個(gè)柵電極13。柵電極13的個(gè)數(shù)例如是數(shù)百~數(shù)萬個(gè)。
參照?qǐng)D1A 圖1C和圖2， IGBT元件EL各單元的柵電極13利用 柵極主布線5相互電連接。該柵極主布線5在柵極焊盤1周邊隔著溝槽 型內(nèi)置柵極電阻4t與柵極焊盤1電連接。由此，IGBT芯片具有如下結(jié)構(gòu)將針對(duì)柵極焊盤1的輸入經(jīng)由溝 槽型內(nèi)置柵極電阻4t,傳遞到IGBT元件EL的各柵電極13。即，溝槽 型內(nèi)置柵極電阻4t以成為針對(duì)流過柵電極13的電流的電阻(柵極電阻) 的方式與柵電極13電連接。該柵極電阻主要具有如下功能使傳遞到 柵電極13的電位延遲，或者調(diào)整IGB T元件EL的開關(guān)時(shí)的電流/電壓上 升沿等。
此外，柵極主布線5具有由例如高濃度地?fù)诫s有雜質(zhì)的柵極材料、 即n型多晶硅構(gòu)成的多晶硅層12b。另外，柵極主布線5具有主布線金 屬層10b,以便降低作為布線的電阻。在主布線側(cè)接觸孔9b，多晶硅層 12b和主布線金屬層10b接觸，相互電連接。
然后，詳細(xì)地對(duì)本實(shí)施方式的半導(dǎo)體裝置的結(jié)構(gòu)進(jìn)行說明。 再次參照?qǐng)D1A, IGBT芯片具有半導(dǎo)體襯底101作為基體材料。另 外，IGBT芯片具有包括該半導(dǎo)體襯底101的一部分的IGBT元件EL。 另外，IGBT芯片具有絕緣膜14b、溝槽型內(nèi)置柵極電阻4t、場(chǎng)氧化膜7、 多晶硅層12a、 12b、層間絕緣膜ll、柵極焊盤金屬層10a、主布線金屬 層10b。
此外，場(chǎng)氧化膜7是將半導(dǎo)體襯底101和多晶硅層12a、 12b絕緣 的膜，例如，通過LOCOS (Local Oxidation of Silicon)法等形成。另夕卜， 柵極焊盤金屬層10a和主布線金屬層10b例如由鋁合金等低電阻的導(dǎo)電 體材料構(gòu)成。
主要參照?qǐng)D1A、圖1B和圖7,半導(dǎo)體襯底101具有內(nèi)表面被絕緣膜14b覆蓋的第一槽部Tl。即，第一槽部Tl的底面和側(cè)面被絕緣膜14b 覆蓋。利用該絕緣膜14b,在第一槽部T1中所設(shè)置的溝槽型內(nèi)置柵極電 阻4t和半導(dǎo)體襯底101被電絕緣。
第一槽部T1的尺寸以如下方式形成例如，深度尺寸(圖1A的縱 向的尺寸)約為lO]im,寬度尺寸(圖1B的橫向的尺寸)1.2|iim,如圖 7所示，多個(gè)第一槽部Tl以2.5|im的間距平行排列。對(duì)于絕緣膜14b 來說，與第一槽部Tl的尺寸相比，具有較小的膜厚尺寸。絕緣膜14b 的膜厚例如從數(shù)十至200nm。
此外，由于在相鄰的溝槽型內(nèi)置柵極電阻4t之間沒有復(fù)雜的結(jié)構(gòu)， 所以，溝槽型內(nèi)置柵極電阻4t用的溝槽(第一槽部T1)的間距能夠小 于柵電極13用的溝槽(第二槽部T2)的間距。即，第一槽部Tl的間 距也能夠?yàn)槔?.5)Lim左右的較窄的間距。
溝槽型內(nèi)置柵極電阻4t由用作電阻體的材料構(gòu)成，例如，由被摻雜 為lxlO，cn^以上的高濃度的n型多晶硅構(gòu)成。溝槽型內(nèi)置柵極電阻4t 例如具有與柵電極13的寬度尺寸Wl (圖6)相同的寬度尺寸，具有對(duì) 沿著長(zhǎng)度方向(圖6的橫向)流過的電流提供電阻的功能。溝槽型內(nèi)置 柵極電阻4t的深度尺寸(圖1A和圖IB的縱向尺寸)例如為5~20pm。
溝槽型內(nèi)置柵極電阻4t的電阻值是依賴于埋入有溝槽型內(nèi)置柵極 電阻4t的溝槽的尺寸或所埋入的n型多晶硅的摻雜質(zhì)濃度的值。對(duì)于該 電阻值來說，溝槽型內(nèi)置柵極電阻4t的每lmm長(zhǎng)度例如為數(shù)百n至數(shù) kQ。
另外， 一個(gè)溝槽型內(nèi)置柵極電阻4t具有能夠流過數(shù)十至數(shù)百mA電 流的可靠性。 一個(gè)溝槽型內(nèi)置柵極電阻4t例如平均每1 mm長(zhǎng)度具有1 kQ 的電阻，具有能夠流過最大200mA電流的可靠性。為了得到流過最大 5A電流的的電阻，并聯(lián)連接25個(gè)長(zhǎng)度為200jtim的溝槽型內(nèi)置柵極 電阻4t即可。
參照?qǐng)D1A和圖1B，對(duì)于以埋入在笫一槽部T1中的方式形成的溝 槽型內(nèi)置柵極電阻4t來說，在第一槽部T1的開口側(cè)，被層間絕緣膜ll 覆蓋。在層間絕緣膜11上形成有柵極焊盤側(cè)接觸孔9a以及主布線側(cè)接 觸孔9b。
在柵極焊盤側(cè)接觸孔9a中，柵極焊盤金屬層10a隔著多晶硅層12a 與溝槽型內(nèi)置柵才及電阻4t相連接。在主布線側(cè)接觸孔9b中，主布線金屬層10b隔著多晶硅層12b與溝槽型內(nèi)置柵極電阻4t相連接。
參照?qǐng)D1A以及圖3,柵極焊盤金屬層10a的上表面?zhèn)染哂凶鳛闁艠O 焊盤1的功能。即，柵極焊盤金屬層10a的上表面?zhèn)饶軌蛲ㄟ^引線接合 等連接來自外部的布線。主布線金屬層10b與多晶硅層12b—起構(gòu)成柵 極主布線5。
參照?qǐng)D1A,在形成有IGBT元件EL的區(qū)域，IGBT芯片具有半導(dǎo) 體襯底101、柵極絕緣膜14a、柵電極13、多晶硅層12b、層間絕緣膜 11和發(fā)射極焊盤18。
參照?qǐng)D2, IGBT元件EL在形成有發(fā)射極焊盤18的區(qū)域具有由例 如數(shù)百至數(shù)萬個(gè)單元構(gòu)成的結(jié)構(gòu)。IGBT元件EL在各單元中具有柵電極 13。
參照?qǐng)D1A、圖1C和圖7,半導(dǎo)體襯底101具有n型發(fā)射極區(qū)域15、 高濃度p型區(qū)域16、 p型溝道區(qū)域17、低濃度n型漂移區(qū)域8、 n型緩 沖區(qū)域20、 p型集電極區(qū)域19。
外，半導(dǎo)體襯底101具有內(nèi)表面被柵極絕緣膜14a覆蓋的第二槽 部T2。即，第二槽部T2的底面和側(cè)面被柵極絕緣膜14a覆蓋。利用該 柵極絕緣膜14a將在第二槽部T2中所設(shè)置的柵電極13和半導(dǎo)體襯底 101電絕緣。
T2的尺寸以如下方式形成例如，深度尺寸(圖1A的縱向尺寸) 約為l(Him,寬度尺寸(圖1C的橫向尺寸)為1.2pm,如圖7所示，多 個(gè)第二槽部T2以5.0pm的間距平行排列。柵極絕緣膜14a與第二槽部 T2的尺寸相比，具有較小的膜厚尺寸。柵極絕緣膜14a的膜厚例如從數(shù) 十至200nm。柵電極13由被摻雜為例如lxl019/cm3以上的高濃度的n 型多晶硅形成。
參照?qǐng)D1A、圖1C以及圖5，多晶硅層12b與柵電極13接觸。由此， 柵電極13與柵極主布線5相連接。
參照?qǐng)D1A、圖1C，對(duì)于以埋入在第二槽部T2中的方式形成的柵 電極13來說，在第二槽部T2的開口側(cè)，^皮層間絕緣膜11覆蓋。
參照?qǐng)D3和圖4，在層間絕緣膜11上形成有發(fā)射極用接觸孔9d。 發(fā)射極焊盤(發(fā)射電極)18經(jīng)由發(fā)射極用接觸孔9d而與n型發(fā)射極區(qū) 域15、高濃度p型區(qū)域16和p型溝道區(qū)域17相連接。
在上述的結(jié)構(gòu)中，優(yōu)選如圖1A所示那樣，柵極焊盤側(cè)接觸孔9a以具有與溝槽型內(nèi)置柵極電阻4t的第 一槽部Tl的開口側(cè)的面重復(fù)的區(qū)域 的方式形成。即，層間絕緣膜11具有作為柵極焊盤側(cè)接觸孔9a的 一部 分的、溝槽型內(nèi)置柵極電阻4t的第一槽部Tl的開口側(cè)的柵極焊盤側(cè)接 觸孔9aD。
另外，主布線側(cè)接觸孔9b以具有與溝槽型內(nèi)置柵極電阻4t的第一 槽部Tl的開口側(cè)的面重復(fù)的區(qū)域的方式形成。即，層間絕緣膜ll具有 作為主布線側(cè)接觸孔9b的一部分的、溝槽型內(nèi)置柵極電阻4t的第一槽 部T1的開口側(cè)的主布線側(cè)接觸孔9bD。
另外，如圖1A和圖2所示，柵極焊盤1和柵極主布線5被層間絕 緣膜11隔離，柵極焊盤1和柵電極13之間的電流路徑實(shí)質(zhì)上僅是經(jīng)由 溝槽型內(nèi)置柵極電阻4t的電流路徑。在這里，實(shí)質(zhì)上的電流^各徑是不包 括由寄生電容或寄生電感引起的電流路徑或在絕緣體中流過的微小電 流的^各徑的電流^各徑。
另外，如圖1A~圖1C和圖7所示，半導(dǎo)體襯底101包括與絕緣膜 14b接觸且具有與IGBT元件EL的低濃度n型漂移區(qū)域8相反的導(dǎo)電型 的p型區(qū)域21。進(jìn)而，優(yōu)選用于使p型區(qū)域21為與低濃度n型漂移區(qū) 域8相反的導(dǎo)電型的雜質(zhì)濃度比用于使IGBT元件EL的p型溝道區(qū)域 17為與低濃度n型漂移區(qū)域8相反的導(dǎo)電型的雜質(zhì)濃度高。
另外，以在p型區(qū)域21不形成反轉(zhuǎn)層的方式來控制p型區(qū)域21的 電位。為了進(jìn)行該控制，例如，將p型區(qū)域21與IGBT元件EL的n型 發(fā)射極區(qū)域15電連接。
然后，對(duì)本實(shí)施方式的IGBT芯片的使用方法進(jìn)行說明。
參照?qǐng)D8和圖9， IGBT芯片的電路100例如組裝在印刷電路板的電 路200中來使用。印刷電路板具有外部發(fā)射極焊盤3e、外部柵極焊盤 3g和外部集電極焊盤3c。外部發(fā)射極焊盤3e、外部柵極焊盤3g和外部 集電極焊盤3c由例如鋁合金等低電阻的導(dǎo)電體材料構(gòu)成。
IGBT芯片的柵極焊盤1和印刷電路板的外部柵極焊盤3g利用由鋁 或金等構(gòu)成的引線2a連接。另夕卜，IGBT芯片的n型發(fā)射極區(qū)域15 (圖 1C)以及p型集電極區(qū)域19 (圖1A)分別與外部發(fā)射極焊盤3e以及外 部集電極焊盤3c電連接。從外部對(duì)外部柵極焊盤3g施加電位Vg。
此外，圖8中的電容器符號(hào)和線圈符號(hào)分別表示IGBT芯片中的寄 生電容和寄生電感。另外，圖中的箭頭表示來自IGBT元件EL的集電極以及發(fā)射極的輸出通過寄生容量以及寄生電感反饋到柵電極的路徑。
此外，本實(shí)施方式的半導(dǎo)體裝置能夠通過后述的實(shí)施方式2中的半 導(dǎo)體裝置的制造方法的 一部分被簡(jiǎn)化后的方法進(jìn)行制造。
接著，對(duì)本實(shí)施方式中的溝槽型內(nèi)置柵極電阻4t的結(jié)構(gòu)的變形例進(jìn)
4亍說明。
參照?qǐng)D10,溝槽型內(nèi)置柵極電阻4t在與柵極焊盤側(cè)接觸孔9a相面 對(duì)的部分，包括具有比寬度尺寸Wl寬的寬度尺寸WE1的部分，該寬 度尺寸Wl等于與層間絕緣膜11相面對(duì)的部分中的最小寬度。溝槽型 內(nèi)置柵極電阻4t在與主布線側(cè)接觸孔9b相面對(duì)的部分，包括具有比寬 度尺寸Wl寬的寬度尺寸WE1的部分，該寬度尺寸Wl是與層間絕緣膜 11相面對(duì)的部分中的最小寬度。
本變形例中的溝槽型內(nèi)置柵極電阻41的形狀并不限于圖10示出的 形狀，也可以是例如圖11 ~圖15示出的形狀。此外，在圖11 ~圖15 中，示出溝槽型內(nèi)置柵極電阻4t的與柵極焊盤側(cè)接觸孔9a相面對(duì)的部 分的附近，但是，與主布線側(cè)接觸孔9b相面對(duì)的部分也能夠?yàn)橥瑯拥?結(jié)構(gòu)。
接著，對(duì)第一比較例進(jìn)行說明。
首先，對(duì)比較例中的半導(dǎo)體裝置的結(jié)構(gòu)進(jìn)行說明。參照?qǐng)D16,作為 本比較例的半導(dǎo)體裝置的IGBT芯片具有相互形成為 一體的柵極焊盤1C 以及柵極主布線5。由于柵極焊盤1C和柵極主布線5是一體，所以，在 兩者之間不存在作為4冊(cè)極電阻的電阻元件。
參照?qǐng)D17,作為與IGBT芯片不同的部件，準(zhǔn)備外置柵極電阻4e, 并連接到外部柵極焊盤3g。為了控制柵電極的電位，從外部經(jīng)由外置柵 極電阻4e施加電位Vg。
參照?qǐng)D18，電容器符號(hào)以及線圈符號(hào)分別表示IGBT芯片的電路 100C中的寄生電容以及寄生電感。另外，圖中的箭頭表示來自IGBT元 件EL的集電極以及發(fā)射極的輸出通過寄生容量以及寄生電感反饋到柵 電極的路徑。
外置柵極電阻4e沒有設(shè)置在IGBT元件EL的柵電極和外部柵極焊 盤3g之間。即，在來自IGBT元件EL的集電極以及發(fā)射極的輸出反々資 到柵電才及的路徑上，不存在外置柵才及電阻4e。
因此，若外部柵極焊盤3g的電位因來自外部的噪聲而變動(dòng)，則該電位變動(dòng)通過寄生電感而直接傳遞到IGBT元件EL的柵電極。其結(jié)果 是，柵電極容易受到噪聲的影響。
另外，上述變動(dòng)將IGBT元件EL作為放大器，在通過圖中箭頭示 出的i 各徑反饋到IGBT元件EL的柵電極時(shí)，以下面的公式表示的Q值 變大。
公式1
因此，柵極發(fā)射極間電壓Vge、集電極發(fā)射極間電壓Vce、集電極
電流Ic等中容易發(fā)生振蕩。此外，在上述公式中，L表示寄生電感，C 表示寄生電容，R表示柵極電阻。 然后，對(duì)第二比較例進(jìn)行說明。
參照?qǐng)D19和圖20，作為本比較例的半導(dǎo)體裝置的IGBT芯片，在 柵極焊盤1和柵極主布線5之間具有平面型內(nèi)置柵極電阻4p,作為柵極 電阻。平面型內(nèi)置柵極電阻4p是設(shè)置在場(chǎng)氧化膜7上并具有與半導(dǎo)體 襯底101的襯底面平行的面的平面型電阻元件。平面型內(nèi)置柵極電阻4p 是對(duì)例如膜厚為數(shù)百nm左右的多晶硅膜進(jìn)行構(gòu)圖而形成的。
例如，在向數(shù)百至數(shù)萬個(gè)IGBT元件EL的柵電極13供給電流的情 況下，平面型內(nèi)置柵極電阻4p需要具有耐受大電流的可靠性。因此， 將針對(duì)電流路徑的剖面積變大，以便電流密度不過度地變高。為了增大 剖面積，需要增大平面型內(nèi)置柵極電阻4p的膜厚尺寸(圖20中的縱向 尺寸)或者增大寬度尺寸(圖19中的縱向尺寸)。
為了增大膜厚尺寸，膜形成所需的工藝時(shí)間變長(zhǎng)。例如，要堆積通 常所使用的平面型內(nèi)置柵極電阻4p的厚度即數(shù)百nm厚度的多晶硅，需 要數(shù)小時(shí)。在該膜厚增大到數(shù)pm的情況下，堆積時(shí)間變?yōu)閿?shù)十小時(shí)， 制造成本增大。另外，多晶硅膜變厚，由此，在構(gòu)圖中的照相制版時(shí)確
保焦點(diǎn)深度或者除去刻蝕時(shí)臺(tái)階部分的殘?jiān)兊美щy。
當(dāng)平面型內(nèi)置柵極電阻4p的寬度尺寸變大時(shí)，在半導(dǎo)體村底101
的襯底面，平面型內(nèi)置柵極電阻4p占據(jù)的面積增大，不適合半導(dǎo)體裝
置小型化的要求。
參照?qǐng)D20,在平面型內(nèi)置柵極電阻4p之下設(shè)置的場(chǎng)氧化膜7通常具有約lpm或其以上的厚度。另外，由于場(chǎng)氧化膜7是氧化膜，所以， 熱導(dǎo)率較小。即，在平面型內(nèi)置柵極電阻4p之下較厚地形成有熱導(dǎo)率 較小的膜。因此，妨礙平面型內(nèi)置柵極電阻4p的放熱，產(chǎn)生平面型內(nèi) 置柵極電阻4p的溫度上升，容易發(fā)生由溫度依賴性導(dǎo)致的電阻值的變化。
根據(jù)本實(shí)施方式，IGBT元件EL的柵電極13電連接到溝槽型內(nèi)置 柵極電阻4t。由此，溝槽型內(nèi)置柵極電阻4t能夠起到柵電極13的柵極 電阻的功能。
另外，如圖1A和圖1B所示，溝槽型內(nèi)置柵極電阻4t設(shè)置在第一 槽部T1中。因此，能夠通過增大第一槽部T1的深度尺寸，而使溝槽型 內(nèi)置柵極電阻4t的深度方向的尺寸增大。因此，能夠較小地保持半導(dǎo)體 襯底101的襯底面的溝槽型內(nèi)置柵極電阻4t的平面積(圖6中的面積)， 降低溝槽型內(nèi)置柵極電阻4t的電流密度，并提高溝槽型內(nèi)置柵極電阻 4t的可靠性。
另外，如圖8所示，柵極焊盤1通過溝槽型內(nèi)置柵極電阻4t而與柵 電極13相連接。因此，對(duì)于由施加在柵極焊盤1或與柵極焊盤1連接 的外部柵極焊盤3g上的噪聲引起的電位變化來說，在傳遞到柵電極13 上時(shí)，^皮溝槽型內(nèi)置柵極電阻4t抑制。
另外，優(yōu)選柵極焊盤1和柵電極13之間的電流路徑實(shí)質(zhì)上僅是經(jīng) 由溝槽型內(nèi)置柵極電阻4t的電流路徑。因此，不存在使溝槽型內(nèi)置柵極 電阻4t旁路的電流路徑，能夠防止因該旁路的電流路徑而實(shí)質(zhì)上的柵極 電阻下降、或者在IGBT芯片中發(fā)生故障。
另外，如圖1A所示，對(duì)于層間絕緣膜ll來說，在溝槽型內(nèi)置柵極 電阻4t的第一槽部Tl的開口側(cè)，具有柵極焊盤側(cè)接觸孔9aD。因此， 能夠較寬地確保柵極焊盤1和溝槽型內(nèi)置柵極電阻4t之間的電氣路徑， 防止由電流集中導(dǎo)致的可靠性惡化。
另外，如圖1A所示，對(duì)于層間絕緣膜ll來說，在溝槽型內(nèi)置柵極 電阻4t的第一槽部Tl的開口側(cè)，具有第一槽部T1的開口側(cè)的主布線 側(cè)接觸孔9bD。因此，能夠4交寬地確保柵極主布線5和溝槽型內(nèi)置柵極 電阻4t之間的電氣路徑，防止由電流集中導(dǎo)致的可靠性惡化。
另外，如圖1A和圖1C所示，由于柵電極13設(shè)置在第二槽部T2 內(nèi)，所以，能夠使柵電極13的結(jié)構(gòu)為溝槽柵極結(jié)構(gòu)。由于該第二槽部T2能夠與第一槽部T1同時(shí)形成，所以，能夠抑制用于形成溝槽柵極的 工藝成本。
另外，如圖1A和圖1B所示，半導(dǎo)體襯底101包括p型區(qū)域21， 該p型區(qū)域21與絕緣膜14b接觸并具有與IGBT元件EL的低濃度n型 漂移區(qū)域相反的導(dǎo)電型。由此，能夠防止IGBT元件EL的集電極和發(fā) 射極之間的耐壓惡化。
另外，優(yōu)選用于使p型區(qū)域21為與低濃度n型漂移區(qū)域8相反的 導(dǎo)電型的雜質(zhì)濃度比用于使IGBT元件EL的p型溝道區(qū)域17為與低濃 度n型漂移區(qū)域8相反的導(dǎo)電型的雜質(zhì)濃度高。由此，能夠不使p型區(qū) 域21反轉(zhuǎn)為n型地使p型溝道區(qū)域17反轉(zhuǎn)為n型。此外，與如上述第 二比較例那樣在柵極電阻和p型區(qū)域21之間具有約1 pm至2pm比較厚 的場(chǎng)氧化膜7的情況相比，如本實(shí)施方式那樣，在僅具有數(shù)十至200iim 左右的薄的絕緣膜14b的情況下，比較容易地引起p型區(qū)域21的導(dǎo)電 型的反轉(zhuǎn)。因此，通過上述的雜質(zhì)濃度的設(shè)定，能夠得到顯著的效果。
另夕卜，控制p型區(qū)域21的電位，以便不在p型區(qū)域21形成反轉(zhuǎn)層。 為了進(jìn)行該控制，將例如p型區(qū)域21與IGBT元件EL的n型發(fā)射才及區(qū) 域15電連接。由此，能夠防止IGBT元件EL的集電極和發(fā)射極之間的
耐壓惡4b。
實(shí)施方式2
首先，對(duì)作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D21 ~圖24，本實(shí)施方式的IGBT芯片具有金屬部22。金屬 部22包括埋入到第一槽部Tl中的金屬部22bl、 22b2和埋入到第二槽 部T2中的金屬部22a。金屬部22的材料具有比高濃度n型多晶硅等半 導(dǎo)體材料低的電阻率。作為金屬部22的材料，能夠使用例如鎢、鈦、 鉑、銅等高熔點(diǎn)金屬。
參照?qǐng)D24,柵電極13具有多晶硅層12g和埋入在該多晶硅層12g 中的金屬部22a。
參照?qǐng)D22和圖23,對(duì)于溝槽型內(nèi)置柵極電阻4t來說，在與柵極焊 盤側(cè)接觸孔9aD相面對(duì)的部分具有所埋入的金屬部22bl。另外，溝槽 型內(nèi)置4冊(cè)才及電阻4t在與主布線側(cè)接觸孔9bD相面對(duì)的部分具有所埋入 的金屬部22b2。溝槽型內(nèi)置柵極電阻4t的所埋入的金屬部22bl、 22b2以外的部分 由多晶硅層12r形成。所埋入的金屬部22M、 22b2相互通過多晶硅層 12r而電連4妻。
主要參照?qǐng)D21,在以圖中虛線示出的柵極焊盤側(cè)接觸孔9a和主布 線側(cè)接觸孔9b之間，在溝槽型內(nèi)置柵極電阻4t上設(shè)置有層間絕緣膜11 (圖23和圖24)。溝槽型內(nèi)置柵極電阻4t與該層間絕緣膜11相面對(duì) 的部分的溝槽型內(nèi)置柵極電阻4t的最小寬度為寬度尺寸W2。此外，圖 21例示了溝槽型內(nèi)置柵極電阻4t與層間絕緣膜11相面對(duì)的部分的溝槽 型內(nèi)置柵極電阻4t的寬度恒定為寬度尺寸W2的情況。
另外，溝槽型內(nèi)置柵極電阻4t在與柵極焊盤側(cè)接觸孔9a相面對(duì)的 部分，包括具有比寬度尺寸W2寬的寬度尺寸WE1的部分。該具有較 寬的寬度尺寸WE1的部分具有比寬度尺寸W2大的長(zhǎng)度尺寸WE2。
參照?qǐng)D22，上述的具有寬度尺寸W2的部分位于層間絕緣膜11之 下，并由多晶硅層12r形成。另夕卜，上述具有寬度尺寸WE1的部分包括 電阻率比多晶硅層12r低的金屬部22bl。
溝槽型內(nèi)置柵極電阻4t在與主布線側(cè)接觸孔9b相面對(duì)的部分，包 括具有比寬度尺寸W2寬的寬度尺寸WE1的部分。該具有較寬的寬度 尺寸WE1的部分具有比寬度尺寸W2大的長(zhǎng)度尺寸WE2。
參照?qǐng)D23，具有上述寬度尺寸WE1的部分包括電阻率比多晶硅層 12r低的金屬部22b2。
參照?qǐng)D21,柵電極13具有作為最大寬度(圖中縱向的尺寸)的寬 度尺寸W1。該寬度尺寸Wl大于上述寬度尺寸W2。此外，圖21例示 出柵電極13的寬度恒定為寬度尺寸Wl的情況。
參照?qǐng)D24,對(duì)于上述柵電極13具有上述寬度尺寸Wl的部分來說， 包括電阻率比多晶硅層12g低的金屬部22a。
此外，對(duì)于上述以外的結(jié)構(gòu)，由于與上述的實(shí)施方式1的結(jié)構(gòu)大致 相同，所以，對(duì)于相同或?qū)?yīng)的要素，標(biāo)上相同的附圖標(biāo)記，并省略其 說明。
接著，對(duì)本實(shí)施方式的溝槽型內(nèi)置柵極電阻4t的結(jié)構(gòu)的變形例進(jìn)行 說明。
圖25以及圖26分別是概略地表示本發(fā)明實(shí)施方式2的半導(dǎo)體裝置 的第 一 以及第二變形例各自中的埋入有金屬部的電阻元件的結(jié)構(gòu)的部分平面圖。此外，在圖中以虛線表示電阻元件相對(duì)場(chǎng)氧化膜、柵極焊盤 側(cè)接觸孔和層間絕緣膜的大致位置關(guān)系。
參照?qǐng)D25，在第一變形例中，溝槽型內(nèi)置柵極電阻4t在與柵極焊 盤側(cè)接觸孔9a相面對(duì)的部分具有比寬度尺寸W2大的寬度尺寸WE1的 部分。另外，寬度尺寸WE1的部分具有比寬度尺寸W2大的長(zhǎng)度尺寸 WE2的部分。溝槽型內(nèi)置柵極電阻4t的寬度尺寸WE1的部分具有所埋 入的金屬部22bl。
參照?qǐng)D26,在第二變形例中，溝槽型內(nèi)置柵極電阻4t在與柵極焊 盤側(cè)接觸孔9a相面對(duì)的部分具有多個(gè)比寬度尺寸W2寬的寬度尺寸 WE1的部分。另外，寬度尺寸WE1的部分分別具有比寬度尺寸W2大 的長(zhǎng)度尺寸WE2的部分。溝槽型內(nèi)置柵極電阻4t的寬度尺寸WE1的部 分分別具有所埋入的金屬部22bl。
此外，在上述第一以及第二變形例中，對(duì)在與柵極焊盤側(cè)接觸孔9a 相面對(duì)的部分埋入金屬部22的一部分的結(jié)構(gòu)進(jìn)行了說明，但是，對(duì)于 與主布線側(cè)接觸孔9b相面對(duì)的部分也能夠作成同樣的結(jié)構(gòu)。
然后，對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
參照?qǐng)D27A和圖27B，在半導(dǎo)體襯底101上堆積有由硅氧化膜等構(gòu) 成的層間絕緣膜lla。此外，層間絕緣膜lla是成為層間絕緣膜11的一 部分的膜。
接著，通過照相制版法進(jìn)行層間絕緣膜lla的構(gòu)圖。將該構(gòu)圖后的 層間絕緣膜lla作為掩模，進(jìn)行半導(dǎo)體襯底101的刻蝕。由此，形成笫 一槽部Tl和第二槽部T2。在該第一槽部Tl和第二槽部T2各自的內(nèi)表 面，利用氧化或堆積等，分別形成絕緣膜14b以及柵極絕緣膜14a。
由此，形成了具有寬度尺寸W2的、被絕緣膜14b覆蓋的第一槽部 Tl。另外，形成了具有寬度尺寸Wl的、被柵極絕緣膜14a覆蓋的第二 槽部T2。
主要參照?qǐng)D28A和圖28B，在半導(dǎo)體襯底101上堆積有摻雜了高濃 度雜質(zhì)的多晶硅層12。通過該堆積，如圖28A所示那樣，第一槽部T1 的寬度尺寸W2 (圖27A)的部分被完全填埋。另外，第一槽部T1的寬 度尺寸為WE1的部分(圖22的與柵極焊盤側(cè)接觸孔9aD相面對(duì)的部分) 僅被填埋一部分。另外，如圖28B所示，第二槽部T2僅被填埋一部分。
參照?qǐng)D29A和圖29B,在半導(dǎo)體襯底101上，由高熔點(diǎn)金屬等構(gòu)成的金屬部22堆積在多晶硅層12上。由此，在第一槽部Tl的寬度尺寸 為WE1的部分(圖22的與柵極焊盤側(cè)接觸孔9aD相面對(duì)的部分)，一 部分殘存的槽完全被填埋。另外，如圖29B所示，第二槽部T2完全被 填埋。
接著，依次刻蝕金屬部22和多晶硅層12。
參照?qǐng)D30A和圖30B，通過上述刻蝕，使層間絕緣膜lla露出。
參照?qǐng)D31A和圖31B,在半導(dǎo)體襯底101上形成有層間絕緣膜llb。 作為形成方法，4吏用如下方法堆積例如BPSG ( Boro-Phospho Silicate Glass)膜，施加熱處理，從而將絕緣膜的表面平坦化。此外，層間絕緣 膜llb是成為層間絕緣膜11的一部分的膜。
主要參照?qǐng)D32A和圖32B,選擇性地除去層間絕緣膜lla、層間絕 緣膜lib,從而形成發(fā)射極用接觸孔9d、柵極焊盤側(cè)接觸孔9a (圖21 ) 以及主布線側(cè)接觸孔9b (圖21 )。
接著，堆積由如鋁或其化合物這樣的電極材料構(gòu)成的金屬膜，并對(duì) 該堆積的金屬膜進(jìn)行構(gòu)圖。由此，形成發(fā)射極焊盤18、柵極焊盤金屬層 10a (圖22 )以及主布線金屬層10b (圖23和圖24 )。
如上所述，形成作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片。
此外，在半導(dǎo)體襯底101上形成n型發(fā)射極區(qū)域15、高濃度p型區(qū) 域16、 p型溝道區(qū)域17等的步驟也能夠在第一槽部Tl以及第二槽部 T2的形成步驟的之前或之后形成。
接著，對(duì)第三比較例中的半導(dǎo)體裝置的制造方法進(jìn)行說明。此外， 本比較例是在第二比較例的結(jié)構(gòu)上附加了金屬部22的結(jié)構(gòu)。
主要參照?qǐng)D33A和圖33B,進(jìn)行與本實(shí)施方式的至圖29A和圖29B 的步驟類似的步驟，但是，與本實(shí)施方式的不同點(diǎn)在于，不進(jìn)行第一槽 部T1的形成。其結(jié)果是，如圖33A所示，取代本實(shí)施方式的溝槽型內(nèi) 置柵極電阻4t,沿著半導(dǎo)體襯底101的平坦的襯底面形成平面型內(nèi)置柵 才及電阻4p。
參照?qǐng)D34A和圖34B,在半導(dǎo)體襯底101上涂敷光致抗蝕31a。接 著，如圖34A所示，通過照相制版法對(duì)光致抗蝕31a進(jìn)行構(gòu)圖。由此， 在平面型內(nèi)置柵極電阻4p上，使金屬部22的一部分露出。
參照?qǐng)D35A和圖35B,金屬部22中未^L光致抗蝕31a覆蓋的部分 被刻蝕。由此，如圖35A所示，金屬部22被分離為多個(gè)區(qū)域。然后，
22除去光致抗蝕31a。
主要參照?qǐng)D36A和圖36B,在半導(dǎo)體襯底101上涂敷光致抗蝕31b。 接著，通過照相制版法對(duì)光致抗蝕31b進(jìn)行構(gòu)圖，使得光致抗蝕31b覆 蓋形成有平面型內(nèi)置柵極電阻4p的區(qū)域且使柵電極13附近露出。在未 被光致抗蝕31b覆蓋的區(qū)域，依次刻蝕金屬部22、多晶硅層12(圖35B), 以使層間絕緣膜lla露出。然后，除去光致抗蝕劑31b。
參照?qǐng)D37A和圖37B，在半導(dǎo)體襯底101上形成層間絕緣膜llb。 作為形成方法，采用如下方法堆積例如BPSG ( Boro-Phospho Silicate Glass)膜，施加熱處理，從而將絕緣膜的表面平坦化。
參照?qǐng)D38A和圖38B，選擇性地刻蝕層間絕緣膜lla、 llb。由此， 形成發(fā)射極用接觸孔9d等接觸孔。接著，形成發(fā)射極焊盤18、柵極焊 盤金屬層10a以及主布線金屬層10b。
如上所述，形成本比較例的半導(dǎo)體裝置。在本比較例的半導(dǎo)體的制 造方法中，需要圖34A以及34B至圖35A以及圖35B的、使用由光致 抗蝕31a形成的掩模來部分刻蝕金屬部22的步驟，制造步驟變得復(fù)雜。
另外，在進(jìn)行除去該金屬部22用的刻蝕時(shí)，因過刻蝕的偏差而產(chǎn) 生平面型內(nèi)置柵極電阻4p的膜厚偏差。其結(jié)果是，在平面型內(nèi)置柵極 電阻4 p的作為柵極電阻的電阻值中產(chǎn)生偏差。
根據(jù)本實(shí)施方式，如圖22所示，溝槽型內(nèi)置柵極電阻4t的具有寬 度尺寸WE1 (圖21)的部分，在溝槽型內(nèi)置柵極電阻4t與柵極焊盤側(cè) 接觸孔9aD相面對(duì)的部分，除了包括多晶硅層12r，還包括金屬部22bl。 該金屬部22bl是電阻率比多晶硅層12r的電阻率低的部分。因而，在柵 極焊盤1和溝槽型內(nèi)置柵極電阻4t之間的電流的局部集中被緩和，IGBT 芯片的可靠性變高。
另外，如圖23所示，溝槽型內(nèi)置柵極電阻4t的具有寬度尺寸WE1 (圖21)的部分，在溝槽型內(nèi)置柵極電阻4t與主布線側(cè)接觸孔9bD相 面對(duì)的部分，除包括多晶硅層12r,還包括金屬部22b2。該金屬部22b2 具有比多晶石圭層12r的電阻率^氐的電阻率。因而，在4冊(cè)才及主布線5和溝 槽型內(nèi)置柵極電阻4t之間的電流的局部集中被緩和，IGBT芯片的可靠 性變高。
另外，如圖21所示，柵電極13的寬度尺寸Wl比溝槽型內(nèi)置柵極 電阻4t的寬度尺寸W2大。即，如圖27A和圖27B所示，相比用于形成溝槽型內(nèi)置柵極電阻4t的寬度尺寸W2的槽，用于形成柵電極13的 寬度尺寸Wl的槽的寬度較大。因而，能夠處于如下狀態(tài)該寬度尺寸 W2的槽整體被多晶硅層12填埋，同時(shí)，寬度尺寸Wl未被完全填埋。 因而，如圖30所示，在該未被填埋的部分能夠埋入金屬部22a。
如上所述，寬度尺寸W2的槽整體被電阻率比較高的多晶硅層12 填埋，從而得到電阻值充分高的溝槽型內(nèi)置柵極電阻4t。
同時(shí)，柵電極13包括電阻率比多晶硅層12低的金屬部22a,從而 能夠抑制柵電極13的電阻。因而，能夠抑制柵電極13內(nèi)的柵極電位的 傳輸延遲的偏差。因而，抑制IGBT元件EL的開關(guān)動(dòng)作中的導(dǎo)通區(qū)域 和截止區(qū)域共存的時(shí)間。因而，能夠縮短在IGBT元件EL的集電^l和 發(fā)射極之間流過的電流集中到一部分導(dǎo)通區(qū)域的時(shí)間。因而，由于抑制 一部分導(dǎo)通區(qū)域的局部發(fā)熱，所以，能夠提高IGBT芯片的可靠性。
實(shí)施方式3
首先，對(duì)作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D39,對(duì)于本實(shí)施方式的半導(dǎo)體裝置的電阻元件、即溝槽型內(nèi) 置柵極電阻4t來說，作為主要部分，具有半導(dǎo)體區(qū)域即n型低濃度多晶 硅層23a。另外，溝槽型內(nèi)置柵極電阻4t具有設(shè)置在與柵極焊盤側(cè)接觸 孔9a以及主布線側(cè)接觸孔9b相接觸的部分上的n型高濃度多晶硅層 24a。
本實(shí)施方式與實(shí)施方式1以及實(shí)施方式2示出的半導(dǎo)體裝置的不同' 點(diǎn)在于，埋入在溝槽型內(nèi)置柵極電阻4t中的物質(zhì)的主要部分與實(shí)施方式 l以及實(shí)施方式2相比，是濃度較低的多晶硅層，調(diào)整溝槽型內(nèi)置柵極 電阻4t和與其接觸的p型區(qū)域21的電位差，從而n型低濃度多晶硅層 23a能夠獲取積累狀態(tài)、耗盡狀態(tài)以及反轉(zhuǎn)狀態(tài)中至少兩個(gè)狀態(tài)。
此外，對(duì)于上述以外的結(jié)構(gòu)，與上述的實(shí)施方式1的結(jié)構(gòu)大致相同， 所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置的電阻元件的動(dòng)作進(jìn)行說明。參 照?qǐng)D43 ~圖45, V23H、 V23L分別表示n型低濃度多晶硅層23a的電流路 徑兩端的電位。另外，V^是半導(dǎo)體襯底101的絕緣膜14b側(cè)的電位， 在半導(dǎo)體襯底101具有p型區(qū)域21的情況下，表示p型區(qū)域21的電位。
參照?qǐng)D43,在施加Vu以滿足V^〉V23L〉 〉V23H的情況下，n型低濃度多晶硅層23a成為積累狀態(tài)。即，在n型低濃度多晶硅層23a的絕 緣膜14b側(cè)的面形成有電子的積累層32a。在該情況下，由于n型低濃 度多晶硅層23a整體分布著作為載流子的電子，所以，n型低濃度多晶 硅層23a整體能夠成為溝槽型內(nèi)置柵極電阻4t的電流路徑。
參照?qǐng)D44,在施加V^以滿足0〉 (V21-V23L) 〉 (V23L處的Vth) 的情況下，n型低濃度多晶硅層23a成為耗盡狀態(tài)。即，在n型低濃度 多晶硅層23a的絕緣膜14b側(cè)的面，形成有耗盡層32d。在該情況下， 由于耗盡層32d的部分不成為溝槽型內(nèi)置柵極電阻4t中的電流路徑，所 以，溝槽型內(nèi)置柵極電阻4t的電阻值增大。此外，在上式中，V也是達(dá) 到n型低濃度多晶硅層23a是否能夠流過電流的閾值的電位。
參照?qǐng)D45,在施加Vu以滿足O〉 (V23H處的Vth) 〉 (V21-V23H) 的情況下，n型低濃度多晶硅層23a變?yōu)榉崔D(zhuǎn)狀態(tài)。即，在n型低濃度 多晶硅層23a的絕緣膜14b側(cè)的面，形成有耗盡層32d和反轉(zhuǎn)層32i。 在該情況下，耗盡層32d的部分不成為溝槽型內(nèi)置柵極電阻4t中的電流 路徑。另外，反轉(zhuǎn)層32i的部分被耗盡層32d從溝槽型內(nèi)置柵極電阻4t 的電流路徑分離。因而，溝槽型內(nèi)置柵極電阻4t的電阻值進(jìn)一步增大。
參照?qǐng)D40,對(duì)于本實(shí)施方式的第 一變形例的半導(dǎo)體裝置的電阻元件 即溝槽型內(nèi)置柵極電阻4t來說，作為與本實(shí)施方式的不同點(diǎn)，還具有在 與柵極焊盤側(cè)接觸孔9a以及主布線側(cè)接觸孔9b相接觸的部分所設(shè)置的 p型高濃度多晶硅層24b。
參照?qǐng)D41,對(duì)于本實(shí)施方式的第二變形例的半導(dǎo)體裝置的電阻元件 即溝槽型內(nèi)置柵極電阻4t來說，作為主要部分，具有半導(dǎo)體區(qū)域即p 型低濃度多晶硅層23b。另外，溝槽型內(nèi)置柵極電阻4t具有在與柵極焊 盤側(cè)接觸孔9a以及主布線側(cè)接觸孔9b相接觸的部分所設(shè)置的p型高濃 度多晶硅層24b。
參照?qǐng)D42,對(duì)于本實(shí)施方式的第三變形例的半導(dǎo)體裝置的電阻元件 即溝槽型內(nèi)置柵極電阻4t來說，作為與本實(shí)施方式的第二變形例的不同 點(diǎn)，還具有在與柵極焊盤側(cè)接觸孔9a以及主布線側(cè)接觸孔9b相接觸的 部分所設(shè)置的n型高濃度多晶硅層24a。
此外，在因得到所希望的柵極延遲的目的而使耗盡狀態(tài)的柵極電阻 非常高的情況下，可以兼用實(shí)施方式1中的溝槽型內(nèi)置柵極電阻4t (圖 1A)或?qū)嵤┓绞?中的溝槽型內(nèi)置柵極電阻4t (圖22以及圖23)。另外，在以不同的步驟形成;f冊(cè)電才及13和溝槽型內(nèi)置4冊(cè)^l電阻4t的
情況下，能夠在各步驟中以不同的濃度對(duì)多晶硅進(jìn)行摻雜。由此，若通
過提高柵電極13或柵極主布線5的摻雜質(zhì)濃度來降低電阻，則能夠抑 制IGBT芯片的延遲或損失。
才艮據(jù)本實(shí)施方式，利用p型區(qū)域21和溝槽型內(nèi)置柵極電阻4t之間 的電位差，在溝槽型內(nèi)置柵極電阻4t的n型低濃度多晶硅層23a產(chǎn)生耗 盡層，由此，能夠調(diào)整溝槽型內(nèi)置柵極電阻4t的電阻值。
另外，由于n型高濃度多晶硅層24a形成在溝槽型內(nèi)置柵極電阻4t 的接觸部，所以，在IGBT元件EL進(jìn)行截止動(dòng)作時(shí)，柵極電阻與時(shí)間 一起變大。由此，能夠減小IGBT元件EL的電涌。
另外，根據(jù)本實(shí)施方式的第一以及第三變形例，在溝槽型內(nèi)置柵極 電阻4t的電接觸部形成n型高濃度多晶硅層24a和p型高濃度多晶硅層 24b。由此，積累狀態(tài)下的柵極電阻變小，特別是，在施加Vg〈OV的電 位的情況下，能夠使延遲時(shí)間穩(wěn)定。
實(shí)施方式4
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D46,本實(shí)施方式的IGBT芯片具有作為電阻元件的二極管型 內(nèi)置柵極電阻4d。 二極管型內(nèi)置柵極電阻4d具有p型高濃度多晶硅層 24b、 n型低濃度多晶硅層23a和n型高濃度多晶硅層24a。 n型低濃度 多晶硅層23a通過p型高濃度多晶硅層24b以及n型高濃度多晶硅層 24a,分別電連接到柵極焊盤1以及捬極主布線5上。
根據(jù)上述結(jié)構(gòu)，本實(shí)施方式的二極管型內(nèi)置柵極電阻4d包括二極 管(圖中的二極管符號(hào))，該二極管在p型高濃度多晶硅層24b和n型 低濃度多晶硅層23a的界面具有pn接合面。
此外，本實(shí)施方式中的n型低濃度多晶硅層23a的雜質(zhì)濃度的選擇 范圍比實(shí)施方式3寬。即，實(shí)施方式3中的n型低濃度多晶硅層23a的 雜質(zhì)濃度如上述那樣進(jìn)行調(diào)整，以便取得反轉(zhuǎn)狀態(tài)、積累狀態(tài)和耗盡狀 態(tài)中至少兩種狀態(tài)，但是，本實(shí)施方式并不秉這樣的制約。
此外，對(duì)于上述以外的結(jié)枸，由于與上述的實(shí)施方式3的結(jié)構(gòu)大致 相同，所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置中的電阻元件的動(dòng)作進(jìn)行說明。在IGBT元件EL (在圖46中未圖示)的開關(guān)動(dòng)作的初期(initial stage ) 以及末期(final stage)，柵電極13 (在圖46中未圖示)的柵極電阻即 二極管型內(nèi)置柵極電阻4d兩端的電位差較小。另外，二極管在陽極-陰 極間的電位差較小的情況下為高電阻，相反，在兩端的電位差較大的情 況下為低阻抗。因此，對(duì)于二極管型內(nèi)置柵極電阻4d來說，與開關(guān)動(dòng) 作的中期(middle stage )相比，在初期以及末期具有較高的電阻值。 接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置的變形例進(jìn)行說明。 參照?qǐng)D47,在本實(shí)施方式的第一變形例中，二極管型內(nèi)置柵極電阻 4d包括二極管(圖中的二極管符號(hào))，該二極管在p型低濃度多晶硅層 23b和n型高濃度多晶硅層24a的界面具有pn接合面。
參照?qǐng)D48，在本實(shí)施方式的第二變形例中，與本實(shí)施方式不同，二 極管型內(nèi)置柵極電阻4d沒有被埋入半導(dǎo)體襯底101的槽內(nèi)而形成在場(chǎng) 氧化膜7上。
參照?qǐng)D49,在本實(shí)施方式的第三變形例中，更換上述第二變形例中 的二極管的導(dǎo)電型。
根據(jù)本實(shí)施方式，對(duì)于二極管型內(nèi)置柵極電阻4d來說，與IGBT元 件EL的開關(guān)動(dòng)作的中期相比，在初期以及末期具有較高的電阻值。因 而抑制電涌的發(fā)生。由此，能夠得到損失較小的IGBT芯片。
在將脈沖寬度較小的急劇變化的噪聲信號(hào)施加到柵極焊盤1上的情 況下，能夠使柵電極13的電位針對(duì)該噪聲信號(hào)的響應(yīng)鈍化，從而抑制 IGBT元件EL的誤動(dòng)作。
此外，在圖46中的n型低濃度多晶硅層23a的濃度與實(shí)施方式3 的情況同樣的情況下，也期待與實(shí)施方式3同樣的效果。
另外，本實(shí)施方式的二極管型內(nèi)置柵極電阻4d可以與在實(shí)施方式1 中示出的歐姆柵才及電阻即電阻元件、或利用與在實(shí)施方式3中示出的p 型區(qū)域21的電位差4吏電阻值變化的電阻元件、或者以往的電阻元件組 合。該組合能夠例如通過并聯(lián)連接等進(jìn)行。
在該情況下，利用柵極電位或柵極兩端的電位差，精確地控制柵極 電阻值，從而能夠使開關(guān)波形接近所希望的波形。
實(shí)施方式5
本實(shí)施方式的半導(dǎo)體裝置中的半導(dǎo)體元件與實(shí)施方式4 (圖46)同 樣地具有二極管。但是，本實(shí)施方式的電阻元件所包含的二極管是n型低濃度多晶硅層23a的雜質(zhì)濃度較高、反向耐壓較低的齊納二極管。即， 本實(shí)施方式的電阻元件為齊納二極管型4冊(cè)才及電阻。該齊納二極管以利用 反向特性而具有固定耐壓的方式來設(shè)定。
此外，對(duì)于上述以外的結(jié)構(gòu)，由于與上述的實(shí)施方式4的結(jié)構(gòu)大致 相同，故省略其說明。
才艮據(jù)本實(shí)施方式，在耐壓以下的噪聲施加到柵才及上的情況下，不會(huì) 向柵電極13進(jìn)行充放電。由此，能夠抑制IGBT芯片的誤動(dòng)作。
實(shí)施方式6
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進(jìn)行說 明。參照?qǐng)D50和圖51,在圖中用虛線表示電阻元件相對(duì)柵極焊盤側(cè)接 觸孔9a、主布線側(cè)接觸孔9b以及層間絕緣膜11的大致位置關(guān)系。
參照?qǐng)D50,本實(shí)施方式的半導(dǎo)體裝置在柵極焊盤側(cè)接觸孔9a和主 布線側(cè)接觸孔9b之間具有作為電阻元件的多個(gè)二極管。即，柵極焊盤1 (在圖50中未圖示)和柵極主布線5 (在圖50中未圖示)具有相互并 聯(lián)電連接的多個(gè)電阻元件。
該多個(gè)二極管包括至少一個(gè)正向的二極管型內(nèi)置4冊(cè)極電阻4f和至
少一個(gè)反向的二極管型內(nèi)置柵極電阻4r。在這里，正向和反向是以從柵 極焊盤1向柵極主布線5的方向?yàn)榛鶞?zhǔn)的二極管的極性。
優(yōu)選溝槽型內(nèi)置柵極電阻4t的個(gè)數(shù)和反向的二極管型內(nèi)置柵極電 阻4r的個(gè)數(shù)為不同的個(gè)數(shù)。
此外，對(duì)于上述以外的結(jié)構(gòu)，由于與上述的實(shí)施方式4或5的結(jié)構(gòu) 大致相同，所以，對(duì)于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其 說明。
根據(jù)本實(shí)施方式，在IGBT元件EL的開關(guān)導(dǎo)通時(shí)和截止時(shí)，得到 與實(shí)施方式4或5同樣的效果。
另外，使正向的二極管型內(nèi)置柵極電阻4f的個(gè)數(shù)和反向的二極管型 內(nèi)置柵極電阻4r的個(gè)數(shù)為不同的個(gè)數(shù)，從而上述多個(gè)電阻元件在柵極焊 盤1和柵4及主布線5之間發(fā)揮具有因電流方向而不同的電阻值的電阻元 件的功能。因而，能夠形成在IGBT元件EL的導(dǎo)通時(shí)和截止時(shí)具有不 同的電阻的電阻元件。
此外，如圖51的變形例所示，本實(shí)施方式的電阻元件可以包括實(shí) 施方式1示出的歐姆柵極電阻即電阻元件、或?qū)嵤┓绞?示出的利用與p型區(qū)域21的電位差而使電阻值變化的電阻元件、或者以往的電阻元件 即內(nèi)置柵極電阻4i。 實(shí)施方式7
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D52,本實(shí)施方式的IGBT芯片具有包括結(jié)型場(chǎng)效應(yīng)晶體管 JFET ( Junction Field Effect Transistor)的電阻元件即JFET型內(nèi)置柵極 電阻4j。 JFET型內(nèi)置柵極電阻4j具有成為溝道區(qū)域的p型低濃度多晶 硅層23b、成為源極/漏極區(qū)域的一組p型高濃度多晶硅層24b、 24b和 成為柵極的n型高濃度多晶硅層25。
在n型高濃度多晶硅層25上形成有與n型高濃度多晶硅層25電連 接的電極26。電極26具有控制n型高濃度多晶硅層25的電位的功能。
接著，對(duì)本實(shí)施方式的電阻元件的動(dòng)作進(jìn)行說明。由電極26控制n 型高濃度多晶硅層25的電位。由此，耗盡層27擴(kuò)展的深度尺寸(圖中 縱向尺寸)被控制，所以，控制JFET型內(nèi)置柵極電阻4j的電阻值。
此外，對(duì)于上述以外的結(jié)構(gòu)，與上述的實(shí)施方式1的結(jié)構(gòu)大致相同， 所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
根據(jù)本實(shí)施方式，從電阻元件的外部向電極26施加電位信號(hào)，從 而能夠改變電阻元件的電阻值。
此外，在上述中，作為電阻元件，對(duì)包括p溝道型JFET的JFET型 內(nèi)置柵極電阻4j進(jìn)行了說明，但是，也能夠使用包括n溝道型JFET的 JFET型內(nèi)置柵極電阻。
另外，在上述中，作為電阻元件，對(duì)埋入在第一槽部Tl中的JFET 型內(nèi)置柵極電阻4j進(jìn)行了說明，但是，電阻元件也可以是平面型。
另外，為了得到與實(shí)施方式6同樣的效果，也可以例如在導(dǎo)通時(shí)和 截止時(shí)改變與n型高濃度多晶硅層25連接的電極26的數(shù)量來進(jìn)行連接。
實(shí)施方式8
參照?qǐng)D53,對(duì)于本實(shí)施方式的IGBT芯片來說，作為電阻元件，具 有接合控制二極管(junction control diode)型內(nèi)置柵極電阻4k。
接合控制二極管型內(nèi)置柵極電阻4k在p型低濃度多晶硅層23b和n 型高濃度多晶硅層24a的界面具有pn接合面。由此，接合控制二極管 型內(nèi)置柵極電阻4k具有含有二極管的結(jié)構(gòu)。此外，對(duì)除此以外的結(jié)構(gòu)，由于與上述的實(shí)施方式7 (圖52)大致 相同，所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
根據(jù)本實(shí)施方式，從電阻元件的外部向電極26施加電位信號(hào)，從 而能夠改變電阻元件的電阻值。另外，也能夠得到與實(shí)施方式4以及5 同樣的效果。
此外，作為電阻元件，也能夠使用上述的接合控制二極管型內(nèi)置柵 極電阻4k的導(dǎo)電型纟皮反過來的電阻元件。
另外，在圖53中，示出埋入到第一槽部T1中的接合控制二極管型 內(nèi)置4冊(cè)極電阻4k,但是，電阻元件可以為平面型。
另外，為了得到與實(shí)施方式6同樣的效果，也可以例如改變?cè)趯?dǎo)通 時(shí)和截止時(shí)與n型高濃度多晶硅層25相連接的電極26的數(shù)量來進(jìn)行連 接。
實(shí)施方式9
參照?qǐng)D54,作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片具有包括作 為MIS (Metal Insulator Semiconductor)型場(chǎng)效應(yīng)晶體管的電阻元件的 MOS (Metal Oxide Semiconductor)型柵極電阻4m。另外，IGBT芯片 具有用于控制MOS型柵極電阻4m自身的柵極電位的電極26。
MOS型柵極電阻4m具有p型低濃度多晶硅層23b、 一組n型高濃 度多晶硅層24a、 24a、內(nèi)置柵極電阻控制柵電極28和內(nèi)置柵極電阻控 制柵極絕緣膜29。
p型低濃度多晶硅層23b形成MOS型柵極電阻4m的溝道區(qū)域。一 組n型高濃度多晶硅層24a、 24a具有作為針對(duì)上述溝道區(qū)域的源極/漏 極區(qū)域的功能。內(nèi)置柵極電阻控制柵電極28具有根據(jù)內(nèi)置柵極電阻控 制柵電極28的電位來控制上述溝道區(qū)域的載流子濃度的功能。內(nèi)置柵 極電阻控制柵極絕緣膜29將內(nèi)置柵極電阻控制柵電極28和p型低濃度 多晶硅層23b絕緣。電極26具有控制內(nèi)置柵極電阻控制柵電極28的電 位的功能。
此外，對(duì)于除此以外的結(jié)構(gòu)，由于與上述的實(shí)施方式4的第三變形 例(圖49)大致相同，所以，對(duì)于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo) 記，省略其i兌明。
根據(jù)本實(shí)施方式，從電阻元件的外部向電極26施加電位信號(hào)，從 而能夠改變電阻元件的電阻值。另外，也能夠獲得與實(shí)施方式4以及5
30同樣的效果。
此外，采用n溝道型的MOS型柵才及電阻4m進(jìn)行本實(shí)施方式的說明 中，但是，MOS型柵極電阻4m也可以是p溝道型。
另夕卜，圖54示出平面型的MOS型4冊(cè)^l電阻4m, ^f旦是，電阻元件 也可以是埋入到第一槽部Tl中的溝槽型。
另外，MOS型柵極電阻4m所含有的MOS晶體管可以是增強(qiáng)型、 耗盡(depression)型中的任意一種。
另外，為了得到與實(shí)施方式6同樣的效果，也可以例如改變?cè)趯?dǎo)通 時(shí)和截止時(shí)與內(nèi)置柵極電阻控制柵電極28相連接的電極26的數(shù)量來進(jìn) 行連接。
實(shí)施方式10
參照?qǐng)D55，作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片具有柵極控 制二極管型柵極電阻4g,作為電阻元件。另外，IGBT芯片具有用于對(duì) 柵極控制二極管型柵極電阻4g自身的柵極電位進(jìn)行控制的電極26。
柵極控制二極管型柵極電阻4g具有p型低濃度多晶硅層23b、 p型 高濃度多晶硅層24b、 n型高濃度多晶硅層24a、內(nèi)置柵極電阻控制柵電 極28和內(nèi)置柵極電阻控制柵極絕緣膜29。
此外，對(duì)于除此以外的結(jié)構(gòu)，由于與上述的實(shí)施方式9 (圖54)大 致相同，所以，對(duì)于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說 明。
根據(jù)本實(shí)施方式，從電阻元件的外部向電極26施加電位信號(hào)，從 而能夠改變電阻元件的電阻值。另外，也能夠獲得與實(shí)施方式4以及5 同樣的效果。
此外，采用n溝道型的柵極控制二極管型柵極電阻4g進(jìn)行本實(shí)施 方式的說明，但是，柵極控制二極管型柵極電阻4g也可以是p溝道型。
另外，圖55示出平面型的柵極控制二極管型柵極電阻4g,但是， 電阻元件也可以是埋入到第一槽部Tl中的溝槽型。
另外，為了得到與實(shí)施方式6同樣的效果，也可以例如改變?cè)趯?dǎo)通 時(shí)和截止時(shí)與內(nèi)置柵極電阻控制柵電極28相連接的電才及26的數(shù)量來進(jìn) 行連接。
實(shí)施方式11
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D56A，對(duì)于本實(shí)施方式中的半導(dǎo)體裝置來說，作為電阻元件， 具有n型低濃度多晶硅層23a、 一組n型高濃度多晶硅層24a、 24a和p 型高濃度多晶硅層24b。該電阻元件形成在絕緣膜1L上。絕緣膜1L是 場(chǎng)氧化膜7或絕緣膜14b。另外，半導(dǎo)體裝置在電阻元件之上具有一組 金屬層10、 10。
一組n型高濃度多晶硅層24a、 24a彼此通過n型低濃度多晶硅層 23a電連接。由于n型高濃度多晶硅層24a和n型低濃度多晶硅層23a 為同一導(dǎo)電型，所以， 一組n型低濃度多晶硅層23a、 23a之間具有作為 歐姆電阻即內(nèi)置柵極電阻4i的功能。
p型高濃度多晶硅層24b設(shè)置在一組n型高濃度多晶硅層24a、 24a 之間。 一組n型高濃度多晶硅層24a、 24a中的一個(gè)(圖中左側(cè))的n 型高濃度多晶硅層24a和p型高濃度多晶硅層24b之間通過n型低濃度 多晶硅層23a^L電連接。
p型高濃度多晶硅層24b和n型低濃度多晶硅層23a的導(dǎo)電型不同， 所以，在兩者的界面形成有pn結(jié)。即，在p型高濃度多晶硅層24b和n 型高濃度多晶硅層24a之間，形成有二極管型內(nèi)置柵極電阻4d，該二極 管型內(nèi)置柵極電阻4d包括從p型高濃度多晶硅層24b朝向n型高濃度 多晶硅層24a為正向的二極管。
根據(jù)上述結(jié)構(gòu)，本實(shí)施方式的電阻元件包括并排具有形成在單片 (monolithic)上的二才及管和歐姆電阻的區(qū)域。
一組金屬層10、 10中的一個(gè)(圖中左側(cè))的金屬層10,在一個(gè)(圖 中左側(cè))n型高濃度多晶硅層24a上以彼此接觸的方式形成。
另外， 一組金屬層10、 10中另一個(gè)(圖中右側(cè))金屬層IO從另一 個(gè)(圖中右側(cè))n型高濃度多晶硅層24a上形成到p型高濃度多晶硅層 24b上。另一個(gè)金屬層10以與另一個(gè)n型高濃度多晶硅層24a以及p型 高濃度多晶硅層24b分別接觸的方式形成。另夕卜，另一個(gè)金屬層10和n 型低濃度多晶硅層23a被層間絕緣膜11電絕緣。
根據(jù)上述另一個(gè)金屬層IO的結(jié)構(gòu)，另一個(gè)金屬層IO的一部分具有 作為在另 一個(gè)n型高濃度多晶硅層24a和p型高濃度多晶硅層24b之間 并聯(lián)連接的歐姆電阻30的功能。
此外，對(duì)于除此以外的結(jié)構(gòu)，由于與上述的實(shí)施方式1 ~ 10大致相同，所以，對(duì)于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的動(dòng)作的概略 情況進(jìn)行說明。
在p型高濃度多晶硅層24b側(cè)為低電位的情況下，電阻元件起到將 n型低濃度多晶硅層23a作為電阻的通常的內(nèi)置柵極電阻4i的功能。
在p型高濃度多晶硅層24b側(cè)為高電位的情況下，適當(dāng)調(diào)整并聯(lián)連 接的電阻30的電阻值和n型低濃度多晶硅層23a的雜質(zhì)濃度的關(guān)系， 從而實(shí)現(xiàn)二極管和電阻的并聯(lián)動(dòng)作。
參照?qǐng)D56B,在本實(shí)施方式的變形例中，p型高濃度多晶硅層24b 位于與一組n型高濃度多晶硅層24a、 24a中的一個(gè)(圖中左側(cè))n型高 濃度多晶硅層24a —起夾持另 一個(gè)(圖中右側(cè))n型高濃度多晶硅層24a 的位置。 一組n型高濃度多晶硅層24a、 24a中的一個(gè)(圖中左側(cè))n型 高濃度多晶硅層24a和p型高濃度多晶硅層24b之間通過n型低濃度多 晶硅層23a電連接。
接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的動(dòng)作的詳細(xì) 情況進(jìn)行說明。
圖57A和圖57B分別是表示本發(fā)明實(shí)施方式11及其變形例的半導(dǎo) 體裝置的電阻元件的等效電路的圖。
參照?qǐng)D56A和圖57A,在本實(shí)施方式中，電位V。是一個(gè)(圖中左 側(cè))金屬層10的電位。電位V!是另一個(gè)(圖中右側(cè))金屬層10的與 另一個(gè)(圖中右側(cè))n型高濃度多晶硅層24a相接觸的部分的電位。電 位Vx是另一個(gè)(圖中右側(cè))金屬層IO的與p型高濃度多晶硅層24b相 4妾觸的部分的電位。
電阻Ro是內(nèi)置柵極電阻4i的一個(gè)(圖中左側(cè))n型高濃度多晶硅 層24a和p型高濃度多晶硅層24b之間的部分的電阻。電阻R！是內(nèi)置柵 極電阻4i的另一個(gè)(圖中右側(cè))n型高濃度多晶硅層24a和p型高濃度 多晶硅層24b之間的部分的電阻。電阻R2是電阻30。
電流io、 h以及i2分別是流過電阻Ro、 R^以及R2的電流。
參照?qǐng)D56B和圖57B,在本實(shí)施方式的變形例中，電位V!是另一 個(gè)(圖中右側(cè))金屬層10的與p型高濃度多晶硅層24b相接觸的部分 的電位。電位Vx是與另一個(gè)(圖中右側(cè))n型高濃度多晶硅層24a相接 觸的部分的電位。電阻Ro是內(nèi)置柵極電阻4i的 一組n型高濃度多晶硅層24a、 24a之 間的部分的電阻。電阻R!是R30。電阻R2是內(nèi)置柵極電阻4i的另一個(gè) (圖中右側(cè))n型高濃度多晶硅層24a和p型高濃度多晶硅層24b之間 的部分的電阻。
參照?qǐng)D58A以及圖58B,曲線圖中的縱軸分別表示電流io、 i" i2。 對(duì)于4黃軸來:^兌，對(duì)于用虛線示出的電流i!、 k示出VrVx,對(duì)于電流i0 示出V廣V。。 (D是二極管的電壓-電流特性的函數(shù)。
為了利用在電阻成分的一部分即電阻Ri上產(chǎn)生的電壓降(V廣Vx) 將二極管正偏壓并開始流過二極管電流，需要預(yù)定的電流if以及電壓Vf。 此時(shí)，在電阻元件整體上施加有電壓VrV。，使得VrV^Vf。在流過二 才及管的電流為電流if以上的情況下，流過依賴于電阻成分的 一部分即電 阻R4和二極管側(cè)的電阻R2之比的電流。但是，在二極管中流過電流時(shí)，
電阻Ro以及圖57B中的電阻R2進(jìn)行雙極動(dòng)作(bipolar operation ),所
以，電阻變低。
在R2 < Ri < < Ro的情況下，需要大的電流If。因此，流過i0=( V廣V。) / (R4+R0)的電流，直到(VrV。)較大，然后二極管導(dǎo)通，電阻R2 變低。即，產(chǎn)生表示負(fù)性電阻的快回(snap-back) SB。
在R!〉R2〉 〉Ro的情況下，即使電流If較小，二極管也導(dǎo)通，所以 不會(huì)引起快回SB。另外，在(V廣Vo) <0時(shí)，由于在二極管不流過電 流，所以，流過i『(V廣Vo) / (Ri+Ro)的電流。
根據(jù)本實(shí)施方式，電阻元件在單片上并排地具有二極管和歐姆電
阻。因此，能夠以較小的面積實(shí)現(xiàn)與實(shí)施方式6的變形例(圖51 )示出 的半導(dǎo)體裝置同樣的效果。
另外，也能夠如圖58A所示那樣實(shí)現(xiàn)由快回SB引起的電阻特性。 因此，在電阻元件的兩端為恒定電位差的情況下，能夠利用快回使針對(duì) IGBT元件EL的柵電極13的充放電加速。此外，與本實(shí)施方式相比， 其變形例只要電阻30不變大，就容易引起快回SB。
此外，為了改變n型低濃度多晶硅層23a的至少一部分的電阻值， 在至少一部分改變另 一個(gè)n型高濃度多晶硅層24a和p型高濃度多晶硅 層24b之間的距離或n型低濃度多晶硅層23a的濃度是有效的。
另外，只要位于中間的高濃度層不遮蔽電流路徑，則電阻元件既可 以是溝槽型，也可以是平面型。另外，將本實(shí)施方式的結(jié)構(gòu)中的導(dǎo)電型反轉(zhuǎn)后的結(jié)構(gòu)是與本發(fā)明實(shí) 質(zhì)上同等的結(jié)構(gòu)。
實(shí)施方式12
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D59,對(duì)于本實(shí)施方式中的半導(dǎo)體裝置來說，作為電阻元件， 具有n型低濃度多晶硅層23a、 一組n型高濃度多晶硅層24a、 24a和一 組p型高濃度多晶硅層24b、 24b。該電阻元件形成在絕緣膜1L上。絕 緣膜1L是場(chǎng)氧化膜7或絕緣膜14b。另外，半導(dǎo)體裝置在電阻元件之上 具有一組金屬層10、 10。
一組n型高濃度多晶硅層24a、24a和一組p型高濃度多晶硅層24b、 24b的各層形成在n型低濃度多晶硅層23a上。
一個(gè)(圖中左側(cè))p型高濃度多晶硅層24b和另一個(gè)(圖中右側(cè))n 型高濃度多晶硅層24a經(jīng)由n型低濃度多晶硅層23a的長(zhǎng)度尺寸為L(zhǎng)l 的部分電連接。 一個(gè)(圖中左側(cè))n型高濃度多晶硅層24a和另一個(gè)(圖 中右側(cè))p型高濃度多晶硅層24b通過n型低濃度多晶硅層23a的長(zhǎng)度 尺寸為L(zhǎng)2的部分電連接。
一組n型高濃度多晶硅層24a、 24a通過n型低濃度多晶硅層23a 的長(zhǎng)度尺寸為L(zhǎng)3的部分電連接。由于n型高濃度多晶硅層24a和n型 低濃度多晶硅層23a為同 一導(dǎo)電型，所以， 一組n型低濃度多晶硅層23a、 23a之間具有作為歐姆電阻的內(nèi)置柵極電阻4i的功能。
一個(gè)(圖中左側(cè))n型高濃度多晶硅層24a和一個(gè)p型高濃度多晶 硅層24b利用一個(gè)金屬層10并伴隨著電阻30電連接。另外，另一個(gè)(圖 中右側(cè))n型高濃度多晶硅層24a和另 一個(gè)p型高濃度多晶硅層24b利 用另一個(gè)金屬層10并伴隨著電阻30電連接。
在一個(gè)(圖中左側(cè))p型高濃度多晶硅層24b和n型低濃度多晶硅 層23a的界面、以及另一個(gè)(圖中右側(cè))p型高濃度多晶硅層24b和n 型低濃度多晶硅層23a的界面，分別形成有pn結(jié)。即，形成有一對(duì)pn 結(jié)二極管。
相對(duì)于從一個(gè)(圖中左側(cè))的金屬層10經(jīng)由一個(gè)p型高濃度多晶 硅層24b、 n型低濃度多晶硅層23a和另一個(gè)(圖中右側(cè))p型高濃度多 晶硅層24b而朝向另一個(gè)金屬層10的電流方向，上述一對(duì)二極管中的一個(gè)二極管具有正向的極性，另一個(gè)二極管具有反向的極性。
根據(jù)上述結(jié)構(gòu)，本實(shí)施方式的電阻元件包含一對(duì)并排具有二極管和
歐姆電阻的區(qū)域，該 一對(duì)區(qū)域各自所具有的二極管的極性彼此不同。
此外，對(duì)于除此以外的結(jié)構(gòu)，由于與上述的實(shí)施方式11大致相同，
所以，對(duì)于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的動(dòng)作進(jìn)行說明。
若一個(gè)(圖中左側(cè))的金屬層IO的一側(cè)(圖中El側(cè))相對(duì)另一個(gè)
(圖中右側(cè))金屬層10的一側(cè)(圖中E2側(cè))為高電位，則n型低濃度 多晶硅層23a的長(zhǎng)度尺寸為L(zhǎng)l的區(qū)域的二極管^f皮施加正向的電壓，成 為激活狀態(tài)。另一方面，n型低濃度多晶硅層23a的長(zhǎng)度尺寸為L(zhǎng)2的區(qū) 域的二極管被施加反向的電壓，成為非激活狀態(tài)。
相反，當(dāng)El側(cè)相對(duì)于E2側(cè)為低電位時(shí)，n型低濃度多晶硅層23a 的長(zhǎng)度尺寸為L(zhǎng)l的區(qū)域的二極管被施加反向的電壓，成為非激活狀態(tài)。 另 一方面，n型低濃度多晶硅層23a的長(zhǎng)度尺寸為L(zhǎng)2的區(qū)域的二極管被 施加正向的電壓，成為激活狀態(tài)。
并且，對(duì)于n型低濃度多晶硅層23a的長(zhǎng)度尺寸為L(zhǎng)3的電阻來說， 與El側(cè)和E2側(cè)之間的電位關(guān)系無關(guān)地成為激活狀態(tài)。
根據(jù)本實(shí)施方式，改變長(zhǎng)度尺寸L1、 L2,由此，能夠按照E1側(cè)和 E2側(cè)之間的每個(gè)電壓方向獨(dú)立地調(diào)整電阻元件的電阻值。因而，能夠獨(dú) 立地調(diào)整IGBT元件EL的開關(guān)的導(dǎo)通時(shí)和截止時(shí)的柵極電阻。
另外，與圖56A示出的實(shí)施方式11的結(jié)構(gòu)同樣地，電阻元件的兩 端的電位差達(dá)到固定值時(shí)，能夠?qū)崿F(xiàn)由快回引起的負(fù)性電阻特性。因此， 使并聯(lián)連接的金屬層10的電阻30的值增大、或使n型低濃度多晶硅層 23a的至少一部分的電阻降低、或使利用金屬層IO彼此連接的n型高濃 度多晶硅層24a和p型高濃度多晶硅層24b之間的距離減小即可。
此外，與在實(shí)施方式11的圖56A的結(jié)構(gòu)和圖56B的結(jié)構(gòu)的關(guān)系同 樣地，可以更換圖59的n型高濃度多晶硅層24a和p型高濃度多晶硅 層24b的配置。
另外，只要位于中間的高濃度層不遮斷電流路徑，則電阻元件既可 以是溝槽型，也可以是平面型。
另外，將本實(shí)施方式結(jié)構(gòu)中的導(dǎo)電型反轉(zhuǎn)后的結(jié)構(gòu)是與本發(fā)明實(shí)質(zhì)上同等的結(jié)構(gòu)。
實(shí)施方式13
首先，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的結(jié)構(gòu)進(jìn)行說明。
參照?qǐng)D60,對(duì)于本實(shí)施方式的半導(dǎo)體裝置來說，作為電阻元件，具 有p型低濃度多晶硅層23b、 一組n型高濃度多晶硅層24a、 24a、 一組 p型高濃度多晶硅層24b、 24b、內(nèi)置柵極電阻控制柵極絕緣膜29和內(nèi) 置柵極電阻控制柵電極28。另外，半導(dǎo)體裝置在電阻元件上具有電極 26和一組金屬層10、 10。
一組p型高濃度多晶硅層24b、 24b設(shè)置在p型低濃度多晶硅層23b 上，彼此通過p型低濃度多晶硅層23b電連接。由于p型高濃度多晶硅 層24b和p型低濃度多晶硅層23b的導(dǎo)電型相同，所以， 一組p型高濃 度多晶硅層24b、 24b之間具有作為通常的內(nèi)置柵極電阻4i的功能。
一組n型高濃度多晶硅層24a、 24a設(shè)置在p型低濃度多晶硅層23b 上。在位于一組n型高濃度多晶硅層24a、 24a之間的p型低濃度多晶硅 層23b之上，依次設(shè)置有內(nèi)置柵極電阻控制柵極絕緣膜29和內(nèi)置柵極 電阻控制柵電極28。 4艮據(jù)該結(jié)構(gòu)，本實(shí)施方式的電阻元件具有MIS型 結(jié)構(gòu)，包括與實(shí)施方式9的MOS型柵極電阻4m (圖54)同樣的結(jié)構(gòu)。
此外，上述MIS結(jié)構(gòu)中的p型低濃度多晶硅層23b等半導(dǎo)體層設(shè)置 在絕緣膜1L之上。即，電阻元件具有SOI型的結(jié)構(gòu)。
另外，IGBT芯片具有用于對(duì)MOS型柵極電阻4m自身的柵極電位 進(jìn)行控制的電極26。
本實(shí)施方式中的相當(dāng)于內(nèi)置柵極電阻4i的部分的一個(gè)(圖中左側(cè)) 端部和相當(dāng)于MOS型柵極電阻4m的部分的一個(gè)端部利用一個(gè)金屬層 IO電連接。另外，相當(dāng)于內(nèi)置柵極電阻4i的部分的另一個(gè)(圖中右側(cè)) 端部和相當(dāng)于MOS型4冊(cè)極電阻4m的部分的另一個(gè)端部利用另一個(gè)金 屬層10電連接。即，電阻元件具有將MOS型柵極電阻4m和內(nèi)置柵極 電阻4i并聯(lián)連接的結(jié)構(gòu)。
此外，對(duì)于除此以外的結(jié)構(gòu)，由于與上述的實(shí)施方式11大致相同， 所以，對(duì)于相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說明。
接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置所具有的電阻元件的動(dòng)作進(jìn)行說明。當(dāng)向電極26輸入信號(hào)時(shí)，內(nèi)置柵極電阻控制柵電極28的電位發(fā)生 變化，進(jìn)行p型低濃度多晶硅層23b的內(nèi)置柵極電阻控制柵極絕緣膜29 側(cè)的溝道控制。由此，相當(dāng)于MOS型柵極電阻4m的部分的電阻值被從 外部控制。
向電極26輸入信號(hào)，使得溝道消失，由此，電阻元件的電阻值被 最大化，成為內(nèi)置柵極電阻4i的電阻值。
相反，向電極26輸入信號(hào)，以形成由反轉(zhuǎn)層引起的溝道，由此， 在電阻元件上附加有經(jīng)由相當(dāng)于MOS型柵才及電阻4m的部分的電流^各 徑，使電阻值減小。
根據(jù)本實(shí)施方式，對(duì)于電阻元件來說，將相當(dāng)于內(nèi)置柵極電阻4i 的部分和相當(dāng)于MOS型柵極電阻4m的部分并聯(lián)連接。由此，能夠容易 從外部改變電阻元件的電阻值。另外，與實(shí)施方式9 (圖54)不同，能 夠使電阻值的最大值為相當(dāng)于內(nèi)置柵極電阻4i的部分的電阻值。另外， 相當(dāng)于內(nèi)置柵極電阻4i的部分和相當(dāng)于MOS型柵極電阻4m的部分在 半導(dǎo)體極板101的厚度方向上重疊形成，因此能夠以半導(dǎo)體襯底101上 的較小的面積形成電阻元件。
本實(shí)施方式的說明是對(duì)n溝道型MOS型柵極電阻4m和由p型半導(dǎo) 體層構(gòu)成的通常的內(nèi)置柵極電阻4i的并聯(lián)結(jié)構(gòu)進(jìn)行的，但是，MOS型 柵極電阻4m以及通常的內(nèi)置柵極電阻4i的導(dǎo)電型的組合是任意的。
另外，MOS型柵極電阻4m可以是增強(qiáng)型以及耗盡型中的任意 一種。
另外，電阻元件可以是平面型以及溝槽型中的任意一種。
在上述實(shí)施方式11-13中，對(duì)在實(shí)施方式1和實(shí)施方式3 ~ 10名又 述的結(jié)構(gòu)的組合形成在單片上的情況進(jìn)行了說明，但是該組合并不限于 在上述說明中敘述的結(jié)構(gòu)。
例如，二極管型內(nèi)置柵極電阻4d能夠置換為在實(shí)施方式5中所說 明的齊納二極管型柵極電阻。另外，MOS型柵極4m能夠置換為JFET 型柵才及電阻4j。另外，對(duì)于內(nèi)置4冊(cè)極電阻4i來說，如在實(shí)施方式3中所 說明那樣，可以對(duì)整雜質(zhì)濃度進(jìn)行調(diào)。
另外，n型高濃度多晶硅層24a或p型高濃度多晶硅層24b可以在 圖示的各剖視圖的深度方向上呈平面地二維配置。例如，實(shí)施方式12 (圖59)以及實(shí)施方式13(圖60)的各電阻元件能夠?yàn)閳D61A和圖61B 所示那樣的配置。
38另外，對(duì)在一個(gè)電阻元件中形成有n型低濃度多晶硅層23a和p型 低濃度多晶硅層23b中的任意一個(gè)的例子進(jìn)行了說明，但是，本發(fā)明并 不限于此。例如，使用用于n型高濃度多晶硅層24a以及p型高濃度多 晶硅層24b分別與金屬層10電連接的共同觸點(diǎn)等，也能夠使用同時(shí)具 有n型低濃度多晶硅層23a以及p型低濃度多晶硅層23b的硅層。
實(shí)施方式14
在實(shí)施方式1 ~ 13中，主要對(duì)與IGBT元件EL相連接的柵極電阻 即電阻元件自身進(jìn)行了說明。在實(shí)際的IGBT芯片中，柵極主布線5或 柵電極13自身也具有電阻。因而，柵極主布線5或柵電極13用作寄生 柵極電阻。
在具有多個(gè)柵極電阻13的IGBT元件EL中，對(duì)于距柵極焊盤1較 遠(yuǎn)的柵極電阻13來說，由于距柵極焊盤1的布線路徑變長(zhǎng)，所以，更 顯著受到寄生柵極電阻的影響。相反，柵極焊盤1附近的柵極電阻13 幾乎不受寄生柵極電阻的影響。
因此，由于距柵極焊盤1的布線路徑的長(zhǎng)短，導(dǎo)致在形成有各柵極 電阻13的單元間產(chǎn)生IGBT元件EL的導(dǎo)通/截止動(dòng)作的時(shí)間差。其結(jié)果 是，電流集中到一部分單元，或者如上所述那樣，針對(duì)該電流集中的部 分放大器的Q值變大，引起振蕩。
參照?qǐng)D62以及圖63，作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片 具有多個(gè)柵電極13a~ 13d。對(duì)于將柵極焊盤1和各柵電極13a~ 13d電 連接的布線路徑的長(zhǎng)度來說，大致按柵電極13a、柵電極13b、柵電極 13c以及4冊(cè)電才及13d的順序變長(zhǎng)。
另外，IGBT芯片具有作為電阻元件的內(nèi)置柵極電阻4ia;作為電 阻值比該內(nèi)置柵極電阻4ia小的電阻元件的內(nèi)置柵極電阻4ib。柵極焊盤 1和柵極主布線5的一部分(圖63中的上部)形成為一體，且彼此電連 接。
柵電極13a和柵極焊盤1通過內(nèi)置柵極電阻4ia彼此電連接。 柵電極13b的接近柵極焊盤1的一側(cè)和柵極焊盤1通過內(nèi)置柵極電
阻4ia彼此電連接。另外，柵電極13b的遠(yuǎn)離柵極焊盤1的一側(cè)和4冊(cè)才及
焊盤1通過內(nèi)置柵極電阻4ib彼此電連接。
4冊(cè)電極13c的接近4冊(cè)極焊盤1的一側(cè)和柵極焊盤1通過內(nèi)置4冊(cè)才及電
阻4ib彼此電連接。另外，柵電極13c的遠(yuǎn)離柵極焊盤1的一側(cè)和柵極焊盤1不通過內(nèi)置柵極電阻而彼此電連接。
柵電極13d的接近柵極焊盤1的一側(cè)以及遠(yuǎn)離柵極焊盤1的一側(cè)與
柵極焊盤1分別不通過內(nèi)置柵極電阻彼此電連接。
此外，對(duì)于除上述以外的結(jié)構(gòu)，由于與上述實(shí)施方式1 ~ 13的結(jié)構(gòu) 大致相同，所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說 明。
根據(jù)本實(shí)施方式，與連接到距柵極焊盤1比較遠(yuǎn)的柵極電阻13b、 13c上的內(nèi)置柵極電阻4ib的電阻值相比，連接到距柵極焊盤1比較近 的柵電極13a上的內(nèi)置柵極電阻4ia的電阻值較大。另外，離柵極焊盤 1大致最遠(yuǎn)的捬極電阻13d都不通過內(nèi)置柵極電阻4ia以及4ib而與柵極 焊盤1相連接。
由此，能夠某種程度地抵消上述的寄生柵極電阻的偏差，并對(duì)依賴 于距柵極焊盤1的布線路徑的電信號(hào)的延遲程度偏差進(jìn)行抑制。因而， 能夠抑制由柵極焊盤1和各柵電極的布線引起的電位信號(hào)向各柵電極傳 遞的延遲差。因而，難以引起針對(duì)IGBT元件EL中的局部的導(dǎo)通區(qū)域 的電流集中，實(shí)現(xiàn)對(duì)于振蕩具有耐性的IGBT芯片。
實(shí)施方式15
在實(shí)施方式1~14中，對(duì)與柵電極13電連接并起到柵電極的作用 的電阻元件進(jìn)行了敘述。但是，本發(fā)明的電阻元件所電連接的電極并不 限于柵電極13,也可以與其他電極連接或設(shè)置在布線層間。
主要參照?qǐng)D64,作為本實(shí)施方式的半導(dǎo)體裝置的IGBT芯片具有 通常的發(fā)射電極(第一發(fā)射電極)即發(fā)射極焊盤18;讀出焊盤(第二發(fā) 射電極)即電極26。另外，對(duì)于IGBT芯片來說，作為電阻元件，具有 分流電阻(第一電阻元件)4s和MOS型柵極電阻(第二電阻元件)4m。 另外，IGBT芯片具有至柵極焊盤1的引線2a、至發(fā)射極焊盤18的引線 2b和用于電連接的接觸部9。
參照?qǐng)D66，讀出焊盤(電極26)是將發(fā)射極電流分流為例如1/100 的焊盤。此外，圖中S表示讀出端子，E表示發(fā)射極端子，C表示集電 極端子。
再參照?qǐng)D64,分流電阻4s將發(fā)射極焊盤18和讀出焊盤(電極26) 相互電連接。由此，分流電阻4s具有如下功能在發(fā)射極焊盤18和讀 出焊盤(電極26)之間，根據(jù)流過分流電阻4s的電流，產(chǎn)生電位差。作為分流電阻4s的具體結(jié)構(gòu)，能夠使用上述的實(shí)施方式1 ~ 13中所說明
的電阻元件的結(jié)構(gòu)。
MOS型柵極電阻4m將柵極焊盤1和發(fā)射極焊盤18彼此電連接。 MOS型柵極電阻4m的內(nèi)置柵極電阻控制柵電極28與讀出焊盤(電極 26)電連接。由此，MOS型柵極電阻4m具有如下功能伴隨與讀出焊 盤(電極26)的電位相對(duì)應(yīng)的電阻，將柵極焊盤1和發(fā)射極焊盤18電 連接。此外，內(nèi)置柵極電阻控制柵電極28和電極26可以設(shè)置為一體。
此外，對(duì)于除上述以外的結(jié)構(gòu)，由于與上述實(shí)施方式1 ~ 14的結(jié)構(gòu) 大致相同，所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說 明。
接著，對(duì)本實(shí)施方式的IGBT芯片所具有的電阻元件的動(dòng)作進(jìn)行說明。
當(dāng)在分流電阻4s中流過高電流時(shí)，在分流電阻4s兩端所產(chǎn)生的電 位差變大。由此，在MOS型柵極電阻4m例如為增強(qiáng)型n溝道MOSFET 的情況下，柵極焊盤1和發(fā)射極焊盤18被短路。另外，在MOS型柵極 電阻4m例如為耗盡型p溝道MOSFET的情況下，伴隨較高的電阻，將 柵極焊盤1和發(fā)射極焊盤18之間連接。
參照?qǐng)D65,在本實(shí)施方式的變形例中，MOS型4冊(cè)^l電阻4m將4冊(cè) 極焊盤1和主布線金屬層10b相互電連接。
根據(jù)本實(shí)施方式，與在IGBT芯片的外部設(shè)置分流電阻的情況不同， 不需要在讀出焊盤(電極26)上連接引線。由此，能夠減小讀出焊盤(電 極26)的面積，并能夠使IGBT芯片小型化。另外，能夠進(jìn)行高速的過 電流;險(xiǎn)測(cè)。
此外，在圖64和圖65中，對(duì)在讀出焊盤(電極26)中發(fā)生的信號(hào) 直接向MOS型柵極電阻4m的內(nèi)置柵極電阻控制柵電極28傳遞的例子 進(jìn)行了說明，但是，本發(fā)明并不限于此。例如，可以在從半導(dǎo)體襯底101 電隔離的半導(dǎo)體層上形成邏輯電路，該邏輯電路的結(jié)果輸出被提供給內(nèi) 置柵極電阻控制柵電極28,其中，該半導(dǎo)體襯底101是對(duì)堆積在絕緣膜 上的非晶硅層照射激光等能量線等而得到的。
另外，當(dāng)使用實(shí)施方式5示出的齊納二極管型內(nèi)置電阻作為分流電 阻4s時(shí)，能夠使在讀出焊盤上發(fā)生的輸出電壓大致為恒定。
實(shí)施方式16在實(shí)施方式1 ~ 15中，對(duì)在孤立的多個(gè)導(dǎo)電體層間設(shè)置有各種電阻 元件的例子進(jìn)行了敘述。作為在實(shí)施方式1-3中所示出的電流路徑的 槽狀結(jié)構(gòu)體，對(duì)于例如減小柵極主布線的寄生電阻值也是有效的。
參照?qǐng)D67,本實(shí)施方式的柵極主布線具有主布線金屬層10b、金屬 部22和多晶硅層12。另外，半導(dǎo)體襯底101具有內(nèi)表面被絕緣膜14覆 蓋的槽部T3。
多晶硅層12以及由金屬部22構(gòu)成的布線(第一布線)的至少一部 分隔著絕緣膜14設(shè)置在槽部T3之中。主布線金屬層10b (第二布線) 設(shè)置在槽部T3之上。主布線金屬層10b和金屬部22在柵極主布線內(nèi)的 接觸孔9c的部分一皮連接，由此，彼此并聯(lián)電連接。即，第一以及第二 布線纟皮此并耳關(guān)電連接。
此外，對(duì)于除上述以外的結(jié)構(gòu)，由于與上述實(shí)施方式1 ~ 15的結(jié)構(gòu) 大致相同，所以，對(duì)相同或?qū)?yīng)的要素標(biāo)上相同的附圖標(biāo)記，省略其說 明。
圖68和圖69是概略地表示本發(fā)明實(shí)施方式16的第一以及第二變 形例各自中的半導(dǎo)體裝置的柵極主布線附近的結(jié)構(gòu)的部分剖視圖。
參照?qǐng)D68,在第一變形例中，在內(nèi)表面被絕緣膜14覆蓋的槽部T3 之中^f叉埋入金屬部22。
參照?qǐng)D69,在第二變形例中，多晶硅層12被省略，且主布線金屬 層10b和金屬部22在接觸孔9c的部分連接。
根據(jù)本實(shí)施方式，由于柵極主布線的一部分埋入形成在槽部T3中， 所以，與柵極主布線5的寬度方向(圖中橫向)的尺寸為相同的平面狀 的布線相比，也能夠減小寄生電阻。由此，能夠抑制由柵極焊盤l和各 柵電極13的布線引起的電位信號(hào)向各柵電極13的傳遞的延遲差。因而， 難以引起IGBT元件EL中的針對(duì)局部導(dǎo)通區(qū)域的電流集中，實(shí)現(xiàn)對(duì)于 振蕩具有耐性的IGBT芯片。
在上述各實(shí)施方式中，對(duì)具有作為半導(dǎo)體元件的IGBT元件EL的 半導(dǎo)體裝置進(jìn)行了說明，但是，本發(fā)明并不限于此，也能夠應(yīng)用于具有 其他開關(guān)元件或功率MOSFET元件等半導(dǎo)體元件的半導(dǎo)體裝置。另外， 對(duì)于半導(dǎo)體元件來說，也可以具有源電極來取代發(fā)射電極。
另外，也能夠使用電阻率比內(nèi)置柵極電阻充分低的半導(dǎo)體層來取代 金屬層10。詳細(xì)說明并示出了本發(fā)明，但是，這僅是例示而不是限定，應(yīng)該明 確理解為，發(fā)明的范圍由所附技術(shù)方案的范圍來解釋。
權(quán)利要求
1. 一種半導(dǎo)體裝置，具有 半導(dǎo)體襯底，具有第一槽部； 絕緣膜，覆蓋所述第一槽部的內(nèi)表面； 半導(dǎo)體元件，具有電極；電阻元件，該電阻元件與所述電極電連接成使其成為針對(duì)流過所述 電極的電流的電阻，并且，隔著所述絕緣膜設(shè)置在所述第一槽部中。
2. 如權(quán)利要求1的半導(dǎo)體裝置，其特征在于，還具有層間絕緣膜，該層間絕緣膜在所述電阻元件的所述第一槽部 的開口側(cè)具有接觸孔，在所述電阻元件與所述接觸孔相面對(duì)的部分中包括具有比所述電 阻元件與所述層間絕緣膜相面對(duì)的部分的最小寬度寬的寬度的部分。
3. 如權(quán)利要求2的半導(dǎo)體裝置，其特征在于， 所述具有寬寬度的部分包括具備比所述電阻元件具有所述最小寬度的部分的電阻率低的電阻率的部分。
4. 如權(quán)利要求1的半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體元件具有柵極絕緣膜，所述電極是柵電極， 所述半導(dǎo)體襯底具有第二槽部，所述柵極絕緣膜覆蓋所述第二槽部的內(nèi)表面，所述柵電極隔著所述柵極絕緣膜設(shè)置在所述第二槽部中， 所述柵電極的最大寬度比所述電阻元件的最小寬度大。
5. 如權(quán)利要求4的半導(dǎo)體裝置，其特征在于， 所述柵電極包括具備比所述電阻元件具有最小寬度的部分的電阻率低的電阻率的部分。
6. 如權(quán)利要求1的半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個(gè)、柵電極、焊盤的開關(guān)元件，所述電極是所述發(fā)射電極、所述源電極以及所述柵電極的任意一個(gè)，所述電極和所述焊盤通過所述電阻元件電連接。
7. 如權(quán)利要求1的半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體元件是具有發(fā)射電極以及源電極的任意一個(gè)和柵電極的開關(guān)元件，所述電極是所述發(fā)射電極以及源電極的任意 一 個(gè)，所述發(fā)射電才及以及源電才及的任意一個(gè)和所述4冊(cè)電才及通過所述電阻 元件電連接。
8. 如權(quán)利要求1的半導(dǎo)體裝置，其特征在于， 所述半導(dǎo)體元件是具有第一發(fā)射電極以及第一源電極的任意一個(gè)和第二發(fā)射電極以及第二源電極的任意一個(gè)的開關(guān)元件，所述電極是所述第一發(fā)射電極以及所述第一源電才及的任意一個(gè)， 所述第一發(fā)射電極以及第一源電極的任意一個(gè)和所述第二發(fā)射電極以及第二源電極的任意一個(gè)通過所述電阻元件彼此電連接。
9. 一種半導(dǎo)體裝置，其中，具有半導(dǎo)體襯底；半導(dǎo)體元件，具有由所述半導(dǎo)體襯底的一部分 構(gòu)成的溝道區(qū)域和用于控制所述溝道區(qū)域的多個(gè)柵電極；柵極焊盤，與 所述多個(gè)柵電極電連接；柵極布線，用于將所述多個(gè)柵電極的至少一個(gè) 和所述柵極焊盤電連接；多個(gè)電阻元件，設(shè)置在所述柵極布線的中途，與距離所述柵極焊盤比較近的所述多個(gè)柵電極的至少 一 個(gè)相連接 的電阻元件的電阻值，比與距離所述柵極焊盤比較遠(yuǎn)的所述多個(gè)柵電極 的至少 一 個(gè)相連接的電阻元件的電阻值大。
10. —種半導(dǎo)體裝置，具有 半導(dǎo)體襯底，具有槽部；半導(dǎo)體元件，具有由所述半導(dǎo)體襯底的 一部分構(gòu)成的溝道區(qū)域和電極；絕緣膜，覆蓋所述槽部的內(nèi)表面；第一布線，與所述電極電連接且隔著所述絕緣膜設(shè)置在所述槽部中；第二布線，設(shè)置在所述槽部上，并與所述第一布線并聯(lián)電連接。
全文摘要
本發(fā)明的半導(dǎo)體裝置具有半導(dǎo)體襯底(101)、絕緣膜(14b)、半導(dǎo)體元件(EL)和電阻元件(4t)。半導(dǎo)體襯底(101)具有第一槽部(T1)。絕緣膜(14b)覆蓋第一槽部(T1)的內(nèi)表面。半導(dǎo)體襯底(EL)具有電極(13)。電阻元件(4t)以成為針對(duì)流過電極(13)的電流的電阻的方式與電極(13)電連接，且經(jīng)由絕緣膜(14b)設(shè)置在第一槽部(T1)中。由此，能夠得到具有能夠以高可靠性流過大電流的、平面積較小的電阻元件的半導(dǎo)體裝置。
文檔編號(hào)H01L23/522GK101312192SQ20081010911
公開日2008年11月26日 申請(qǐng)日期2008年5月23日 優(yōu)先權(quán)日2007年5月25日
發(fā)明者川上稔, 望月浩一, 茂 楠 申請(qǐng)人:三菱電機(jī)株式會(huì)社