專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明是關于集成電路制作，且特別是關于一種適用于高電壓操作的半 導體裝置及其制造方法。
背景技術：
近年來，隨著半導體集成電路制造技術的發(fā)展，對于形成于單一芯片上 的控制器、存儲器、低電壓操作電路以及高電壓操作電路等構件的需求也隨 之增加，藉以制作出更高集成度的單一芯片系統(tǒng)。
于單一芯片系統(tǒng)內，通常采用了如雙擴散金屬氧化物半導體
(double-diffiised metal oxide semiconductor, DMOS)裝置以及功率半導體器件 (IGBT)等高電壓構件，以改善功率轉換效率并減少電量的損耗。DMOS裝置 具有低功率損耗及高速操作等優(yōu)點，因而成為高電壓構件應用選擇之一。
DMOS裝置大體分類為橫向型DMOS(lateral DMOS， LDMOS)裝置以及 垂直型DMOS(verticalDMOS， VDMOS)裝置等兩類。VDMOS裝置的制備通 常牽涉到外延工藝的使用，而LDMOS裝置的制備則不一定需要使用外延工 藝可采用標準互補型金屬氧化物半導體(CMOS)工藝，因此具有較佳的工藝整 合性。然而，相較于VDMOS裝置，LDMOS裝置具有較高的導通電阻(Rds一on) 以及需要較大的器件間距(pitch)。因此隨著單一芯片系統(tǒng)尺寸的縮小趨勢，便 需要針對LDMOS裝置的高導通電阻及器件間距進行改善，以提升其應用性。
請參照圖1，顯示了一種已知水平型雙擴散金屬氧化物半導體(LDMOS) 裝置的剖面情形。
如圖l所示，LDMOS裝置主要包括一P型硅襯底100，其一部分內設置有一 N型阱102。于N型阱102與P型硅襯底l(JO交接處的表面"則分別設置 有一場氧化物(fieldoxide， FOX)104，因而藉由這些場氧化物104而大體定義 了設置LDMOS裝置的主動區(qū)。這些場氧化物104是藉由已知場氧化物法所 形成。位于場氧化物104間內的N型阱102內則設置有一 P型基體(body)區(qū) 106，其是形成于N型阱102的一部分內且大體鄰近位相對左側的場氧化物 104。于P型基體區(qū)106內另外設置有一N-區(qū)113、 一N+區(qū)114S以及一 P+ 區(qū)116，其中N-區(qū)113是為一淺摻雜區(qū)(lightly doped region),而P+區(qū)116是 相鄰于N+區(qū)114S且此二區(qū)域是為P型基體區(qū)106表面所露出以作為源極和 基體的接觸區(qū)。于P型基體區(qū)106與右側的場氧化物104間的N型阱102內 則另外設置有一 N+區(qū)114D，以作為漏極。介于場氧化物104的N型阱102 的表面的一部分上則形成有一柵堆疊物G，以作為一柵極之用，其包括依序 堆疊于N型阱102表面上的柵介電層110、柵電極108。于柵堆疊物G內的 柵介電層110與柵電極108的對稱側邊上則設置有間隔物112。柵堆疊物G 在此部分覆蓋P型基體區(qū)106且覆蓋了 N-區(qū)113。
在此，于圖1所示的LDMOS裝置中，標號L顯示了通道長度(channel length),是定義為N-區(qū)113至位于柵堆疊物G下方的P型基體區(qū)106 —側的 距離。另外標號P顯示器件間距(pitch)，是定義為N+區(qū)114S與P+區(qū)116交 接處至另一N+區(qū)114D的中點間的距離。然而，如此水平地設置于P型襯底 100上表面上的柵堆疊物G恐不利于器件間距P的縮減，因此亦不利于 LDMOS裝置的導通電阻(Rds—on)的降低。
發(fā)明內容
本發(fā)明提供了一種半導體裝置及其制造方法，適合于高電壓構件的應用 與制備。
依據(jù)一實施例，本發(fā)明的半導體裝置，包括
一襯底，具有一第一導電性；多個隔離結構，設置于所述襯底的表面；一阱，設置于所述隔離結構間的所述襯底內，具有相反于所述第一導電性的 一第二導電性以及一露出表面； 一基體區(qū)，設置于所述阱的一部分中，具有
相同于所述襯底的所述第一導電性以及一凹表面；一柵堆疊物，設置于所述 襯底的一部分上，部分覆蓋所述阱的所述露出表面與所述基體區(qū)的所述凹表 面；一漏極區(qū)，設置于所述阱的另一部分中且未為所述柵堆疊物所覆蓋，具 有所述第二導電性；一源極區(qū)，設置于所述基體區(qū)的一部分中，具有所述第 二導電性；以及一基體接觸區(qū)，設置于所述基體區(qū)的另一部分中，具有所述 第一導電性且鄰近所述源極區(qū)。
依據(jù)另一實施例，本發(fā)明的半導體裝置的制造方法，包括 提供一半導體襯底，其內設置有一阱，其中所述半導體襯底具有一第一 導電性，而所述阱具有相反于所述第一導電性的一第二導電性與一露出表面 ;于所述半導體襯底的表面上形成多個隔離結構，其中所述隔離結構之一是 形成于所述阱內的所述半導體襯底之上；形成圖案化的一屏蔽層于所述半導 體襯底上，以露出位于所述阱內的所述隔離結構；執(zhí)行一離子注入步驟，以 所述屏蔽層作為刻蝕掩膜，以于所述阱內的所述隔離結構的下方形成一基體 區(qū)，所述基體區(qū)具有一第一導電性；執(zhí)行一刻蝕步驟，以所述屏蔽層作為刻 蝕掩膜，刻蝕去除所述阱內的所述隔離結構，以露出所述基體區(qū)，其中所述 基體區(qū)具有低于鄰近的所述半導體襯底的一凹表面；去除所述屏蔽層；形成 圖案化的一柵堆疊物，部分覆蓋所述基體區(qū)的所述凹表面以及鄰近所述基體 區(qū)的所述阱的表面；于所述基體區(qū)的一部分內以及所述阱的一部分內分別形 成一源極區(qū)與一漏極區(qū)，其中所述源極區(qū)與所述漏極區(qū)并未為所述柵堆疊物 所覆蓋且具有所述第二導電性；以及于所述基體區(qū)的另一部分內形成一基體 接觸區(qū)，所述基體接觸區(qū)相鄰于所述源極區(qū)且未為所述柵堆疊物所覆蓋并具 有所述第一導電性。
本發(fā)明所述方案，有利于器件間距P的縮減，因此亦有利于LDMOS裝 置的導通電阻(Rds一on)的降低。
圖1顯示了已知的水平型雙擴散金屬氧化物半導體(LDMOS)裝置的剖面 情形；以及
圖2~圖7為一系列示意圖，分別顯示了依據(jù)本發(fā)明一實施例的水平型雙 擴散金屬氧化物半導體(LDMOS)裝置于不同制作步驟中的剖面情形。
具體實施例方式
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特 舉一較佳實施例，并配合所附圖示，作詳細說明如下
請參照圖2~圖7所示的一系列示意圖，分別顯示了依據(jù)本發(fā)明一實施例 的水平型雙擴散金屬氧化物半導體(LDMOS)裝置的制作情形，藉以制備出具 有較低導通電阻的LDMOS裝置。
請參照圖2，首先提供一半導體襯底200，其內設置有一阱202，阱202 的導電性相異于襯底200的導電性，其摻雜濃度例如介于1012~1013原子/每平 方公分。在此，半導體襯底200例如為外延層襯底一絕緣層上覆硅(SOI)襯 底或塊狀硅襯底。半導體襯底200具有一第一導電性，例如為P型或N型導 電性，且較佳地為P型導電性，其摻雜濃度例如介于10" l(^原子/每平方公 分。阱202可藉由已知離子注入方法并釆用適當?shù)恼谡?未顯示)所形成。接著， 于半導體襯底200上坦覆地形成一墊氧化物層204以及一墊氮化物層206，其 依序堆疊于半導體襯底200上。接著藉由一光刻與刻蝕步驟(皆未顯示)，以于 墊氧化物層204與墊氮化物層206內形成數(shù)個開口，以分別部分露出其下方 的半導體襯底200。在此，開口是繪示為位于兩側的開口 OP1以及居中的開 口OP2，其中開口OP2的尺寸略大于開口OPl的尺寸，但并不以此為限，開 口 OP2的尺寸亦可等同于或小于開口 0P1的尺寸。開口 OP1分別露出其下方 的半導體襯底200及阱202的一部分，而開口 OP2則僅露出阱202的一部分。 上述墊氧化物層204的材質例如為二氧化硅，而墊氮化物層206的材質例如為氮化硅。
請參照圖3，接著于開口 0P1與開口 OP2內分別形成隔離結構208a與 208b。而于形成隔離結構208a與208b之后，形成圖案化的遮罩層210并露 出隔離結構208b及其鄰近的墊氮化物層206。接著執(zhí)行一 離子注入步驟 212，以于隔離結構208b下方的阱202內形成一基體(body)區(qū)214，基體區(qū)214 具有相同于襯底200的導電性，其摻雜濃度例如介于1012~1014原子/每平方公 分。如圖3所示，隔離結構208a與208b是繪示為場氧化物(field oxide， FOX)， 其是由熱氧化法所形成，但隔離結構208a與208b并不以場氧化物加以限制， 其亦可采用如淺溝槽隔離物(shallow trench isolation, STI)的其他隔離結構。基 體區(qū)214亦可早于隔離結構208a與208b前先行形成，其可藉由搭配適當遮 罩以及N型或P型離子的使用而形成。上述掩膜層210的材質例如為光致抗 蝕劑材料。
請參照圖4，接著藉由一刻蝕步驟(未顯示)以去除隔離結構208b后，接 著刻蝕去除遮罩210、墊氮化物層206以及墊氧化物層204等膜層，進而露出 了隔離結構208a以及基體區(qū)214的表面250。在此，基體區(qū)214的表面為低 于半導體襯底200表面的一凹面250，此凹面250為圓滑化的表面，因而使得 基體區(qū)214具有大體U型的一剖面情形。接著則于半導體襯底200上依序形 成柵介電層216與一導電層218，藉以順應地覆蓋半導體襯底200、凹面250 與隔離結構208a的表面。如圖4所示，柵介電層216的形成方式例如為熱氧 化法，因此其材質可為氧化硅材質，且先前形成于第一阱202內的基體區(qū)214 于柵介電層216形成時將進一步擴散而形成了一經(jīng)擴散的基體區(qū)214'，而柵 介電層216與導電層218則順應地依序形成于半導體襯底200上而具有部分 凹陷與部分凸起的表面。導電層218的材質則可為經(jīng)摻雜的多晶硅或硅化鎢 的金屬材料。
請參照圖5，接著，形成一圖案化的掩膜層(未顯示)于導電層218上，并 露出部分導電層218。接著執(zhí)行一刻蝕步驟(未顯示)以移除為此圖案化的掩膜層所露出的導電層218與柵介電層216部分，進而分別于半導體襯底200 的一部分上形成兩分隔的柵堆疊物Gl與G2，其分別部份覆蓋基體區(qū)214'的 一部分并露出柵堆疊物Gl與G2間的基體區(qū)214'部分。接著形成一圖案化的 遮罩層220，以部分露出柵堆疊物Gl與G2及其間的基體區(qū)214'。接著執(zhí)行 一離子注入步驟222,以摻雜具有相同于阱202導電性的摻質，以于基體區(qū) 214'的一部分內形成淺摻雜區(qū)224。離子注入步驟222所采用的摻雜濃度例如 介于1012~1013原子/每平方公分。
請參照圖6，于去除圖案化的掩膜層220后，接著于柵堆疊物Gl與G2 的對應側壁上分別形成一間隔物226。接著藉由適當布植遮罩(未顯示)的應用， 以摻雜具有相同于阱202導電性的摻質于基體區(qū)214'與阱202內，以分別形 成一源極區(qū)228s與一漏極區(qū)228d，所采用的摻雜濃度例如介于1014 1015原子 /每平方公分。接著藉由另一適當布植遮罩(未顯示)的應用，以摻雜具有相異 于阱202導電性的摻質于基體區(qū)214'內，以形成一基體接觸區(qū)230，其所采用 的摻雜濃度例如介于1014~1015原子/每平方公分，且此基體接觸區(qū)230大體位 于兩個源極區(qū)228s中間，而源極區(qū)228s分別鄰近淺摻雜區(qū)224并接觸之。
如圖6所示，在此LDMOS裝置是繪示為具有兩對應設置的LDMOS器 件，其是相對基體接觸物230而鏡像對稱地設置于半導體襯底200之上。在 此，于圖6所示的LDM0S裝置中，標號L'顯示了各LDMOS器件的通道長 度(channel length),是定義為淺摻雜區(qū)224至位于柵堆疊物Gl與G2下方的P 型基體區(qū)214'的一側的距離。另外標號P'則顯示了各LDMOS器件的器件間 距(pitch)，是定義為基體接觸區(qū)230與各源極區(qū)228s的交界處至漏極區(qū)228d 的中點間的距離。因此，參照圖6所示結果，由于基體區(qū)214'具有低于鄰近 半導體基板200表面的一凹面，因而使得后續(xù)形成的柵堆疊物Gl與G2可部 分地設置于上述凹面之上而非整體水平地座落于半導體襯底200之上，進而 縮減了位于半導體基板200上的柵堆疊物Gl與G2的水平長度。因此，相較 于圖1所示的LDMOS裝置，如圖6所示的LDMOS裝置內的器件間距P進一步獲得縮減，如此可降低其導通電阻(Iids—on)。
再者，由于基體區(qū)214'是于柵堆疊物G1與G2形成之前先行形成，因此 對于圖6所示的LDMOS裝置內的LDMOS器件的通道長度L'可藉由于定義 柵堆疊物Gl與G2的刻蝕步驟而控制，因此可較精準地控制其通道長度L'， 且可藉由基體區(qū)214'內不同場氧化層寬度的調整而形成不同通道長度的器件。
請繼續(xù)參照圖7，接著可坦覆地形成一層間介電層230于圖6所示的結構 上。接著于層間介電層230之內形成數(shù)個電性獨立的導電接觸物232d與232s， 以分別接觸各漏極228d、基體接觸區(qū)230與各源極區(qū)228s。接著于層間介電 層230上形成數(shù)條電性獨立的導線234，這些導線234分別覆蓋了導電接觸物 232d與232s，進而與其下方的LDMOS器件的一部分形成電連結關系。上述 導電接觸物232d與232s以及導線234可藉由已知接觸物與導線的工藝所形 成，其材質可為如經(jīng)摻雜的多晶硅、鎢或鋁等導電材料。在此，導電接觸物 232s則同時接觸了基體接觸區(qū)230及相鄰的源極228s。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何 熟悉本領域相關人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動 與潤飾，因此本發(fā)明的保護范圍當視后附的權利要求的范圍為準。
ii
權利要求
1、一種半導體裝置，適用于高電壓操作，其特征在于，所述裝置包括一襯底，具有一第一導電性；多個隔離結構，設置于所述襯底的表面；一阱，設置于所述隔離結構間的所述襯底內，具有相反于所述第一導電性的一第二導電性以及一露出表面；一基體區(qū)，設置于所述阱的一部分中，具有相同于所述襯底的所述第一導電性以及一凹表面；一柵堆疊物，設置于所述襯底的一部分上，部分覆蓋所述阱的所述露出表面與所述基體區(qū)的所述凹表面；一漏極區(qū)，設置于所述阱的另一部分中且未為所述柵堆疊物所覆蓋，具有所述第二導電性；一源極區(qū)，設置于所述基體區(qū)的一部分中，具有所述第二導電性；以及一基體接觸區(qū)，設置于所述基體區(qū)的另一部分中，具有所述第一導電性且鄰近所述源極區(qū)。
2、 如權利要求l所述裝置，其特征在于，所述第一導電性為P型導電性 而所述第二導電性為N型導電性。
3、 如權利要求l所述裝置，其特征在于，所述基體區(qū)不接觸所述隔離結構。
4、 如權利要求l所述裝置，其特征在于，所述源極區(qū)與所述漏極區(qū)內的 摻質濃度高于所述阱內的摻質濃度，而所述基體接觸區(qū)的摻質濃度高于所述 基體區(qū)內的摻質濃度。
5、 如權利要求l所述裝置，其特征在于，所述柵堆疊物具有一非平整表面。
6、 如權利要求l所述裝置，其特征在于，所述基體區(qū)的所述凹表面為低于所述襯底的所述露出表面的一平滑化表面。
7、 如權利要求1所述裝置，其特征在于，基體區(qū)具有大體U型的一剖面。
8、 如權利要求l所述裝置，其特征在于，所述裝置更包括一淺摻雜區(qū)， 設置于所述基體區(qū)內且相鄰于所述源極區(qū)但不相鄰于所述基體接觸區(qū)。
9、 一種半導體裝置的制造方法，所述半導體裝置適用于高電壓操作，所述方法包括提供一半導體襯底，其內設置有一阱，其中所述半導體襯底具有一第一導 電性，而所述阱具有相反于所述第一導電性的一第二導電性與一露出表面；于所述半導體襯底的表面上形成多個隔離結構，其中所述隔離結構之一 是形成于所述阱內的所述半導體襯底之上；形成圖案化的一屏蔽層于所述半導體襯底上，以露出位于所述阱內的所述隔離結構；執(zhí)行一離子注入步驟，以所述屏蔽層作為刻蝕掩膜，以于所述阱內的所述隔離結構的下方形成一基體區(qū)，所述基體區(qū)具有一第一導電性；執(zhí)行一刻蝕步驟，以所述屏蔽層作為刻蝕掩膜，刻蝕去除所述阱內的所述隔離結構，以露出所述基體區(qū)，其中所述基體區(qū)具有低于鄰近的所述半導體襯底的一凹表面； 去除所述屏蔽層；形成圖案化的一柵堆疊物，部分覆蓋所述基體區(qū)的所述凹表面以及鄰近 所述基體區(qū)的所述阱的表面；于所述基體區(qū)的一部分內以及所述阱的一部分內分別形成一源極區(qū)與一 漏極區(qū)，其中所述源極區(qū)與所述漏極區(qū)并未為所述柵堆疊物所覆蓋且具有所 述第二導電性；以及于所述基體區(qū)的另一部分內形成一基體接觸區(qū)，所述基體接觸區(qū)相鄰于 所述源極區(qū)且未為所述柵堆疊物所覆蓋且具有所述第一導電性。
10、 如權利要求9所述方法，其特征在于，所述第一導電性為P型導電性而所述第二導電性為N型導電性。
11、 如權利要求9所述方法，其特征在于，所述基體區(qū)不接觸所述隔離 結構。
12、 如權利要求9所述方法，其特征在于，所述源極區(qū)與所述漏極區(qū)內 的摻質濃度高于所述阱內的摻質濃度，而所述基體接觸區(qū)的摻質濃度高于所 述基體區(qū)內的摻質濃度。
13、 如權利要求9所述方法，其特征在于，所述柵堆疊物具有一非平整 表面。
14、 如權利要求9所述方法，其特征在于，所述基體區(qū)的所述凹表面為 一平滑化表面。
15、 如權利要求9所述方法，其特征在于，基體區(qū)具有大體U型的一剖面。
16、 如權利要求9所述方法，其特征在于，于所述基體區(qū)的一部分內以 及所述阱的一部分內分別形成所述源極區(qū)與所述漏極區(qū)之前，更包括于所述 基體區(qū)內形成一淺摻雜區(qū)的步驟，所述淺摻雜區(qū)具有所述第二導電性且未為 所述柵堆疊物所覆蓋。
全文摘要
本發(fā)明公開了一種半導體裝置及其制造方法，適用于高電壓操作，所述裝置包括一襯底，具有一第一導電性；多個隔離結構，設置于襯底的表面；一阱，設置于隔離結構間的所述襯底內，具有相反于所述第一導電性的一第二導電性以及一露出表面；一基體區(qū)，設置于阱的一部分中，具有相同于襯底的第一導電性以及一凹表面；一柵堆疊物，設置于襯底的一部分上，部分覆蓋所述阱的所述露出表面與所述基體區(qū)的所述凹表面；一漏極區(qū)，設置于所述阱的另一部分中且未為所述柵堆疊物所覆蓋，具有所述第二導電性；一源極區(qū)，設置于所述基體區(qū)的一部分中，具有所述第二導電性；以及一基體接觸區(qū)，設置于所述基體區(qū)的另一部分中，具有所述第一導電性且鄰近所述源極區(qū)。
文檔編號H01L29/78GK101621072SQ20081012725
公開日2010年1月6日 申請日期2008年6月30日 優(yōu)先權日2008年6月30日
發(fā)明者陳柏安 申請人:新唐科技股份有限公司