專利名稱：非易失性半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及半導體電路器件，尤其涉及在隨著電源電路縮小而芯 片面積縮小中有效的技術。
背景技術：
開發(fā)出j口閃速EPROM (Electrically Eraseable and Programmable ROM:可擦可編程只讀存儲器)那樣的非易失性半導體存儲器作為便 攜用終端、數(shù)字照相機以及便攜用計算機卡等裝置中的高密度存儲介 質(zhì)。為了將存儲器單元作為上述存儲介質(zhì)而使用，除了要求通過提高 集成度來降低成本之外，還要求降低功耗。尤其是在閃速存儲器中在 增大集成度的同時還需要一次重寫大量數(shù)據(jù)，因此，降低耗電是重要 的。
在通常的閃速存儲器中，為了對單元進行寫入、擦除而內(nèi)置有產(chǎn) 生高于電源電壓的電壓的電荷泵電路即升壓電路。該電荷泵電路的構 成充電路徑和放電路徑的開關使用MOS晶體管，由充電路徑對充電 電容器施加輸入電源來存儲電荷，并進一 步由放電^各徑對充電電容器 施加輸入電源而增加到充電電荷中，將該相加后的電荷移至輸出用電 容器，從而來進行電壓的升壓。此時，為了得到較高的存儲器工作電 壓而需要連接多級電荷泵電路，因此導致電路面積增加。即，越是較 高的存儲器工作電壓，電荷泵電路的占有面積就越大。因此，降低在 電荷泵電路中產(chǎn)生的電壓而使存儲器工作，是可以縮小芯片面積和降 低功耗的重要因素。
在此，在專利文獻1中公開了如下技術在分裂柵(split gate) 式存儲器單元中，在進行擦除動作時對存儲器柵極施加負電壓，從而 來進行擦除動作。在這樣的擦除動作中，為了施加負電壓而需要負電
源。在此，電荷泵電3各包括正電源用的電荷泵電路和負電源用的電荷 泵電路，在由電荷泵電路進行的擦除動作中，僅負電源用電荷泵電路 有助于產(chǎn)生負電源，因此，需要具有能達到擦除電壓能力的較大的負 電源發(fā)生用電荷泵電路。
申請人對公知文獻進行了調(diào)查，結果發(fā)現(xiàn)以下文獻作為本發(fā)明的 關l"關技術。
在專利文獻2中公開了如下技術在NAND型閃速存儲器中，在 字線的上部形成增壓板，在進行程序工作時施加于增壓板上的電壓增 加，^v而利用電容耦合來增加字線的電壓。
在專利文獻3中公開了如下技術在NAND型閃速存儲器中，對 選擇字線施加了寫入電壓后，對相鄰的寫入非選擇字線施加增壓電 壓，從而利用兩字線之間的電容耦合來對選4奪字線電位進行升壓。
在專利文獻4中公開了如下技術在雙MONOS ( Meta卜Oxide 一 Niride - Oxide — Semiconductor )型存4諸器單元中，利用選擇柵極字 線之間的電容耦合來將選擇柵極電位升壓至適于讀出的電位。
在專利文獻5中公開了如下技術在NAND型閃速存儲器中，通 過使相鄰的字線為浮置狀態(tài)，來減小字線的CR延遲。
專利文獻1:日本特開2004- 186452號公報
專利文獻2:日本特開平11 - 163306號^>凈艮
專利文獻3:日本特開2006 - 302411號乂>沖艮
專利文獻4:日本特開2003 - 151290號公報
專利文獻5:日本特開2005 - 285185號公凈艮

發(fā)明內(nèi)容
在專利文獻1公開的技術中，由于需要具有能達到擦除電壓能力 的較大的負電源發(fā)生用電荷泵電路，因此，即使使存儲器單元陣列區(qū) 域內(nèi)的存儲器單元微細化，在用同一擦除電壓進行擦除時，也還是需 要較大的電荷泵電路。因此，即使使存儲器單元更加微細化，也不會 關系到負電源發(fā)生用電荷泵電路的占有面積的縮小。由此，僅是利用
存儲器單元的微細化來縮小存儲器單元陣列，難以有效縮小芯片面 積。
在上述專利文獻2~4中公開的方法是在進行程序或讀出動作時 所使用的技術，并非著眼于使用負電壓的擦除動作。因此，對于負電 壓發(fā)生用電荷泵電路沒有任何記載。因此，即使應用了專利文獻l所 公開的技術，即使關系到降低正電壓發(fā)生用電荷泵電路的面積，也不 會關系到降低負電壓發(fā)生用電荷泵電路的占有面積。
根據(jù)專利文獻2 ~ 4 ，由于利用相鄰的柵電極之間的電容耦合來對 所希望的柵電極的電位進行升壓，因此，不需要相當于升壓量的電荷 泵電路，能夠縮小電路面積。例如，當利用柵電極G2的電位變化來 對柵電極G1的電位進行升壓時，以(柵電極G1的電位升壓)=(柵 電極Gl與柵電極G2的電容耦合比)x (柵電極G2的電位變化)來 表示，能夠縮小相當于該升壓量的電荷泵電路面積。但是，其中，關 于(柵電極Gl與柵電極G2的電容耦合比)是取決于存儲器單元構 造的值，因此，若要進一步提高(斥冊電極G1的電位升壓)，需要增 大(柵電極G2的電位變化)，可升壓的電壓范圍受到限制。
本發(fā)明的目的在于提供一種如下的非易失性半導體存儲器件縮 小產(chǎn)生使用負電壓來進行擦除動作的存儲器單元的負電壓的電荷泵 電路面積、芯片面積較小。
本發(fā)明的另 一 目的在于提供如下這樣的非易失性半導體存儲器 件通過使取決于存儲器單元構造和柵電極G2的電位變化量的可升 壓的電壓量變得可進一步升壓，從而不限于縮小負電源發(fā)生用電荷泵 電路面積，還可縮小產(chǎn)生正負電源的電荷泵電路面積，且芯片面積較 小。
簡單說明本發(fā)明申請所公開的發(fā)明中具有代表性的技術方案的
概要如下。
本發(fā)明的非易失性半導體存儲器件，具有半導體襯底、形成于上 述半導體襯底上的第 一 電荷存儲膜、形成于上述第 一 電荷存儲膜上的
第一柵電極、與上述第一柵電極相鄰而形成的第二柵電極、用于控制
上述第一柵電極和上述第二柵電極的電位的控制電路，在進行與存儲 于上述第 一 電荷存儲膜上的電荷量對應的數(shù)據(jù)的擦除動作時，上述控 制電路進行工作，以向上述第一柵電極供給第一電位，向上述第二柵 電極供給第二電位，其后，上述控制電路進行工作，以使上述第一柵 電極成為浮置狀態(tài)，其后，為使上述第一柵電極的電位從上述第一電 位成為低于上述第一電位的負第三電位，上述控制電路進行工作，以 向上述第二柵電極供給低于上述第二電位的第四電位。
本發(fā)明的另一非易失性半導體存儲器件，具有半導體襯底、形成 于上述半導體襯底上的第一電荷存儲膜、形成于上述第一電荷存儲膜 上的第一柵電極、與上述第一柵電極相鄰而形成的第二柵電極、形成 于上述半導體襯底上的第二電荷存儲膜、形成于上述第二電荷存儲膜 上的第三4冊電極、與上述第三柵電極相鄰而形成的第四4冊電極、用于 控制上述第一柵電極、上述第二柵電極、上述第三柵電極和上述第四 柵電極的電位的控制電路，在進行與存儲于上述第二電荷存儲膜上的 電荷量對應的數(shù)據(jù)的重寫動作時，上述控制電路進行工作，以向上述 第一柵電極供給第一電位，向上述第二柵電極供給第二電位，向上述 第三柵電極供給第三電位，向上述第四柵電極供給第四電位，上述控 制電路進行工作，以使上述第一柵電極和上述第三柵電極成為浮置狀 態(tài)，為使上述第一柵電極的電位變成第五電位，上述控制電路進行工 作，以向上述第二柵電極供給第六電位，其后，為成為上述第三電位 和上述第六電位之間的中間電位、即第七電位，上述控制電路進行工 作，將上述第一柵電極和上述第三柵電極電連接，其后，上述控制電 路進行工作，通過電切斷上述第三柵電極和上述第一柵電極來使上述 第一柵電極和上述第三柵電極成為浮置狀態(tài)，其后，為使上述第三柵 電極的電位變成第八電位，上述控制電^各進行工作，以向上述第四柵 電極供給第九電位，在上述第六電位大于上述第二電位時，上述第九 電位大于上述第四電位，在上述第六電位小于上述第二電位時，上述 第九電位小于上述第四電位。
本發(fā)明的另一非易失性半導體存儲器件，具有半導體襯底、形成于上述半導體襯底上的第一電荷存儲膜、形成于上述第一電荷存儲 膜上的第一柵電極、與上述第一柵電極相鄰而形成的第二柵電極、形 成于上述半導體襯底上的第二電荷存儲膜、形成于上述第二電荷存儲 膜上的第三柵電極、與上述第三柵電極相鄰而形成的第四柵電極、用 于使上述第一柵電極為浮置狀態(tài)的第一開關、用于使上述第二柵電極 為浮置狀態(tài)的第二開關。
在本申請公開的發(fā)明的非易失性半導體存儲器件中，能夠減小負 電源發(fā)生用電荷泵電路的規(guī)?；蛳撾娐繁旧恚蛘吣軌驕p小正電 源發(fā)生用電荷泵電路的規(guī)模，能夠縮小芯片面積。


圖1是實施方式1的非易失性半導體存儲器件的框圖。
圖2是表示實施方式1的非易失性半導體存儲器件中的存儲器單 元的剖一見圖。
圖3是表示實施方式1的存儲器柵極與相鄰的存儲器柵極的連接 區(qū)域的局部俯視圖。
圖4是使實施方式1的存儲器柵極為浮置狀態(tài)的開關晶體管區(qū)域 的等效電^各圖。
圖5是用于使實施方式1的存儲器柵極與另一存儲器柵極連接的
開關晶體管區(qū)域的等效電路圖。
圖6是表示實施方式1的非易失性半導體存儲器件中的擦除動作
的時序圖。
圖7是用于說明圖6的擦除動作的圖。
圖8是接著圖7用于說明圖6的擦除順序的圖。
圖9是接著圖8用于說明圖6的擦除順序的圖。
圖IO是接著圖9用于說明圖6的擦除順序的圖。
圖11是接著圖IO用于說明圖6的擦除順序的圖。
圖12是表示實施方式2的非易失性半導體存儲器件中的擦除動
作的時序圖。
圖13是使實施方式3的存儲器柵極為浮置狀態(tài)的開關晶體管區(qū) 域的等效電路圖。
圖14是用于使實施方式3的存儲器柵極與另一存儲器柵極連接 的開關晶體管區(qū)域的等效電路圖。
圖15是表示實施方式3的非易失性半導體存儲器件中的擦除動 作的時序圖。
圖16是用于說明圖15的擦除動作的圖。 圖17是接著圖16用于說明圖15的擦除順序的圖。 圖18是接著圖17用于說明圖15的擦除順序的圖。 圖19是接著圖18用于說明圖15的擦除順序的圖。 圖20是接著圖19用于說明圖15的擦除順序的圖。 圖21是接著圖20用于說明圖15的擦除順序的圖。 圖22是接著圖21用于說明圖15的擦除順序的圖。 圖23是接著圖22用于說明圖15的擦除順序的圖。 圖24是接著圖23用于說明圖15的擦除順序的圖。 圖25是表示實施方式4的非易失性半導體存儲器件中的存儲器 單元的剖一見圖。
圖26是表示實施方式4的存儲器柵極與相鄰的存儲器柵極的連 接區(qū)域的局部俯視圖。
圖27是使實施方式4的存儲器柵極為浮置狀態(tài)的開關晶體管區(qū) 域的等效電路圖。
圖28是用于使實施方式4的存儲器柵極與另一存儲器柵極連接 的開關晶體管區(qū)域的等效電路圖。
圖29是使實施方式4的選擇柵極為浮置狀態(tài)的開關晶體管區(qū)域 的等效電路圖。
圖30是表示實施方式4的非易失性半導體存儲器件中的擦除動
作的時序圖。
圖31是用于說明圖30的擦除動作的圖。
圖32是接著圖31用于說明圖30的擦除順序的圖。
圖33是接著圖32用于說明圖30的擦除順序的圖。 圖34是接著圖33用于說明圖30的擦除順序的圖。 圖35是接著圖34用于說明圖30的擦除順序的圖。 圖36是接著圖35用于說明圖30的擦除順序的圖。 圖37是表示實施方式5的存儲器柵極與相鄰的存儲器柵極的連
接區(qū)域的局部俯視圖。
圖38是使實施方式5的字線為浮置狀態(tài)的開關晶體管區(qū)域的等
效電^各圖。
圖39是用于使實施方式5的字線與另一字線連接的開關晶體管
區(qū)域的等效電路圖。
圖40是表示實施方式5的非易失性半導體存儲器件中的擦除動
作的時序圖。
圖41是用于說明圖40的擦除動作的圖。
圖42是接著圖41用于說明圖40的擦除順序的圖。
圖43是接著圖42用于說明圖40的擦除順序的圖。
圖44是接著圖43用于說明圖40的擦除順序的圖。
圖45是接著圖44用于說明圖40的擦除順序的圖。
圖46是表示實施方式6的非易失性半導體存儲器件中的存儲器
單元的剖視圖。
圖47是表示實施方式7中的存儲器單元陣列構成的一例子的圖。
圖48是表示將圖47中的1個存儲器網(wǎng)內(nèi)的各存儲器塊連接的開 關晶體管的示意圖。
圖49是包括圖48的開關晶體管的等效電路圖。
圖50是表示實施方式7的非易失性半導體存儲器件中的擦除動 作的一部分的時序圖。
圖51是表示實施方式8中的存儲器單元陣列構成的一例子的圖。
圖52是包括圖51的開關晶體管的等效電路圖。
圖53是表示實施方式8的非易失性半導體存儲器件中的擦除動 作的一部分的時序圖。
圖54是包括實施方式9的非易失性半導體存儲器件中的開關晶 體管的等效電路圖。
圖55是表示實施方式9的非易失性半導體存儲器件中的擦除動 作的一部分的時序圖。
圖56是表示在實施方式10的非易失性半導體存儲器件中，使用 FN隧道電流的擦除方式與使用帶間隧道現(xiàn)象的擦除方式所需要的每 1個單元中的擦除電流的圖。
圖57是表示實施方式12中的開關晶體管的構成例的圖。
圖58是表示實施方式13中的開關晶體管的構成例的圖。
具體實施例方式
以下，參照附圖詳細說明本發(fā)明的實施方式。在用于說明實施方 式的所有附圖中，原則上對同樣的構件標注相同的附圖標記。 (實施方式1 )
圖1表示實施方式1所示的非易失性半導體存儲器件的框圖。實 施方式1的非易失性半導體存儲器件包括控制電路1、輸入輸出電路 2、地址緩沖器3、行譯碼器4、列譯碼器5、校驗讀出放大電路6、 高速讀出放大電路7、寫入電路8、存儲器單元陣列9以及電源電路 10等?？刂齐娐?暫時保存由連接目標的微型計算機等主機輸入的控 制用信號并進行工作邏輯的控制?？刂齐娐?進行存儲器單元陣列9 內(nèi)的存儲器單元的柵電極的電位控制，對此將在后詳細敘述。輸入輸 出電路2輸入輸出自存儲器單元陣列9讀出的或向存儲器單元陣列9 寫入的數(shù)據(jù)、程序數(shù)據(jù)等各種數(shù)據(jù)。地址緩沖器3暫時保存自外部輸 入的地址。
地址緩沖器3分別與行譯碼器4及列譯碼器5連接。行譯碼器4 基于自地址緩沖器3輸出的行地址進行譯碼，列譯碼器5基于自地址 緩沖器3輸出的列地址進行譯碼。校驗讀出放大電路6是用于擦除/ 寫入校驗的讀出放大器，高速讀出放大電路7是在數(shù)據(jù)讀出時所使用 的讀出用讀出放大器。寫入電路8鎖存經(jīng)輸入輸出電路2輸入的寫入
數(shù)據(jù)，進行數(shù)據(jù)寫入的控制。電源電路10包括用于生成在數(shù)據(jù)寫入、 擦除、校驗時等所使用的各種電壓的電源發(fā)生電路；以及生成任意電 壓值來提供給寫入電路的電流修整電路11等。
存儲器單元陣列9將作為存儲最小單元的存儲器單元合乎規(guī)則地 排列成矩陣狀。圖2表示設于該存儲器單元陣列9中的存儲器單元的 剖視圖。該存儲器單元在硅襯底100上分開形成有使存儲器工作的柵 電極101 (MG)(存儲器柵極)、和進行單元選擇的柵電極102(CG)
(選擇柵極、控制柵極)。存儲器柵極的柵絕緣膜是由氧化硅膜103 和氧化硅膜104這兩個氧化硅膜夾著作為電荷存儲膜的氮化硅膜105 的構造，成為所謂的MONOS ( Metal — Oxide — Niride - Oxide -Semiconductor)構造，通過對氮化硅模105注入或釋放電荷來作為存 儲器進行工作。由于存儲器柵極和選擇柵極在存儲器單元陣列9內(nèi)平 行配置，因此成為兩柵極之間的電容較大、相對于存儲器柵極而言的 選擇柵極的電容耦合比(例如電容耦合比0.8)較大的構造。另夕卜， 106、 107分別是存儲器單元的擴散層。
接著，作為該存儲器單元的基本動作，對(1)寫入、(2)擦除、
(3)讀出這三個動作進行說明。在本說明書中，將在電荷存儲膜內(nèi) 增加電荷的動作作為寫入動作，將減少電荷的工作作為擦除動作。在 實施方式1中，為了便于說明，對用由n溝道型MOS形成的存儲器 單元進行說明，但在原理上也同樣能夠適用于由p溝道型MOS形成 的存儲器單元。
(1 )寫入動作時，對存儲器柵極側(cè)擴散層106施加正電位(4.5V)， 對選擇柵極側(cè)擴散層107施加與襯底相同的接地電位。通過對存儲器 柵極101施加較高的斥冊極過驅(qū)動電壓(10V),從而使存儲器斥冊極下 方的溝道成為導通狀態(tài)。在此，通過使選擇柵極102的電位為比閾值 高出例如0.1 ~ 0.2V的值，使其成為導通狀態(tài)。在該電壓條件下，在 存儲器柵極_選擇柵極之間下方的溝道區(qū)域產(chǎn)生較強的電場，產(chǎn)生較 多的熱電子。通過將所產(chǎn)生的熱電子的一部分注入存儲器柵極側(cè)來進 行寫入。通常，該現(xiàn)象被稱作源極端注入(source side injection: SSI)。(2) 擦除動作時，通過對存儲器柵極(柵電極101 )施加負電位
(-6V),對存儲器^H及側(cè)擴散層106施加正電位(6V)，從而在 擴散層端部的存儲器柵極與擴散層106重疊的區(qū)域產(chǎn)生強反轉(zhuǎn)，由此 引起帶間隧道現(xiàn)象，能夠生成空穴。在該存儲器單元中，產(chǎn)生的空穴 向溝道方向加速，被存儲器柵極的偏壓吸引而注入到氮化硅膜105中， 由此進行擦除動作。即，可通過注入空穴來降低通過注入熱電子而上 升了的存儲器柵極的閾值，由此進行擦除。
(3) 在讀出動作時，通過對選擇柵極側(cè)擴散層107施加正電位 (1.5V),對選擇柵極102施加正電位(1.5V),'從而使選擇柵極下
方的溝道為導通狀態(tài)。在該狀態(tài)下，施加能夠判別由寫入/擦除狀態(tài)所 給予的存儲器柵極的閾值差的適當?shù)拇鎯ζ鳀艠O電位(例如0V), 從而能夠使得在寫入狀態(tài)下在存儲器柵極的溝道中流過電流、在擦除 狀態(tài)下在存儲器柵極的溝道中幾乎不流過電流。因此，能夠利用存儲 器柵極的溝道中流過的電流來判別存儲器單元的寫入/擦除狀態(tài)。
圖3表示圖1中的存儲器單元陣列9 (MCA),是在實施方式1 的陣列構成中表示存儲器柵極與相鄰的存儲器柵極之間的連接區(qū)域 的局部俯視圖。在存儲器單元陣列MCA內(nèi)有規(guī)則地排列著圖2所示 的存儲器柵極MG和選4f^冊極CG,這些存儲器4冊纟及MG和選擇柵極 CG相對于多個存儲器單元成為共用柵極。在存儲器單元陣列9 (MCA)內(nèi)設有開關晶體管A ( SW: A)區(qū)域和開關晶體管B ( SW: B)區(qū)域，設置開關晶體管A(SW: A)區(qū)域，以便于能夠?qū)⒋鎯ζ?柵極MG和行譯碼器4連接或關斷，設置開關晶體管B(SW: B)區(qū) 域，以便于能夠?qū)⒋鎯ζ鳀艠OMG彼此之間連接或關斷。通過使開關 晶體管A(SW: A)區(qū)域的開關晶體管為截止狀態(tài)，可使存儲器柵極 MG為浮置狀態(tài)，在圖3中的本陣列構成中，存儲器柵極MG1 MG8 分別與各金屬布線Ml ~M8連接，每8個存儲器柵極MG借助接點 和金屬布線(Ml ~M8)而相互電連接。而且，能夠由l個金屬布線 的電位來控制所連接的存儲器柵極MG。在本說明書中，將該1個金 屬布線稱為l個系統(tǒng)。在圖3中，是由8個系統(tǒng)構成的例子，各布線
分別與8個一組的存儲器柵極MG連接。這些8個系統(tǒng)的布線(M1 ~ M8)可分別獨立地進行電壓控制。另外，對于選擇柵極CG,也可以 對每 一 個分別獨立地進行電位控制。
圖4是開關晶體管A(SW: A)區(qū)域的等效電路。金屬布線M1 ~ M8是分別與圖3的系統(tǒng)1 ~ 8、即存儲器4冊極MG1 ~ MG8連接的布 線。圖4的金屬布線M1 M8分別配置有開關晶體管，能夠?qū)D3 中的存儲器柵極MG1 MG8與行譯碼器4電連接或關斷。各開關晶 體管的柵電極與布線SW: A1 SW: A8連接，能夠獨立控制。例如 可由開關晶體管Al(布線SW:與Al連接的開關晶體管)的ON/OFF 來對控制存儲器柵極MG1的系統(tǒng)1進行通電/浮置狀態(tài)的控制。
圖5是開關晶體管B(SW: B)區(qū)域的等效電路。金屬布線M1 M8是圖3的金屬布線M1 M8的布線。金屬布線Ml與金屬布線 M2的布線經(jīng)晶體管的源極、漏極而相連接。如圖所示，金屬布線M2 與金屬布線M3、金屬布線M3與金屬布線M4、金屬布線M5與金屬 布線M6、金屬布線M6與金屬布線M7、金屬布線M7與金屬布線 M8、金屬布線M8與金屬布線Ml分別由不同的晶體管而相連接。采 用這樣的構成，例如存儲器柵極MG1與存儲器柵極MG2能夠通過晶 體管的通斷工作而被電連接或關斷。如圖所示，為了控制晶體管的通 斷工作，各晶體管的柵極分別與各布線SW: B1 SW: B8連接。在 存儲器單元陣列MCA內(nèi)表示出擦除塊EB，在本說明書中，由一組存 儲器柵極MG1 ~存儲器柵極MG8構成擦除塊。
圖6是實施方式1的非易失性半導體存儲器件中的擦除動作的時 序圖的一部分的圖。圖7~圖11是用于說明擦除動作的圖。作為擦除 對象的存儲器單元是包括存儲器柵極MG1的存儲器單元或包括存儲 器柵極MG2的存儲器單元。在本申請說明書中所使用的"降壓"是 指在電壓值為負值的情況下、以絕對值表示從較小值向較大值變化。 在本說明書的實施方式中，只要未特別限定，由圖l所示的控制電路 1的工作來進行向存儲器柵極、選擇柵極供給電位以及各種開關晶體 管的導通/截止動作。
為了明確圖6所示的順序所表示的部位，首先，簡單說明圖7。
圖7示出與圖3的存儲器柵極MG和選擇柵極CG延伸所在區(qū)域的延 伸方向垂直的方向上的襯底的剖視圖的一部分。在圖7中，僅表示存 儲器柵極MG1 ~MG3和選擇柵極CGI ~ CG3。在圖7中，存儲器柵 極MG1和選擇柵極CG1如圖2所示那樣構成1個存儲器單元。S和 D分別表示存儲器單元的源極區(qū)域和漏極區(qū)域，是擴散層。在圖7中， 為了便于說明，也包括表示了配置于圖3的開關晶體管區(qū)域A和B 中的晶體管SW: Al (Al ) ~SW: A3 ( A3 ) 、 SW: Bl (Bl ) 、 SW: B7(B7) ~SW: B8 ( B8 )。對于晶體管的附圖標記使用與布線相同 的附圖標記。圖6是表示圖7~圖11中的整個擦除動作中的時序的工 作波形圖，對于各時序下的存儲器單元的電極的連接關系在圖7~圖 11中進行說明。
首先，在時刻t0，對存儲器單元側(cè)的擴散層(漏極區(qū)域D)施加 6V，對選擇柵極側(cè)的擴散層(源極區(qū)域S)施加2V。分別控制存儲 器柵極MG1和存儲器柵極MG2的通電/浮置狀態(tài)的開關晶體管Al (SW: Al)和開關晶體管A2 (SW: A2)為導通狀態(tài)，各存儲器柵 極MG1、 MG2與4亍譯碼器為通電狀態(tài)，且對兩4冊極施加了擦除時的 電壓Ve (例如-4.8V)。與存儲器柵極MG1、 MG2相鄰的選擇4冊極 CG1、 CG2被施力。1.5V的電壓。將存儲器^^極MG1和存儲器^H及 MG2連接的開關晶體管B8 (SW: B8 )為截止狀態(tài)。在上述的電壓 施加條件下，由于選擇柵極側(cè)的擴散層施加電壓高于選擇柵極施加電 壓，因此，含有選擇柵極的晶體管為截止狀態(tài)(圖7)。
接著，在時刻tl,使開關晶體管A1 (SW: Al)為截止狀態(tài)，使 存儲器柵極MG1為浮置狀態(tài)(圖8)。
在時刻t2，當使施加于選擇柵極CG1的電壓為0V時，則存儲器 柵極MG1的電極電位相應于電容耦合比(0.8)和選擇柵極電壓變化 (1.5V)而被降壓(降壓量0.8 x 1.5= 1.2V)(圖9)。
如此，通過利用存儲器柵極MG1和選擇柵極CG1的電容耦合， 能夠?qū)⒁酝脸龝r的電壓V e例如需要為-6 V的擦除動作減少為擦除電壓Ve為-4.8V,可以縮小用于負電壓發(fā)生用電荷泵電路的面積。 即，即使是對存儲器柵極施加擦除電壓的擦除動作，通過實施上述發(fā) 明，也能夠減小芯片面積。
以下，對進一步將存儲器柵極MG (MG2)的電源降低到負值的 方法進4亍"i兌明。
在時刻t3,通過使開關晶體管A2 (SW: A2)為截止狀態(tài)來使存 儲器柵極MG2為浮置狀態(tài)，在時刻t4,通過使將存儲器柵極MG1 和存儲器柵極MG2連接的開關晶體管B8 (SW: B8 )為導通狀態(tài)來 將存儲器柵極MG1和存儲器柵極MG2電連接，將存儲在存儲器柵極 MG1和存儲器柵極MG2內(nèi)的電荷共享。此時，由于電荷被共享而使 得兩柵極之間的電極電位成為等電位，因此，存儲器柵極MG2的電 極電位從初始的施加電壓Ve被降壓在時刻t2的工作下產(chǎn)生的降壓量 的一半(1.2 + 2 = 0.6V),即為(Ve —0.6V)(圖10)。
接著，在時刻t5，通過使開關晶體管B8 ( SW: B8)為截止狀態(tài) 來將存儲器柵極MG1和存儲器柵極MG2電分離，在時刻t6,使施加 于選捐4冊極CG2的電壓為0V。由此，存儲器4冊極MG2的電極電位 相應于電容耦合比(0.8)和選擇柵極電壓變化(1.5V)而一皮降壓(降 壓量0.8 x 1.5 = 1.2V),因此存儲器柵極MG2的電極電位成為(Ve -1.8V)(圖ll)。如此，不進行對電荷共享的工作，而進一步利用 電容耦合，從而可以使電位變成由(電容耦合比)x (選擇柵極電壓
變化)確定的電壓變化量以上。通過采用該技術，可以進一步縮小負 電壓發(fā)生用電荷泵電路的面積。
在實施方式1所示的存儲器單元陣列中，存儲器柵極MG分為8 系統(tǒng)控制，因此，在圖6的時序圖所示部分之后，按同樣的順序?qū)Υ?儲器柵極MG3 ~ MG8進行存儲器柵極之間的電荷共享步驟、存儲器 柵極的浮動步驟、利用相鄰的選擇柵極的耦合電容比反復進行降壓， 從而可進一步較大地向負值側(cè)降壓。例如在對與全部8系統(tǒng)連接的存 儲器單元反復進行上述工作時，存儲器柵極MG8與存儲器柵極MG1 的電荷共享是任意的，因此，需要至少7次的電荷共享步驟和7次存
儲器柵極的浮動步驟這8次降壓步驟。
通過使用上述順序進行擦除動作，能夠在減小了負電壓發(fā)生用電 荷泵電路的發(fā)生電壓電平的情況下還達到較高的存儲器柵電極電位。 其結果，能夠降低電荷泵電路的規(guī)模，能夠縮小芯片面積。
若使發(fā)生電壓電平為ov,則完全不需要將負電壓發(fā)生用電荷泵電
路設置在存在存儲器單元的存儲器陣列區(qū)域的外側(cè)，可縮小相當于負 電壓發(fā)生用電荷泵電路的面積的芯片面積。
即使在進行電荷共享之前的t2之前的工作中，例如在存儲器柵極 設定擦除電壓為例如-1.2V時，通過使發(fā)生電壓電平為0V，則能夠 在存儲器柵極產(chǎn)生-1.2V，與上述相同，不需要負電壓發(fā)生用電荷泵 電路，可縮小相當于負電壓發(fā)生用電荷泵電^各的面積的芯片面積。
即，在上述發(fā)明中，通過使在存儲器陣列區(qū)域內(nèi)存在的存儲器單 元負擔在存儲器陣列區(qū)域外存在的負電壓發(fā)生用電荷泵電路的一部 分作用或全部作用，從而可縮小芯片面積。
在本實施方式1中，是存儲器柵極和選擇柵極夾著較薄的絕緣膜 而配置的分裂柵式存儲器單元，因此，電容耦合比為很大的0.8,可 高效率地將負電壓降壓為負值。即，在分裂柵式存儲器單元中，若是 相同電壓變化量，則電容耦合比較大，因此，能夠用1次降壓動作增 大降壓幅度。不限于分裂柵式存儲器單元，在單柵式存儲器單元中， 在相鄰的存儲器單元之間的柵電極間隔因微細化而較短時，也可得到 較高的電容耦合比，因此，也可得到上述效果，對此將在其他實施方 式敘述。
如本實施方式l這樣，在分裂柵式存儲器單元中，在進行擦除動 作時，選擇柵極正下方的溝道成為截止狀態(tài)，j旦在源極漏極之間流過 非有意的漏電流。即使在這樣的情況下，通過將在對存儲器柵極進行 降壓時進行工作的選擇柵極從1.5V降壓到0V,從而成為更強的截止 狀態(tài)，可減少漏電流量。
在本實施方式1的順序中，在每次重復電荷共享時將存儲器柵極 的電極電位降壓，因此，能夠?qū)⒋鎯ζ鳀艠OMG8的電極電位降壓得較大，能夠更快速地進行擦除。通過在初始適當設定施加于存儲器柵
極的Ve,從而可以達到即使使用降壓中途階段的存儲器柵極MG1 ~ MG7的電極電位也能進行擦除，適于用于在例如將存儲器柵極 MG1 MG7作為擦除塊這樣的塊單位(或由多個塊構成的網(wǎng)單位) 進行擦除。換言之，將降壓一次的負電位用于擦除其他存儲器單元， 并進一步進行降壓，通過反復進行上述操作，可利用可較快擦除的較 大負電壓進行擦除動作，在由存儲器柵極MG1 MG8的系統(tǒng)構成1 個存儲器網(wǎng)時，可以迅速而有效地對該存儲器網(wǎng)內(nèi)的所有存儲器單元 進行擦除。即能成為迅速而有效地對1個存儲器網(wǎng)內(nèi)的所有存儲器單 元進行擦除的擦除狀態(tài)。
另外，在本實施方式1的程序中，表示的是在使開關晶體管Al
(SW: Al)截止之后，使開關晶體管A2(SW: A2)截止的例子， 但未必需要按該順序(程序)進行，也可以例如在使開關晶體管Al
(SW: Al )截止的同時使開關晶體管A2 ( SW: A2)截止。換言之， 在本實施方式l中，在相鄰的選擇柵極的電位降壓時，只要存儲器柵 極成為浮置狀態(tài)即可，因此，只要在選擇柵極降壓之前相鄰的存儲器 柵極成為浮置狀態(tài)即可。例如在同時使開關晶體管Al (SW: Al )和 開關晶體管A2(SW: A2)為截止狀態(tài)的情況下，不需要分開圖4中 的開關晶體管的柵電極，能夠使用共用的柵電極。在這樣的情況下， 能夠減少柵電極的個數(shù)，所以能夠降低開關晶體管區(qū)域的面積。不限 于開關晶體管Al (SW: Al)和開關晶體管A2 ( SW: A2),對于 開關晶體管A1(SW: Al ) A8(SW: A8 )全部可使用共用的柵電 極。在這樣的情況下，能夠進一步降低開關晶體管區(qū)域的面積。
另一方面，如圖4所示，對各個金屬布線Ml M8分別設置獨立 的開關晶體管A1 (SW: Al) A8(SW: A8),從而可在存儲器柵 極為浮置狀態(tài)期間，對其他存儲器柵極供給電位。因此，即使是已經(jīng) 成為浮置狀態(tài)而被降壓的存儲器柵極(例如存儲器柵極MG1)，在 其他存儲器柵極(例如存儲器柵極MG2)為浮置狀態(tài)期間，能夠通 過將存儲器柵極MG1連接到外部電壓發(fā)生用電路上而返回到初始的選擇柵極CG1升壓，再次使存儲器柵極MG1 為浮置狀態(tài)，并對選擇柵極CG1進行降壓，從而能夠再度生成低于 Ve電壓的電壓。通過這樣的工作，例如在開關晶體管Al( SW: Al ) ~ A8(SW: A8)具有共用的柵電極時， 一次將開關晶體管Al ( SW: Al ) A8(SW: A8)的開關截止而使存儲器柵極MG1 MG8全部 成為浮置狀態(tài)，由系統(tǒng)1進行降壓動作和電荷共享工作，在該情況下， 在由系統(tǒng)8之前的系統(tǒng)進行降壓動作時，由于在系統(tǒng)8中沒有接下來 進行充電的系統(tǒng)，因此不能進行進 一 步的電荷共享和降壓動作。但是， 若設置用于使各個存儲器柵極為浮置狀態(tài)的開關晶體管，則即使由系 統(tǒng)8之前的系統(tǒng)進行了降壓動作，也能夠接著由其他系統(tǒng)(例如系統(tǒng) 1)再次進行電荷共享和降壓動作，能夠進一步反復進行降壓動作， 可生成更低的負電壓。
如此，在本實施方式l中，在存儲器柵極特別設置用于使存儲器 柵極的電位為浮置狀態(tài)的開關晶體管，從而能夠使存儲器柵極的電位 為浮置狀態(tài)，能夠進行上述這樣的降壓動作。因此，能夠縮小負電壓 發(fā)生用電荷泵電路的面積，能夠縮小芯片面積。
在本實施方式l中，如上所述，由于設置用于使各個存儲器柵極 的電位為浮置狀態(tài)的開關，因此除了上述效果之外，還能夠不限系統(tǒng) 數(shù)地反復進行降壓和電荷共享工作。因此，通過反復幾次進行降壓動 作，能夠得到更大的降壓效果，能夠進一步縮小負電壓發(fā)生用電荷泵 電3各的面積。
在本實施方式l中，由于在存儲器柵極之間設置用于將存儲器柵 極彼此之間電連接(或關斷)的開關晶體管Bl ( SW: Bl ) ~B8( SW: B2)，因此如上述那樣，能夠在存儲器柵極之間進行電荷共享工作， 通過與降壓動作組合，能夠生成較大的負電壓，與上述相同，能夠縮 小負電壓發(fā)生用電荷泵電路的面積。
在使1個存儲器單元存儲2位以上的信息時，與存儲1位信息的 情況相比，需要增大閾值的窗口寬度。在用同樣的時間對較大的閾值 窗口進行擦除時，需要更高的擦除施加電壓。根據(jù)本發(fā)明，對于同樣
的電源電路可得到更大的擦除電壓，因此，適于用于多值存儲器單元 的擦除動作。
在上述說明中是對利用將電極電位降壓來進行擦除時的電荷泵 發(fā)生電壓的放寬進行了說明，但作為另一發(fā)明，通過將施加于選擇柵
極CG的電壓相反地從OV變化到1.5V，也可將存儲器柵極的電極電
位升壓。在存儲器柵極之間對升壓了的電極電位進行電荷共享，并利 用電容耦合向正值側(cè)升壓，從而可發(fā)生電位變化量為由(電容耦合比)
x (選擇柵極電壓變化)確定的電壓變化量以上的電位變化，不限于
負電壓，還能夠減小例如寫入時的電荷泵電路的發(fā)生電壓電平。在該
情況下，也可以通過使用例如由8系統(tǒng)控制的存儲器柵極來反復進行
電荷共享和升壓，從而能夠高效地盡快使存儲器網(wǎng)內(nèi)的所有存儲器單 元為寫入狀態(tài)。
(實施方式2 )
實施方式2所示的存儲器單元和陣列構成與實施方式1相同，不 同點在于使用柵電極對所希望的電極電位進行升壓(或降壓)的順序。
圖12是表示實施方式2的非易失性半導體存儲器件中的擦除動 作的時序圖的一部分。與實施方式l的時序圖、即圖6的區(qū)別在于， 圖6中是在使用存儲器柵極MG1與選擇柵極CG1的電容耦合比而使 存儲器柵極MG1的電位發(fā)生變化后，與存儲器柵極MG2進行電荷共 享，而圖12中是在使用與除存儲器柵極MG2以外的各存儲器柵極 MG1 、 MG3 ~ MG8相鄰的選擇柵極CG1 、 CG3 ~ CG8使除存儲器柵 極MG2以外的7系統(tǒng)(存儲器柵極MG1、 MG3 MG8)的電極電位 同時發(fā)生變化后，同時使開關晶體管Bl ( SW: B1) B8(SW: B8 ) 為導通狀態(tài)，從而來進行電荷共享。
由于電極電位因電荷共享而成為相等電位，因此，8系統(tǒng)同時電 荷共享時，存儲器柵極MG2的電極電位被降壓了相當于圖12的t2 的工作中產(chǎn)生的降壓量的7/8 (即0.8 x 1.5 x 7 + 8 = 1,05V),能夠用 比實施方式1短的順序?qū)㈦姌O電位降壓較大。因此，能夠與實施方式 1同樣地減小電荷泵電路的規(guī)模，不僅能夠縮小芯片面積，當著眼于
存儲器柵極MG2時，與實施方式l相比，可縮短擦除時間。 (實施方式3)
實施方式3所示的非易失性半導體存儲器件與實施方式1的區(qū)別 在于圖3所示的開關晶體管A (SW: A) 、 B (SW: B)的構成。
在實施方式1中，對于8系統(tǒng)的存儲器柵極MG1 ~MG8,分別在 8系統(tǒng)中各配置開關晶體管A (SW: A) 、 B (SW: B),但在實施 方式3中，在2系統(tǒng)配置開關晶體管A ( SW: A),在1系統(tǒng)配置開 關晶體管B(SW: B)。圖13、圖14分別表示使圖3所示的存儲器 柵極為通電/浮置狀態(tài)的開關晶體管A區(qū)域、以及用于使存儲器柵極 與其他存儲器柵極連接的開關晶體管B區(qū)域的等效電路圖。如圖13 所示，在開關晶體管A1(SW: Al )連接8系統(tǒng)中存儲器柵極的第奇 數(shù)位的存儲器柵極，在開關晶體管A2(SW: A2)連接第偶數(shù)位的存 儲器柵極。如圖14所示，開關晶體管Bl (SW: Bl)成為同時將相 鄰的存儲器柵極MG連接/非連接的開關。
圖15是表示實施方式3的非易失性半導體存儲器件中的擦除動 作的時序圖的一部分。圖16~圖24是用于說明擦除動作的圖。
首先，在時刻t0,對存儲器單元側(cè)的擴散層(漏極區(qū)域D)施加 6V,對選擇柵極側(cè)的擴散層(源極區(qū)域S)施加2V。分別控制第奇 數(shù)位存儲器柵極MG (2n + 1 )和第偶數(shù)位存儲器柵極MG (2n)的通 電/浮置狀態(tài)的開關晶體管Al (SW: Al)和開關晶體管A2 ( SW: A2)為導通狀態(tài)，兩系統(tǒng)為通電狀態(tài)，且對兩4冊才及施加了擦除時的電 壓Ve(例如-4.8V )。與第奇數(shù)位存儲器柵極相鄰的選擇柵極CG( 2n + 1 )、與第偶數(shù)位存儲器柵極相鄰的選擇柵極CG ( 2n)被施加1.5V 的電壓。開關晶體管B1 (SW: Bl)為截止狀態(tài)。在上述的電壓施加 條件下，由于對選擇柵極側(cè)的擴散層施加的電壓高于對選擇柵極施加 的電壓，因此，選擇柵極為截止狀態(tài)(圖16)。
接著，在時刻tl,使開關晶體管A1 (SW: Al)為截止狀態(tài)，使 存儲器柵極MG (2n+ 1 )為浮置狀態(tài)(圖17)。在時刻t2,當使施 加于選擇柵極CG (2n+1 )的電壓為0V時，則存儲器柵極MG(2n
+ 1 )的電極電位相應于電容耦合比(0.8)和選擇柵極電壓變化(1.5V) 而被降壓(降壓量0.8 x 1.5 = 1.2V)(圖18)。
在時刻t3，通過使開關晶體管A2 ( SW: A2)為截止狀態(tài)來使存 儲器柵極MG (2n)為浮置狀態(tài)，在時刻t4,通過使開關晶體管Bl (SW: Bl )為導通狀態(tài)來將存儲在存儲器4冊極MG ( 2n + 1 )和存儲 器柵極MG(2n)內(nèi)的電荷共享。此時，由于電荷^皮共享而使得兩才冊 極之間的電極電位成為相等電位，因此，存儲器柵極MG (2n)的電 極電位自初始的施加電壓Ve降壓了在時刻t2的工作下產(chǎn)生的降壓量 的一半(1.2/2 = 0.6V),即為(Ve —0.6V)(圖19)。
接著，在時刻t5,通過使開關晶體管B1 (SW: Bl)為截止狀態(tài) 來將存儲器柵極MG ( 2n + 1 )和存儲器柵極MG ( 2n )分離，在時刻 t6,使開關晶體管A1(SW: Al)為導通狀態(tài)而對存儲器柵極MG(2n + l)通電Ve。同時，對選#4冊極00(211+ l)也施加1.5V(圖20)。
接著，在時刻t7，通過將選擇4冊極CG ( 2n)下降為OV而將存儲 器柵極MG (2n)的電極電位降壓為(Ve - 1.8V)(圖21 )。在時刻 t8,在使開關晶體管A1 (SW: Al)為截止狀態(tài)而使存儲器柵極MG
(2n+l)為浮置狀態(tài)后，在時刻t9,通過使開關晶體管Bl (SW: Bl )為導通狀態(tài)來將存儲器柵極1^0(211+ 1 )和存儲器柵極MG(2n) 內(nèi)的電荷共享。此時，存儲器柵極MG (2n)和存儲器柵極MG ( 2n + 1 )的電位成為(Ve — 0.9V )(圖22 )。
其后，在時刻t10，通過使開關晶體管Bl (SW: Bl )為截止狀 態(tài)來將存儲器柵極MG (2n + 1 )和存儲器柵極MG (2n)分離，在時 刻tll,使開關晶體管A2 (SW: A2)為導通狀態(tài)而對存儲器柵極 MG(2n)通電Ve。同時，對選擇柵極CG ( 2n )也施加1.5V(圖23 )。
接著，在時刻t12，通過將選擇柵極CG ( 2n+ 1 )下降為OV而將 存儲器柵極MG (2n + 1 )的電極電位降壓為(Ve-2.1V)(圖24 ), 可發(fā)生電位變化量為(電容耦合比)x(選擇柵極電壓變化)以上的 電^立變^匕。
此后，按同樣的順序在存儲器柵極MG (2n + 1 )和存儲器柵極
MG (2n)之間反復進行電荷共享和降壓，從而可進一步較大地降壓。 因此，與實施方式1、 2同樣，能夠減小電荷泵電路的規(guī)模，能夠縮 小芯片面積。與實施方式l相比，由于能夠在第奇數(shù)位或第偶數(shù)位共 用開關晶體管的柵電極，因此能夠減小開關晶體管所占區(qū)域，能夠比 實施方式1進一步減小芯片面積。
與實施方式1相同，適于用于在例如以存儲器4冊極MG1 MG8 為擦除塊的塊單位(或由多個塊構成的網(wǎng)單位)進行擦除。
通過使施加于選擇柵極CG的電壓相反變化，可將存儲器柵極 MG的電極電位升壓，利用升壓的電極電位，能夠減小例如寫入時的 電荷泵電路的發(fā)生電壓電平，能夠縮小芯片面積。 (實施方式4 )
如圖25所示，實施方式4的非易失性半導體存儲器件的存儲器 單元是在選擇柵極CG的兩側(cè)配置存儲器柵極MG的、所謂雙 MONOS。本存儲器單元在硅襯底400上形成有擴散層406A和406B， 分別形成有使存儲器工作的柵電極401A (存儲器柵極MG) 、 401B (存儲器柵極MG)和進行單元選擇的柵電極402 (選擇柵極CG)。 與實施方式1 ~ 3相同，通過對由氧化硅膜403和氧化硅膜404夾持 的氮化硅膜405注入或釋放電荷來使存儲器進行工作。在實施方式4 中，也是使用兩個存儲器柵極MG利用電荷共享和CG反復進行降壓， 將存儲器柵極的電極電位降壓較大，這是相同的，但不同點在于，使 用存儲器柵極MG對選擇柵極CG的電極電位進行升壓(和降壓)并 使其電位變化較大。
圖26是在實施方式4的陣列構成中，表示存儲器柵極和相鄰的 存儲器柵極的連接區(qū)域的局部俯視圖，圖27~圖29中分別表示使圖 2 6所示的存儲器柵極M G為通電/浮置狀態(tài)的開關晶體管A ( S W: A ) 區(qū)域、以及用于使存儲器柵極MG與其他存儲器柵極MG連接的開關 晶體管B(SW: B)區(qū)域、使選擇柵極CG為通電/浮置狀態(tài)的開關晶 體管C(SW: C)區(qū)域的等效電路圖。
如圖27所示，能夠利用開關晶體管Al ( SW: Al) A8(SW:
A8 )使金屬布線Ml ~ M8 (金屬布線Ml ~ M8與存儲器4冊極MG1 ~ MG8 (未圖示)連接)分別獨立地為通電/浮置狀態(tài)。如圖28所示， 開關晶體管Bl (SW: Bl )成為將分別相鄰的存儲器柵極MG連接/ 非連接的開關。圖29表示使選擇柵極CG為通電/浮置狀態(tài)的開關晶 體管C (SW: C)區(qū)域。如圖29所示，8系統(tǒng)中存儲器柵極的第奇 數(shù)位的選擇柵極CG與開關晶體管Cl ( SW: Cl)連接，第偶數(shù)位的 CG與開關晶體管C2 ( SW: C2)連接。
圖30是表示實施方式4的非易失性半導體存儲器件中的擦除動 作的時序圖的一部分。圖31 ~圖36是用于說明擦除動作的圖。在此， 以將存儲器柵極MG2與存儲器柵極MG3之間的電荷共享來對電極電 位進行降壓作為例子進行說明。圖30的DL表示擴散層。
首先，在時刻t0，對擴散層DL施加6V。分別控制存儲器柵極 MG1 MG4的通電/浮置狀態(tài)的開關晶體管Al( SW: Al ) ~ A4( SW: A4)為導通狀態(tài)，存儲器4冊極MG1 MG4被施加了纟察除時的電壓 Ve(例如-4.8V)。開關晶體管C1(SW: Cl)和開關晶體管C2 ( SW: C2)是導通狀態(tài)，選擇柵極CG1和選擇柵極CG2被施加1.5V的電 壓。開關晶體管Bl ( SW: Bl )為截止狀態(tài)(圖31 )。
接著，在時刻tl,通過使開關晶體管C1 (SW: Cl)和開關晶體 管C2 ( SW: C2 )為截止狀態(tài)，使選擇4冊極CG1和選褲4冊極CG2為 浮置狀態(tài)。并且，在時刻t2，對存儲器柵極MG1和存儲器柵極MG4 施加高于Ve的電壓Vp (例如10V)。此時，選擇4冊極CG的電極電 位相應于選擇柵極CG與存儲器柵極MG的電容耦合比(例如0.1 ) 與存儲器柵極MG1和存儲器柵極MG4的電位變化而被升壓至(1.5 + 0.1x (Vp-Ve))(圖32)。接著，在時刻t3，通過使開關晶體 管A2 (SW: A2)為截止狀態(tài)來使存儲器柵極MG2為浮置狀態(tài)。在 時刻t4，通過使開關晶體管Cl (SW: Cl )為導通狀態(tài)來使選擇柵極 CG1為通電狀態(tài)(1.5V),在時刻t5，對選擇柵極CG1施加0V。此 時，選擇柵極CG2受到選擇柵極CG1的電位變化而被降壓至(Ve -0.8 x (1.5 +0.1 x (Vp-Ve)))(圖33)。此后，在時刻t6，通
過使開關晶體管Cl (SW: Cl)為截止狀態(tài)來使選擇柵極CGI為浮 置狀態(tài)，在時刻t7,對存儲器柵極MG1施加Ve，則由于電容耦合， 選擇柵極CGI的電位成為(O.lx (Ve-Vp)),存儲器柵極MG2 的電極電位受到其影響而被降壓至(Ve-0.8x (1.5 +O.lx (Vp-Ve ) ) + 0.8 x 0.1 x ( Ve - Vp ))(圖34 )。
接著，在時刻t8，使開關晶體管A3 (SW: A3)為截止狀態(tài)來使 存儲器柵極MG3為浮置狀態(tài)，然后在時刻t9,使開關晶體管Bl( SW: Bl )為導通狀態(tài)而將存儲器柵極MG2與存儲器柵極MG3之間的電 荷共享。由此，兩柵極MG4皮電荷共享成相同電位，因此，成為(Ve + 0.5 x ( - 0.8 x ( 1.5 + 0.1 x ( Vp - Ve) ) + 0.8 x 0.1 x ( Ve - Vp )) (圖35)。
其后，在時刻tlO，通過使開關晶體管Bl (SW: Bl)為截止狀 態(tài)來將存儲器柵極MG2和存儲器柵極MG3分離后，在時刻tll,使 開關晶體管C2 (SW: C2)為導通狀態(tài)而使選擇柵極CG2為通電狀 態(tài)(1.5V)，在時刻t12,對選4奪柵極CG2施力口 0V。其后，在時刻 t13,使開關晶體管C2(SW: C2)為截止狀態(tài)來使選擇柵極CG2為 浮置狀態(tài)，在時刻t14,若對存儲器柵極MG4施加Ve，則由于電容 耦合，選擇柵極CG2的電位成為(O.lx (Ve-Vp)),受其影響， 存儲器4冊極MG3的電極電位被降壓至Ve-0.4 x (1.5 +O.lx ( Vp-Ve) ) + 0.4 x O.lx (Ve-Vp) + 0.8 x ( - 1.5 + 0.2 x ( Ve - Vp )) (圖36),與實施方式1~3相同，發(fā)生電位變化量為以往的(電容 耦合比)x (選擇柵極電壓變化)以上的電位變化。
此后，在tl4以后，按同樣的順序在存儲器柵極MG2和存儲器柵 極MG3之間反復進行電荷共享和降壓，從而可進一步較大地降壓。 因此，與實施方式1 3相同，能夠減小電荷泵電路的規(guī)模，能夠縮 小芯片面積。
與實施方式1相同，適于用于在例如以存儲器4冊才及MG1 MG8 為擦除塊的塊單位(或由多個塊構成的網(wǎng)單位)進行擦除。
通過使施加于選擇柵極CG的電壓相反地^Mv OV變化到1.5V,可
將存儲器柵極MG的電極電位升壓，利用升壓的電極電位，能夠減小 例如寫入時的電荷泵電路的發(fā)生電壓電平，能夠縮小芯片面積。 (實施方式5)
此前的實施方式中是使用與存在于同一存儲器單元內(nèi)的柵極的
電容耦合的實施例，但如以下的實施方式5所示那樣，利用與相鄰的 字線(WL)的電容耦合的方法也能得到同樣效果，因此，以下對其 進4亍詳細i兌明。
在實施方式5所示的非易失性半導體存儲器件中，存儲器單元的 電荷存儲節(jié)點為浮置柵極(FG、 FG1 FG4),在相同的浮置柵極的 上部配置成為字線(WL)的選擇柵極，且存儲器單元彼此之間串聯(lián) 連接而構成陣列。成為所謂的NAND閃速存儲器。
圖37是在實施方式5的陣列構成中，表示存儲器柵極和相鄰的 存儲器柵極的連接區(qū)域的局部俯視圖，圖38~圖39中分別表示使圖 37所示的字線WL為通電/浮置狀態(tài)的開關晶體管A ( SW: A)區(qū)域、 以及用于使字線WL與其他字線WL連接的開關晶體管B (SW: B) 區(qū)域的等效電^^圖。
如圖38所示，能夠利用開關晶體管A1 (SW: Al) ~ A8 ( SW: A8)使構成NAND串的字線WL1 ~ WL8分別獨立地為通電/浮置狀 態(tài)。如圖39所示，開關晶體管Bl (SW: Bl ) ~ B8 ( SW: B8 )成 為每隔1條分別控制串內(nèi)的字線WL連接/非連接的開關。
圖40是表示實施方式5的非易失性半導體存儲器件中的擦除動 作的時序圖的一部分的圖。圖41 ~圖45是用于說明擦除動作的圖。 在此，以將字線WL1與字線WL3之間的電荷共享來對字線WL1的 電極電位進行降壓作為例子進行i兌明。
首先，在時刻t0,對擴散層DL施加OV。開關晶體管A1(SW: Al ) A4(SW: A4)(在圖40中僅表示開關晶體管Al ( SW: Al ) 和開關晶體管A2(SW: A2))為導通狀態(tài)，字線WL1 ~ WL4為通 電狀態(tài)，字線WL1、 WL3 ^皮施加NAND的4察除電壓程度的負電壓 Ve,字線WL2、 WL4被施加不會引起對浮置柵極FG2、 FG4寫入程 度的正電壓VI。連接字線WLl和字線WL3的開關晶體管B2 ( SW: B2)是截止狀態(tài)(圖41 )。在時刻tl，使開關晶體管A3 (SW: A3) 為截止狀態(tài)，使字線WL3為浮置狀態(tài)(圖42)。在時刻t2,對字線 WL4施加Ve時，字線WL3的電極電位相應于電容耦合比(例如0.1 ) 與字線WL4的電位變化(Ve-Vl)而被降壓(降壓量0.1 x ( Ve - VI ))(圖43)。
接著，在時刻t3,通過使開關晶體管A1 (SW: Al )為截止狀態(tài) 來使字線WL1為浮置狀態(tài)，在時刻t4,通過使連接字線WL1和字線 WL3的開關晶體管B2 (SW: B2 )為導通狀態(tài)來使存儲在字線WL1 和字線WL3內(nèi)的電荷共享。此時，兩柵極之間的電極電位被電荷共 享成相同電位，因此，字線WL1的電極電位自初始的施加電壓Ve 降壓了相當于在時刻t2的工作下產(chǎn)生的降壓量的一半(0.05x (Ve —VI )),成為(Ve + 0.05 x ( Ve _ VI ))(圖44 )。
接著，在時刻t5,通過使開關晶體管B2 ( SW: B2)為截止狀態(tài) 來將字線WL1和字線WL3分離，在時刻t6,使字線WL2的施加電 壓為Ve。由此，字線WL1的電極電位相應于電容耦合比與字線WL2 的電壓變化而一皮降壓，成為(Ve+0.15x (Ve-Vl))(圖45), 可發(fā)生電位變化量為以往的(電容耦合比)x (選擇柵極電壓變化) 以上的電位變化。
在實施方式5所示的存儲器單元陣列中存儲器柵極被8系統(tǒng)控 制，因此，在圖40的時序圖所示之后，按同樣的順序?qū)ψ志€WL7、 WL5、 WL3、 WL1反復進行電荷共享和降壓，從而可進一步較大地 降壓。
與實施方式1相同，適于用于在塊單位(或由多個塊構成的網(wǎng)單 位)進行擦除。
在實施方式5中，對每串8單元的情況進行了說明，但即使增加 每串的存儲器單元數(shù)量，也可以通過增加開關晶體管數(shù)量來對應。
通過使施加于相鄰的字線的電壓相反地變化，可將存儲器柵極的 電極電位升壓，可通過對擴散層施加禁止電壓來選擇寫入或阻止寫
入。利用升壓的電極電位，能夠減小例如寫入時的電荷泵電路的發(fā)生 電壓電平，能夠縮小芯片面積。
(實施方式6)
在實施方式6所示的非易失性半導體存儲器件的陣列排列與實施 方式5相同，不同點在于存儲器單元的構成，在硅襯底上形成氧化硅 膜等隧道膜/氮化硅膜等電荷存儲膜/氧化鋁等塊膜/氮化鉭等的柵電
即使在浮置柵極型的存儲器單元中，按照與實施方式5完全相同 的順序，能夠?qū)x擇柵極的電位進行升壓或降壓，能夠降低在寫入或 擦除時的電荷泵電路的發(fā)生電壓。其結果，能夠減小電荷泵電路的規(guī) 模，能夠縮小芯片面積。
如圖46所示，也能適用于在單柵型存儲器單元的選擇柵極(字 線WL ( WL1 ~ WL4))上配置有升壓用的電極BG ( BG1 ~ BG4 )的 存儲器單元。
本發(fā)明也能適用于不是實施方式1~6所述的存儲器單元、而是 在芯片內(nèi)部產(chǎn)生高于電源電壓的電壓的非易失性半導體存儲器件。而 且，本發(fā)明不限于上述實施方式，在不脫離其要旨的范圍內(nèi)可進行各 種變更。例如，在實施方式1~4中，以使用氮化硅膜作為電荷存儲 膜的絕緣膜捕獲型存儲器單元為例進行了說明，但不限于氮化硅膜， 即使替換為具有存儲電荷功能的絕緣膜也可取得同樣效果。即使不是 絕緣膜而是將硅那樣的導電膜作為電荷存儲膜，也可取得同樣效果。 相反，在實施方式5中，以將硅膜那樣的導電膜作為電荷存儲膜的所 謂浮置柵極型存儲器單元為例進行了說明，在使用絕緣膜的絕緣膜捕 獲型存儲器單元中也可取得同樣效果。
(實施方式7)(選擇存儲器塊-非選擇存儲器塊之間的電荷共
享)
本實施方式7與上述實施方式3的區(qū)別在于，在本實施方式7中， 由存儲器陣列內(nèi)的非選擇存儲器塊將存儲器柵極電壓降壓后，與選擇 存儲器塊的存儲器柵極電荷共享。即，在上述實施方式3中表示了在
存在于1個所選擇的選擇存儲器塊內(nèi)的多個存儲器柵極之間進行電荷 共享的例子，但在本實施方式7中，說明的是在未選擇的非選擇存儲 器塊中存在的存儲器柵電極與在選擇的選擇存儲器塊中存在的存儲 器柵電極之間也進行電荷共享的例子。
圖47是表示圖1中的存儲器單元陣列9構成的詳細構成例的圖。 如圖47所示，存儲器單元陣列9具有兩個存儲器網(wǎng)13, 1個存儲器 網(wǎng)13由8個存儲器塊14構成。例如，在位于存儲器單元陣列9左側(cè) 的存儲器網(wǎng)13上形成有存儲器塊14 (MB0 MB7)，在位于存儲器 單元陣列9右側(cè)的存儲器網(wǎng)13上形成有存儲器塊14(MB8 MB15)。
如圖13所示，在各存儲器塊14上配置有多個金屬布線Ml ~M8, 設有控制該金屬布線M1 M8的連接/非連接(浮動)的開關晶體管 SW: A。如圖14所示，在各存儲器塊14上配置有分別與多個金屬布 線Ml ~M8連接的存儲器柵電極MG1 ~MG8,相互相鄰的存儲器柵 電極MG1 ~MG8可借助開關晶體管SW: B而進4亍連4妄/非連接。
接著，如圖48所示，1個存儲器網(wǎng)13具有8個存儲器塊14(MB0~ MB7),由開關晶體管SW: D將存在于1個存儲器網(wǎng)13內(nèi)的8個存 4諸器塊14 (MB0 MB7)連4妻。即，圖48中示意表示將圖47中的1 個存儲器網(wǎng)13內(nèi)的各存儲器塊14 (MB0 MB7)連接的開關晶體管 SW: D,圖49表示將多個存儲器塊(在圖49中未存儲器塊14(MB0、 MB1))連接的開關晶體管SW: D的等效電路圖。如圖49所示，開 關晶體管SW: D由8系統(tǒng)的開關晶體管SW: D ( SW: D1 D8)構 成，例如在開關晶體管SW: Dl將形成于各存儲器塊(MB0 MB7) 上的金屬布線Ml彼此連接。如圖49所示，在開關晶體管SW: A( SW: Al 、 SW: A2 )中，跨過各存儲器塊14 ( MBO ~ MB7 )而由2系統(tǒng)連 接。在此，圖49中雖然未圖示，但各存儲器塊14 (MB0 MB7)也 分別具有開關晶體管SW: B。
對這樣構成的多個存儲器塊之間的電荷共享的工作進行說明。圖 50是表示實施方式7的非易失性半導體存儲器件中的擦除動作的一 部分的時序圖。其中， 一部分工作與表示上述實施方式3的電荷共享
工作的圖15重復，因此，在圖50中表示非選擇存儲器塊(MB1~ MB7)中的存儲器柵極電位的降壓與選擇存儲器塊(MB0)-非選擇 存儲器塊(MB1 MB7)之間的電荷共享工作。在圖50所示的流程 圖中，作為例子，表示對連接于圖49的金屬布線Ml的存儲器柵電 極MG1的電位進行降壓的情況。
首先，在時刻tO,開關晶體管SW: A為導通狀態(tài)，由控制電路 借助開關晶體管SW: Al對8個存^f諸器塊14 (MB0 MB7)的存儲 器柵電極(MG1 )施加Ve。即，對1個選擇存儲器塊(MBO)的存 儲器柵電極(MG1 )和其他7個非選擇存儲器塊(MB1 ~ MB7 )的存 儲器柵電極(MG1)施加Ve。在時刻t0，對選4奪存儲器塊(MBO) 的控制柵電極(CG1 )和非選擇存儲器塊(MB1 MB7)的控制柵電 極(CG1)施加1.5V的電壓。并且，對選擇存儲器塊(MBO)的源 極S、漏極D分別施加2V和6V，對選擇存儲器塊(MBO )的源極S、 漏極D施加可進行擦除動作的電壓。另一方面，對非選擇存儲器塊 (MB1 MB7)的源極S、漏才及D分別施加1.5V。將配置于各個存 儲器塊14 (MB0 MB7)上的金屬布線Ml連接的開關晶體管SW: D為截止狀態(tài)。
接著，在時刻tl,由控制電路使開關晶體管SW: Al為截止狀態(tài)， 使選擇存儲器塊(MBO)的存儲器柵電極(MG1 )和非選擇存儲器塊 (MB1 MB7)的存儲器柵電極(MG1)為浮置狀態(tài)。
其后，由控制電路在時刻t2將非選擇存儲器塊(MB1 MB7)的 控制柵電極(CG1)從1.5V下降到0V時，配置于非選擇存儲器塊 (MB1 MB7)的存儲器4冊電極(MG1)的電位相應于電容耦合比 (0.8)和控制柵電極(CG1 )的電壓變化(1.5V)而被降壓(降壓量 0.8 x 1.5 = 1.2V)。即配置于非選擇存儲器塊(MB1 MB7)的存儲 器柵電極(MG1 )的電位成為Ve- 1.2V。
接著，由控制電路在時刻t3使開關晶體管SW: Dl為導通狀態(tài)。 由此，將選擇存儲器塊(MBO)的存儲器柵電極(MG1 )和非選擇存 儲器塊(MB1 MB7)的存儲器柵電極(MG1)電連接。即，將在非
選擇存儲器塊(MB1 ~MB7)的存儲器柵電極(MG1 )中存儲的電荷 (電荷)供給到選擇存儲器塊(MB0)的存儲器柵電極(MG1 )而進 行電荷共享。此時，非選擇存儲器塊(MB1 MB7)的存儲器柵電極 (MG1)和選擇存儲器塊(MB0)的存儲器柵電極(MG1)進行電荷 共享而其電位成為相等電位(同電位)。因此，選擇存儲器塊(MBO) 的存儲器柵電極(MG1)自初始的施加電壓Ve降壓了非選擇存儲器 塊(MB1 MB7)在時刻t2的工作下產(chǎn)生的降壓量的7/8( 1.2Vx7/8), 即為(Ve — 1.2Vx7/8V)。
其后，由控制電路在時刻t4使開關晶體管SW: Dl為截止狀態(tài)。 由此將選擇存儲器塊(MB0)的存儲器柵電極(MG1 )和非選擇存儲 器塊(MB1 MB7)的存儲器柵電極(MG1 )電分離。如此，由存儲 器單元陣列9內(nèi)的非選擇存儲器塊(MB1 MB7)將施加于存儲器柵 電極(MG1)的電壓降壓后，與選擇存儲器塊(MB0)的存儲器柵電 極(MG1 )進行電荷共享，從而能夠?qū)⑦x擇存儲器塊(MB0)的存儲 器柵電極(MG1)的電壓降壓。
其后，例如如上述實施方式3所述那樣，在選擇存儲器塊(MBO) 內(nèi)的存儲器柵電極(MG1 ~MG8)之間進行電荷共享，而能夠?qū)x擇 存儲器塊(MB0)內(nèi)的存儲器柵電極(MG1 )進行擦除動作。在這樣 的實施方式7中，其特征在于在進行了 2階段的電荷共享之后實施擦 除動作。即，如使用圖50所述那樣，在選擇存儲器塊(MB0)的存 儲器柵電極(MG1 )與非選擇存儲器塊(MB1 ~MB7)的存儲器柵電 極(MG1 )之間實施電荷共享來對選擇存儲器塊(MB0)的存儲器柵 電極(MG1 )的電壓降壓了之后，如圖15所示的上述實施方式3所 述那樣，在配置于選擇存儲器塊(MB0)內(nèi)的存儲器柵電極(MG1 ~ MG8)之間實施電荷共享。此時，在圖15所示的電荷共享工作中， 圖15所示的時刻t0的初始電位不是Ve，而是自Ve降壓了的Ve - 1.2 x7/8V,對該降壓后的初始電位實施降壓。
通過使用這樣的順序進行擦除動作，與上述實施方式3相比，可 對存儲器柵電極(MG1 )的電位進一步降壓。因此，即使減小了負電
壓發(fā)生用電荷泵電路的發(fā)生電壓電平，也能夠得到較高的存儲器柵電 極(MG1)電位。其結果，能夠減小電荷泵電路的規(guī)模，能夠縮小芯
片面積。即，利用2階段的電荷共享工作而將選擇存儲器塊(MB0) 內(nèi)的存儲器柵電極(MG1 )的電位充分降壓，因此，在其后能夠減輕 用電荷泵電路將選擇存儲器塊(MB0)的存儲器柵電極(MG1 )降低 到擦除電壓的負擔。如此，能夠減輕電荷泵電路的負擔，因此能夠減 小電荷泵電路的規(guī)模，能夠縮小芯片面積。
在本實施方式7中，在選擇存儲器塊(MB0)的存儲器柵電極
(MG1)與非選擇存儲器塊(MB1 MB7)的存儲器柵電極(MG1 ) 之間實施電荷共享來對選擇存儲器塊(MB0 )的存儲器柵電極(MG1 ) 的電壓降壓了之后，如圖15所示的上述實施方式3所述那樣，在配 置于選擇存儲器塊(MB0)內(nèi)的存儲器柵電極(MG1 MG8)之間實 施電荷共享。但是，僅靠在選擇存儲器塊(MB0)的存儲器柵電極
(MG1)與非選擇存儲器塊(MB1 MB7)的存儲器柵電極(MG1 ) 之間實施電荷共享就能對選擇存儲器塊(MB0)的存儲器柵電極
(MG1)的電壓充分降壓的情況下，即使不實施如圖15所示的上述 實施方式3所述那樣的、在配置于選擇存儲器塊(MB0)內(nèi)的存儲器 柵電極(MG1 MG8)之間的電荷共享也可以。
在本實施方式7中，對配置于選擇存儲器塊(MB0)內(nèi)的存儲器 柵電極(MG1 )實施2階段的電荷共享，但擦除動作的順序不限于此。 例如在對配置于選擇存儲器塊(MB0)內(nèi)的存儲器柵電極(MG1 )實 施與非選擇存儲器塊(MB1 MB7)的存儲器柵電極(MG1 )的電荷 共享之后，可以對配置于選擇存儲器塊(MB0)的各個存儲器柵電極
(MG2 MG8)實施與非選擇存儲器塊(MB1 ~ MB7 )的各個存儲器 柵電極(MG2 MG8)的電荷共享。也可以同時對配置于選擇存儲器 塊(MB0)的各個存儲器柵電極(MG1 MG8)與非選擇存儲器塊
(MB1-MB7)的各個存儲器柵電極(MG1 MG8)實施電荷共享。 由此，能夠縮短擦除動作的時間。
在本實施方式7中，對為了實現(xiàn)擦除動作而對存儲器柵電極進行降壓進行了說明，但對于例如為實現(xiàn)寫入動作而對存儲器柵電極進行 升壓，也能夠適用電荷共享工作。
在本實施方式7中，對于各存儲器塊內(nèi)的開關晶體管SW: B的 構成與上述實施方式3相同，^f旦當然做成與上述實施方式1和上述實 施方式2相同的構成和工作，也能^U尋相同效果。
(實施方式8)(選擇存儲器網(wǎng)-非選擇存儲器網(wǎng)之間的電荷共 享—選擇存儲器塊-非選擇存儲器塊之間的電荷共享)
在上述實施方式7中，對通過在存在于同一存儲器網(wǎng)內(nèi)的選擇存 儲器塊和非選擇存儲器塊之間對存儲器柵電極電壓進行降壓和電荷 共享而將擦除電壓降壓的例子進行了說明。在本實施方式8中，對通
過進一步在不同的存儲器網(wǎng)之間實施降壓和電荷共享而進一步對存 儲器柵電極的電位降壓來實施擦除動作的例子進行說明。
本實施方式8中的存儲器單元陣列9的構成與圖47相同，圖51 表示本實施方式8中的存儲器單元陣列9的構成和開關晶體管的構 成，圖52表示其等效電路。如圖51所示，存儲器單元陣列9具有兩 個存儲器網(wǎng)13a和存儲器網(wǎng)13b,各存儲器網(wǎng)13a、 13b由8個存儲器 塊14構成。例如，在位于存儲器單元陣列9左側(cè)的存儲器網(wǎng)13a上 形成有存儲器塊14 (MB0 MB7)，在位于存儲器單元陣列9右側(cè) 的存儲器網(wǎng)13b上形成有存儲器塊14 (MB8 MB15)。
如圖13所示，在各存儲器塊14上配置有多個金屬布線Ml ~M8, 設有控制該金屬布線M1 M8的連接/非連接(浮動)的開關晶體管 SW: A。如圖14所示，在各存儲器塊14上配置有分別與多個金屬布 線Ml ~M8連接的存儲器柵電極MG1 ~MG8,相互相鄰的存儲器柵 電極MG1 MG8可借助開關晶體管SW: B而進行連接/非連接。
接著，如圖51所示，存儲器網(wǎng)13a、 13b分別具有8個存儲器塊 14 (MB0 MB7、 MB8 MB15)，由開關晶體管SW: D將分別存 在于存儲器網(wǎng)13a、 13b內(nèi)的8個存儲器塊14 (MB0 MB7、 MB8 ~ MB15)連接。在本實施方式8中，由開關晶體管SW: E將兩個不同 的存儲器網(wǎng)彼此連接。如圖52所示，開關晶體管SW: E是l系統(tǒng)，
例如屬于存儲器網(wǎng)13a的存儲器塊MB0和屬于存儲器網(wǎng)13b的存儲 器塊MB8等的相對的存儲器塊(MB0 MB15)的各金屬布線Ml ~ M8經(jīng)開關晶體管SW: E而分別連接。
如圖52所示，在開關晶體管SW: A(SW: Al、 SW: A2、 SW: A9、 SW: A10)中7 ^爭過各存儲器塊14 ( MBO ~ MB15 ) i也由2系統(tǒng) 連接。在此，圖52中雖然未圖示，但各存儲器塊14 (MB0 MB15) 也分別具有開關晶體管SW: B。
對這樣構成的不同的兩個存儲器網(wǎng)之間的電荷共享的工作進行 說明。圖53是表示實施方式8的非易失性半導體存儲器件中的擦除 動作的一部分的時序圖。其中，本實施方式8中的^察除動作與圖50 和圖15重復，因此，在圖53中表示對施加于非選擇存儲器網(wǎng)(MB8 MB15)中的存儲器柵極的電位進行降壓、和對選擇存儲器網(wǎng)(MBO~ MB7)與非選擇存儲器網(wǎng)(MB8-MB15)之間進行電荷共享工作。
首先，在時刻t0,開關晶體管SW: Al-A2、 A9 A10為導通狀 態(tài)，通過電源電路和金屬布線Ml ~ M8對各存j諸器塊(MBO ~ MB15 ) 的存儲器柵電極(MG1 MG8)施加Ve。此時，開關晶體管SW: E 為截止狀態(tài)。對將屬于非選擇存儲器網(wǎng)(存儲器塊MB8 MB15)的 控制柵電極(CG1 CG8)和屬于選擇存儲器網(wǎng)(存儲器塊MB0~ MB7)的控制柵電極(CGI ~ CG8)合起來的所有控制柵電極(CGI ~ CG8)施加1.5V的電壓。并對選擇存儲器網(wǎng)(存儲器網(wǎng)13a)所含有 的除選擇存儲器塊(MB0)以外的存儲器塊(MB1-MB15)的源極 S、漏極D施加1.5V的電壓，對選擇存儲器網(wǎng)(存儲器網(wǎng)13a)所含 有的選4奪存儲器塊(MB0)的源極S施加2V電壓、對漏極D施加6V 電壓。
接著，在時刻tl,通過使開關晶體管SW: A1 SW: A2、 SW: A9 SW: A10為截止狀態(tài)，而使選擇存儲器網(wǎng)(存儲器網(wǎng)13a)和 非選擇存儲器網(wǎng)(存儲器網(wǎng)13b)所含有的所有存儲器柵電極(MGl ~ MG8)為浮置狀態(tài)。
接著，在時刻t2將非選擇存儲器網(wǎng)(MB8 MB15)所含有的所
有控制柵電極(CGI ~CG8)從1.5V下降到0V。通過該工作，非選 擇存儲器網(wǎng)(MB8-MB15)的所有存儲器柵電極(MG1 MG8)因 電容耦合而^皮降壓至Ve- 1.2V。
其后，在時刻t3使開關晶體管SW: E為導通狀態(tài)，在兩個不同 的存儲器網(wǎng)13a和存儲器網(wǎng)13b之間對相互對應的存儲器柵電極 (MG1 ~MG8)進行電荷共享。通過該工作，包括選擇存儲器塊的選 4奪存儲器網(wǎng)(MB0 MB7)的所有存儲器柵電極(MG1 ~ MG8 )的電 位被降壓至Ve-0.6V。
其后，在時刻t4使開關晶體管SW: E為截止狀態(tài)。由此，在由 存儲器單元陣列9內(nèi)的非選擇存儲器網(wǎng)(MB8-MB15)將施加于存 儲器柵電極(MG1 ~MG8)的電壓降壓后，與選4奪存儲器網(wǎng)(MB0~ MB7)的對應的存儲器柵電極(MG1 ~MG8)進行電荷共享，從而能 夠?qū)⑦x擇存儲器網(wǎng)(MB0 MB7)的存儲器柵電極(MG1 ~MG8)的 電壓降壓。
其后，例如上述實施方式7所述那樣，在同一存儲器網(wǎng)(MBO~ MB7)內(nèi)所含有的選擇存儲器塊(MBO)與非選擇存儲器塊(MB1 ~ MB7)之間進行電荷共享，并如上述實施方式3所述那樣，在選擇存 儲器塊(MBO)內(nèi)的存儲器柵電極(MG1 MG8)之間進行電荷共享， 能夠?qū)x擇存儲器塊(MBO)內(nèi)的存儲器柵電極(MG1 )進行擦除動
作。在這樣的實施方式8中，其特征在于在進行了 3階段的降壓和電 荷共享之后實施擦除動作。
通過使用這樣的順序進行擦除動作，與上述實施方式7和上述實 施方式3相比，可對存儲器柵電極(MG1 )的電位進一步降壓。因此， 即使減小了負電壓發(fā)生用電荷泵電路的發(fā)生電壓電平，也能夠得到較 高的存儲器柵電極(MG1 )電位。其結果，能夠減小電荷泵電路的規(guī) 模，能夠縮小芯片面積。即，利用3階段的降壓和電荷共享工作而將 選擇存儲器塊(MBO)內(nèi)的存儲器柵電極(MG1)的電位充分降壓， 因此，在其后能夠減輕用電荷泵電路將選擇存儲器塊(MBO)的存儲 器柵電極(MG1 )降低到擦除電壓的負擔。如此，能夠減輕電荷泵電
路的負擔，因此能夠減小電荷泵電路的規(guī)模，能夠縮小芯片面積。
在本實施方式8中，在由存儲器單元陣列9內(nèi)的非選擇存儲器網(wǎng)
(MB8-MB15)將施加于存儲器柵電極(MG1 MG8)的電壓降壓 后，與選擇存儲器網(wǎng)(MB0 MB7)的對應的存儲器柵電極(MG1 ~ MG8)進行電荷共享，從而將選擇存儲器網(wǎng)(MB0 MB7)的存儲器 柵電極(MG1 MG8)的電壓降壓。其后，例如如上述實施方式7 所述那樣，在選擇存儲器塊(MBO)的存儲器柵電極(MG1)與非選 才奪存儲器塊(MB1 ~ MB7 )的存儲器柵電極(MG1 )之間實施電荷共 享來對選擇存儲器塊(MBO)的存儲器柵電極(MG1 )的電壓降壓了 之后，如圖15所示的上述實施方式3所述那樣，在配置于選擇存儲 器塊(MBO)內(nèi)的存儲器柵電極(MG1 MG8)之間實施電荷共享。 但是，在由非選擇存儲器網(wǎng)(MB8-MB15)將施加于存儲器柵電極
(MG1 MG8)的電壓降壓后與選擇存儲器網(wǎng)(MB0 MB7)的對應 的存儲器柵電極(MG1 MG8)進行電荷共享，從而將選擇存儲器塊
(MBO)的存儲器柵電極(MG1)的電壓充分降壓的情況下，即使不 實施如圖50所示的上述實施方式7所述那樣的、對選擇存儲器塊
(MBO)與非選4奪存儲器塊(MB8-MB15)之間的降壓和電荷共享 也可以。即使不實施如圖15所示的上述實施方式3所述那樣的、在 配置于選擇存儲器塊(MBO)內(nèi)的存儲器柵電極(MG1 MG8)之間 的電荷共享也可以。
在本實施方式8中，對為了實現(xiàn)擦除動作而對存儲器柵電極進行 降壓進行了說明，但對于例如為實現(xiàn)寫入動作而對存儲器柵電極進行 升壓，也能夠適用電荷共享工作。
在本實施方式8中，對于各存儲器塊內(nèi)的開關晶體管SW: B的 構成與上述實施方式3相同，但當然做成與上述實施方式1和上述實 施方式2相同的構成和工作，也能取得相同效果。
(實施方式9)(選擇網(wǎng)-非選擇網(wǎng)之間的電荷共享—選擇塊-非選擇塊之間的電荷共享)
在實施方式9中，與上述實施方式8相同，通過將不同的網(wǎng)之間
的存儲器柵電極彼此之間進行電荷共享而對擦除動作時的電壓降壓， 但在開關晶體管的構成方面與上述實施方式8不同。
圖54是本實施方式9中的存儲器單元陣列的等效電路圖。與表
示上述實施方式8的等效電路圖的圖52相比，取代將不同網(wǎng)之間的 相互對應的存儲器柵電極(金屬布線M1 M8)連接的開關晶體管 SW: E:，而在電源電路與存儲器單元陣列(包括兩個存儲器網(wǎng))之間 配置開關晶體管SW: F,可一起將電源電路與存儲器單元陣列分離。 開關晶體管SW: A和開關晶體管SW: D的構成與上述實施方式8 中的圖52相同。
對這樣構成的不同的兩個存儲器網(wǎng)之間的電荷共享的工作進行 說明。圖55是表示實施方式9的非易失性半導體存儲器件中的擦除 動作的一部分的時序圖。其中，本實施方式9中的擦除動作與圖50 和圖15重復，因此，在圖55中表示對施加于非選擇存儲器網(wǎng)(MB8 MB15)中的存儲器柵極的電位進行降壓、和對選擇存儲器網(wǎng)(MB0~ MB7)與非選擇存儲器網(wǎng)(MB8 MB15)之間進行電荷共享工作。
首先，如圖55所示，在時刻t0,開關晶體管SW: Al ~ A2、 A9 ~ A10和開關晶體管SW: F為導通狀態(tài)，通過電源電路對各存儲器塊 (MB0 MB15)的存儲器柵電極(MG1 ~ MG8 )(金屬布線Ml ~ M8)施加Ve。對將屬于非選擇存儲器網(wǎng)(存儲器塊MB8-MB15) 的控制柵電極(CG1 CG8)和屬于選擇存儲器網(wǎng)(存儲器塊MB0 MB7 )的控制柵電極(CGI ~ CG8 )合起來的所有控制柵電極(CGI ~ CG8)施力口 1.5V的電壓。并對選擇存儲器網(wǎng)(存儲器網(wǎng)13a)所含有 的除選擇存儲器塊(MB0)以外的存儲器塊(MB1-MB15)的源極 S、漏極D施加1.5V的電壓，對選擇存儲器網(wǎng)(存儲器網(wǎng)13a)所含 有的選4奪存儲器塊(MB0 )的源極S施加2V電壓、對漏極D施加6V 電壓。
接著，在時刻tl,通過使開關晶體管SW: F為截止狀態(tài)來將存 儲器單元陣列與電源電路分離，且使開關晶體管SW: A1 SW: A2、 SW: A9 SW: A10為截止狀態(tài)，而使選擇存儲器網(wǎng)(存儲器網(wǎng)13a)
和非選擇存儲器網(wǎng)(存儲器網(wǎng)13b)所含有的所有存儲器柵電極
(MG1 MG8)為浮置狀態(tài)。
接著，在時刻t2將非選擇存儲器網(wǎng)(MB8 MB15)所含有的所 有控制柵電極(CGI CG8)從1.5V下降到0V。通過該動作，非選 一奪存儲器網(wǎng)(MB8-MB15)的所有存儲器片冊電極(MG1 MG8)因 電容耦合而^皮降壓至Ve- 1.2V。
其后，在時刻t3使開關晶體管SW: A1 A2、 A9 A10為導通 狀態(tài)，在兩個不同的存儲器網(wǎng)13a和存儲器網(wǎng)13b之間對相互對應的 存儲器柵電極(MG1 MG8)進行電荷共享。通過該工作，包括選擇 塊的選4奪存儲器網(wǎng)(MBO ~ MB7 )的所有存儲器柵電極(MG1 ~ MG8 ) 的電^[立一皮「爭壓至Ve - 0.6V。
其后，在時刻t4使開關晶體管SW: A1 SW: A2、 SW: A9 ~ SW: A10為截止狀態(tài)。由此，在由存儲器單元陣列9內(nèi)的非選擇存 儲器網(wǎng)(MB8 MB15)將施加于存儲器柵電極(MG1 MG8)的電 壓降壓了之后，與選擇存儲器網(wǎng)(MB0 MB7)的對應的存儲器柵電 極(MG1 MG8)進行電荷共享，從而能夠?qū)⑦x擇存儲器網(wǎng)(MBO~ MB7)的存儲器柵電極(MG1 MG8)的電壓降壓。
其后，例如如上述實施方式7所述那樣，在同一存儲器網(wǎng)(MBO MB7)內(nèi)所含有的選擇存儲器塊(MBO)與非選擇存儲器塊(MB1~ MB7)之間進行電荷共享，并如上述實施方式3所述那樣，在選擇存 儲器塊(MBO )內(nèi)的存儲器柵電極(MG1 ~ MG8 )之間進行電荷共享， 能夠?qū)x擇存儲器塊(MBO)內(nèi)的存儲器柵電極(MG1 )進行擦除動 作。這樣在實施方式9中也與上述實施方式8相同，其特征在于在進 行了 3階段的降壓和電荷共享之后實施擦除動作。
通過使用這樣的順序進行擦除動作，與上述實施方式7和上述實 施方式3相比，可對存儲器柵電極(MG1 )的電位進一步降壓。因此， 即使減小了負電壓發(fā)生用電荷泵電路的發(fā)生電壓電平，也能夠得到較 高的存儲器柵電極(MG1 )電位。其結果，能夠減小電荷泵電路的規(guī) 模，能夠縮小芯片面積。即，利用3階段的降壓和電荷共享工作而將 選擇存儲器塊(MB0)內(nèi)的存儲器柵電極(MG1)的電位充分降壓，
因此，在其后能夠減輕用電荷泵電路將選擇存儲器塊(MB0)的存儲 器柵電極(MG1 )降低到擦除電壓的負擔。如此，能夠減輕電荷泵電 路的負擔，因此能夠減小電荷泵電路的規(guī)模，能夠縮小芯片面積。 在本實施方式9中，在由存儲器單元陣列9內(nèi)的非選擇存儲器網(wǎng)
(MB8 MB15)將施加于存儲器柵電極(MG1 MG8)的電壓降壓 后，與選擇存儲器網(wǎng)(MB0 MB7)的對應的存儲器柵電極(MG1 ~ MG8)進行電荷共享，從而能夠?qū)⑦x擇存儲器網(wǎng)(MB0 MB7)的存 儲器柵電極(MG1 MG8)的電壓降壓。其后，例如如上述實施方式 7所述那樣，在選擇存儲器塊(MBO)的存儲器柵電極(MG1)與非 選擇存儲器塊(MB1 MB7)的存儲器柵電極(MG1 )之間實施電荷 共享來對選擇存儲器塊(MBO)的存儲器柵電極(MG1 )的電壓降壓 了之后，如圖15所示的上述實施方式3所述那樣，在配置于選擇存 儲器塊(MBO)內(nèi)的存儲器柵電極(MG1 MG8)之間實施電荷共享。 但是，在由非選擇存儲器網(wǎng)(MB8 MB15)將施加于存儲器柵電極
(MG1 MG8)的電壓降壓后與選擇存儲器網(wǎng)(MB0 MB7)的對應 的存儲器柵電極(MG1 MG8)進行電荷共享，從而將選擇存儲器塊
(MBO)的存儲器柵電極(MG1)的電壓充分降壓的情況下，即使不 實施如圖50所示的上述實施方式7所述那樣的、對選擇存儲器塊
(MBO)與非選擇存儲器塊(MB1 MB7)之間的降壓和電荷共享也 可以。即使不實施如圖15所示的上述實施方式3所述那樣的、在配 置于選擇存儲器塊(MBO)內(nèi)的存儲器柵電極(MG1 MG8)之間的 電荷共享也可以。
在本實施方式9中，對為了實現(xiàn)擦除動作而對存儲器柵電極進行 降壓進行了說明，但對于例如為實現(xiàn)寫入動作而對存儲器柵電極進行 升壓，也能夠適用電荷共享工作。
在本實施方式9中，對于各存儲器塊內(nèi)的開關晶體管SW: B的 構成與上述實施方式3相同，但當然做成與上述實施方式1和上述實 施方式2相同的構成和工作，也能取得相同效果。
(實施方式10)(在實施方式1-4、 7~ 9中進行FN擦除的例
子)
實施方式IO與實施方式1~4、 7~9的不同點在于數(shù)據(jù)的擦除方 式。在上述實施方式1~4、 7~9中，以采用將由帶間隧道現(xiàn)象引起 的熱孔注入作為電荷存儲膜的氮化硅膜的方式作為擦除方式為例進 行了說明，但在本實施方式10中，對使用FN ( Fowler - Nordheim ) 隧道電流的方式作為4察除方式進行說明。即，在上述實施方式1 4、 7 ~ 9中，通過從半導體襯底向電荷存儲膜注入熱孔來抵消在電荷存儲 膜上存儲的電子，從而來進行擦除動作，而在本實施方式10中，以 FN隧道電流將在電荷存儲膜上存儲的電子從電荷存儲膜釋放到半導 體襯底，從而來進行擦除動作。在本發(fā)明說明的方法中，采用使用該 FN隧道電流的擦除方式對存儲器柵電極的電位進行降壓，也能在減
電極的電位。即，關于存儲器柵電極的降壓方法，利用上述實施方式 1~4、 7 9記載的方法和與其完全相同的方法來進行降壓。通過使施 加于被降壓了的存儲器柵電極的電壓為可在負電壓發(fā)生用電荷泵電 路進行擦除動作的擦除電壓，從而將存儲在由氮化硅膜構成的電荷存 儲膜上的電子以FN隧道電流釋放到半導體襯底上。此時，對源極區(qū) 域/漏極區(qū)域(擴散層)施加0V?？芍绱嗽诒緦嵤┓绞?0中說明的 使用FN隧道電流的擦除方式中，利用降壓和電荷共享進行本發(fā)明的 降壓動作也是有效的。即，即使是使用FN隧道電流的擦除方式，通 過使用本發(fā)明的降壓動作，從而能夠減小負電壓發(fā)生用電荷泵電路的 發(fā)生電壓電平，能夠縮小電荷泵電路的規(guī)模。
圖56是表示使用FN隧道的擦除方式與使用帶間隧道現(xiàn)象的擦除 方式所必需的1個單元中的4察除電流的圖。如圖56所示可知，與使 用帶間隧道現(xiàn)象的擦除方式相比，使用FN隧道電流的擦除方式中， 所消耗的擦除電流較小，為前者的1/1000左右。由此，在使用FN隧 道電流的擦除方式中具有如下優(yōu)點(1)通過增加同時擦除的單元 數(shù)而實現(xiàn)擦除動作的高速化，或(2)通過減少擦除電流源而可降低
非易失性半導體存儲器件(組件)的面積。
(實施方式ll)(在實施方式1 4、 7 9中對控制柵電極施加 的電壓允許負電壓的例子)
在本實施方式11中，說明對施加于控制柵電極的電壓施加負電
壓的情況。在上述實施方式1~4、 7~9中，施加于控制斥冊電極的電 壓的最小值是0V。但是，例如為了抑制在利用存儲器單元的換算進 行讀出時的非選擇單元的漏電流，有時對非選擇單元的控制柵電極施 加負電壓(Vcg)。此時，在上述實施方式1 ~4、 7 9說明的降壓動 作中，能夠使控制柵電極的下降電壓為大于1.5 V的下降幅度(從1.5 V 到0V)的下降幅度(從1.5V到Vcg)。由此，在進行存儲器柵電極 的降壓動作時，控制柵電極的電位位移變大，因此可得到如下效果 (1)能夠生成更大的負電位，或(2)能夠減小最初施加于存儲器柵 電才及的電位Ve。
(實施方式12)(開關晶體管的設備構造1 ) 在本實施方式12中，對開關晶體管的設備構造進行說明。 圖57是表示在相對于p型硅襯底PS和n型阱NWL而對存儲器 柵電極(MG)施加正負兩極性的電壓時，僅在施加負極性電壓時使 用電容耦合進行降壓的開關晶體管的MOSFET構造例的圖。即，設 于控制電路與存儲器柵電極(MG)之間的開關晶體管由p溝道型 MOSFETQp構成。
具體而言，對p溝道型MOSFETQp的構成進行說明。如圖57所 示，在p型硅襯底PS上形成有由n型半導體區(qū)域(導入了磷、砷等 n型雜質(zhì)的半導體區(qū)域)構成的n型阱NWLl。在該n型阱NWLl內(nèi) 形成有作為p溝道型MOSFET的源極區(qū)域和漏極區(qū)域的一對擴散層 DL1。該擴散層DL1例如由導入了硼(B)等p型雜質(zhì)的p型半導體 區(qū)域構成。在一對擴散層DL1之間的硅襯底PS上隔著柵絕緣膜(未 圖示)形成有柵電極G3。如此構成的開關晶體管(p溝道型 MOSFETQp )的源極區(qū)域(左側(cè)的擴散層DL1 )與存儲器柵電極(MG) 連接，開關晶體管(p溝道型MOSFETQp)的漏極區(qū)域(右側(cè)的擴散
層DL1 )與控制電路連接。
接著，對開關晶體管(p溝道型MOSFETQp)的工作進行說明。
首先，對在對存儲器柵電極施加負極性電壓的情況，即，對相對于與 存儲器柵電極連接的存儲器單元進行負偏壓方向的降壓動作的情況
進行說明。此時，通過對開關晶體管(p溝道型MOSFETQp)的柵電 極G3施加預定電壓，使開關晶體管(p溝道型MOSFETQp)為導通 狀態(tài)。在由控制電路供給負極性電壓時，該負極性電壓從開關晶體管
柵電極(MG)。因此，通過使開關晶體管(p溝道型MOSFETQp) 為導通狀態(tài)而對存儲器柵電極(MG)施加負極性電極。其后，通過 使開關晶體管(p溝道型MOSFETQp)為截止狀態(tài)，從而使存儲器柵 電極(MG)為浮置狀態(tài)。利用通過使與存儲器柵電極(MG)相鄰的 控制柵電極的電位發(fā)生變化而產(chǎn)生的電容耦合，對施加于存儲器柵電 極(MG)的電位進行降壓。其后，將進行了該降壓動作的存儲器柵 電極(MG)與成為擦除對象的存儲器柵電極電連接而進行電荷共享。 由此，能夠降低施加于作為擦除對象的存儲器柵電極的電位。
與此相反，對在對存儲器柵電極施加正極性電壓的情況，即對相 對于與存儲器柵電極連接的存儲器單元進行正偏壓方向的升壓工作 的情況進行說明。此時，通過對開關晶體管(p溝道型MOSFETQp) 的柵電極G3施加預定電壓而使開關晶體管(p溝道型MOSFETQp) 為導通狀態(tài)。在由控制電路供給正極性電壓時，該正極性電壓從開關 晶體管(p溝道型MOSFETQp)的漏極區(qū)域通過源極區(qū)域而被供給到 存儲器^"電極(MG)。因此，通過4吏開關晶體管(p溝道型MOSFETQp) 為導通狀態(tài)而對存儲器柵電極(MG)施加正極性電極。其后，需要 通過使開關晶體管(p溝道型MOSFETQp)為截止狀態(tài)來使存儲器柵 電極(MG)為浮置狀態(tài)，但在此時，在開關晶體管由p溝道型MOSFET 構成時會產(chǎn)生問題。即，在由控制電路施加正極性電壓時，開關晶體 管(p溝道型MOSFETQp)的漏極區(qū)域(p型半導體區(qū)域)與n型阱 NWL1之間的pn結被正向偏置，因此即使使開關晶體管(p溝道型MOSFETQp)為截止狀態(tài)，也會從漏極區(qū)域向n型阱NWL1流過電 流。而且，在開關晶體管(p溝道型MOSFETQp)為截止狀態(tài)之前， 存儲器柵電極(MG)被施加正極性電壓，因此，開關晶體管(p溝 道型MOSFETQp)的源極區(qū)域(p型半導體區(qū)域)與n型阱NWL1 之間的pn結也被正向偏置。因此，也會從開關晶體管(p溝道型 MOSFETQp)的源極區(qū)域(p型半導體區(qū)域)向n型阱NWLl流過電 流。由此，即使使開關晶體管(p溝道型MOSFETQp)為截止狀態(tài)， 也會從與存儲器柵電極(MG)連接的源極區(qū)域向n型阱NWLl流過 電流，因此難以使存儲器柵電極(MG)為維持著自控制電路供給的 正極性電壓的浮置狀態(tài)。即，在由p溝道型MOSFETQp構成開關晶 體管時，即使使開關晶體管(p溝道型MOSFETQp)為截止狀態(tài)，也 無法使存儲器柵電極(MG)為維持著自控制電路供給的正極性電壓 的浮置狀態(tài)(施加于存儲器柵電極(MG)的電位降低)，因此，難 以對與存儲器柵電極(MG)連接的存儲器單元進行正偏置方向的升 壓工作。由以上可知，在由p溝道型MOSFETQp構成開關晶體管時， 僅限于對與存儲器柵電極(MG)連接的存儲器單元進行負偏壓方向 的降壓動作時有效。
(實施方式13)(開關晶體管的設備構造2)
在上述實施方式12中，對由p溝道型MOSFETQp構成開關晶體 管的情況進行了說明，但在本實施方式13中，對由p溝道型MOFET 和n溝道型MOSFET構成開關晶體管的情況進行說明。
圖58是表示在相對于p型硅襯底PS而對存儲器柵電極(MG) 施加正負兩極性的電壓時，能夠在施加負極性電壓時使用電容耦合進 行降壓、且在施加正極性電壓時也利用電容耦合進行升壓的開關晶體 管的MOSFET構造例的圖。即，設于控制電路與存儲器柵電極(MG) 之間的開關晶體管是通過將p溝道型MOSFETQp和n溝道型 MOSFETQn串聯(lián)連接而構成。
具體而言，首先對p溝道型MOSFETQp的構成進4亍i兌明。如圖 58所示，在p型硅襯底PS上形成有由n型半導體區(qū)域(導入了磷、
砷等n型雜質(zhì)的半導體區(qū)域)構成的n型阱NWL1 。在該n型阱NWL1 內(nèi)形成有成為p溝道型MOSFET的源極區(qū)域和漏才及區(qū)域的一對擴散 層DL1。該擴散層DL1例如由導入了硼(B)等p型雜質(zhì)的p型半導 體區(qū)域構成。在一對擴散層DL1之間的硅襯底PS上隔著柵絕緣膜(未 圖示)形成有柵電極G3。如此構成的開關晶體管(p溝道型 MOSFETQp)的源極區(qū)域(左側(cè)的擴散層DL1 )與存儲器柵電極(MG) 連接，開關晶體管(p溝道型MOSFETQp)的漏極區(qū)域(右側(cè)的擴散 層DL1 )與后述的n溝道型MOSFETQn的源才及區(qū)域連4妾。
接著，對n溝道型MOSFETQn的構成進行說明。如圖58所示， 在p型硅襯底PS上形成有由n型半導體區(qū)域(導入了磷、砷等n型 雜質(zhì)的半導體區(qū)域)構成的n型阱NWL2。在該n型阱NWL2內(nèi)形成 有成為p型阱PWL,并在該p型阱PWL內(nèi)形成成為n溝道型MOSFET 的源極區(qū)域和漏極區(qū)域的一對擴散層DL2。該擴散層DL2例如由導 入了磷(P)、砷(As)等n型雜質(zhì)的n型半導體區(qū)域構成。在一對 擴散層DL2之間的硅襯底PS上隔著柵絕緣膜(未圖示)形成有柵電 極G4。如此構成的n溝道型MOSFETQn的源極區(qū)域(左側(cè)的擴散層 DL2)與p溝道型MOSFETQp的漏極區(qū)域(擴散層DL1 )連接，n 溝道型MOSFETQn的漏極區(qū)域(右側(cè)的擴散層DL2 )與控制電路連 接。
接著，對開關晶體管(p溝道型MOSFETQp和n溝道型 MOSFETQn)的工作進行說明。首先，說明在對存儲器柵電極施加負 極性電壓的情況，即，對相對于與存儲器柵電極連接的存儲器單元進 行負偏置方向的降壓動作的情況。此時，通過對p溝道型MOSFETQp 的柵電極G3施加預定電壓，使p溝道型MOSFETQp為導通狀態(tài)。 并對n溝道型MOSFETQn的柵電極G4施加預定電壓而使n溝道型 MOSFETQn為導通狀態(tài)。
在該狀態(tài)下，在由控制電路供給負極性電壓時，該負極性電壓通 過開關晶體管(p溝道型MOSFETQp和n溝道型MOSFETQn)而被 供給到存儲器柵電極(MG)。因此，通過使開關晶體管(p溝道型
MOSFETQp和n溝道型MOSFETQn )為導通狀態(tài)而對存儲器柵電極 (MG)施加負極性電極。其后，通過使p溝道型MOSFETQp為截止 狀態(tài)，從而使存儲器柵電極(MG)為浮置狀態(tài)。利用通過使與存儲 器柵電極(MG)相鄰的控制柵電極的電位發(fā)生變化而產(chǎn)生的電容耦 合，對施加于存儲器柵電極(MG)的電位進行降壓。其后，將進行 了該降壓動作的存儲器柵電極(MG)與成為擦除對象的存儲器柵電 極電連接而進行電荷共享。由此，能夠降低施加于作為擦除對象的存 儲器柵電極的電位。
在此，在通過使p溝道型MOSFETQp為截止狀態(tài)而使存儲器柵 電極(MG)為浮置狀態(tài)時，在n溝道型MOSFETQn中，由于由控制 電路對n溝道型MOSFETQn的漏極區(qū)域(n型半導體區(qū)域)施加負 極性電壓，因此例如n溝道型MOSFETQn的漏才及區(qū)域(n型半導體 區(qū)域)與p型阱PWL之間的pn結成為被施加正向偏置的狀態(tài)。因此， 在n溝道型MOSFETQn的漏極區(qū)域(n型半導體區(qū)域)與p型阱PWL 之間流過漏電流。但是，在本實施方式13中，做成在p型阱PWL與 p型硅襯底PS之間設置n型阱NWL2的構造。因此，能夠抑制漏電 流流到；圭^)"底PS。
接著，對在對存儲器柵電極施加正極性電壓的情況，即說明相對 于與存儲器柵電極連接的存儲器單元進行正偏壓方向的升壓工作的 情況。此時，通過對p溝道型MOSFETQp的4冊電才及G3施加預定電 壓而使p溝道型MOSFETQp為導通狀態(tài)。并對n溝道型MOSFETQn 的才冊電才及G4施加預定電壓而4吏n溝道型MOSFETQn為導通狀態(tài)。
在該狀態(tài)下，在由控制電路供給正極性電壓時，該正極性電壓通 過開關晶體管(p溝道型MOSFETQp和n溝道型MOSFETQn)而被 供給到存儲器柵電極(MG)。因此，通過使開關晶體管(p溝道型 MOSFETQp和n溝道型MOSFETQn)為導通狀態(tài)而對存儲器柵電極 (MG)施加正極性電極。其后，通過使n溝道型MOSFETQn為截止 狀態(tài)來使存儲器柵電極(MG)為浮置狀態(tài)。利用通過使與存儲器柵 電極(MG)相鄰的控制柵電極的電位發(fā)生變化而產(chǎn)生的電容耦合，
對施加于存儲器柵電極(MG)的電位進行升壓。其后，將進行了該 升壓工作的存儲器柵電極(MG)與成為寫入對象的存儲器柵電極電 連接而進行電荷共享。由此，能夠提高施加于作為寫入對象的存儲器 才冊電一及的電位。
在此，在本實施方式13中，由于作為開關晶體管采用將n溝道 型MOSFETQn和p溝道型MOSFETQp串聯(lián)連4妻的構成，因此通過使 n溝道型MOSFETQn為截止狀態(tài)，能夠使施加了正極性電壓的存儲 器柵電極(MG)為維持著正極性電壓的浮置狀態(tài)。即，在n溝道型 MOSFETQn中，在由控制電^各施加正才及性電壓時，n溝道型 MOSFETQn的漏極區(qū)域(n型半導體區(qū)域)與p型阱PWL之間的pn 結和n溝道型MOSFETQn的源極區(qū)域(n型半導體區(qū)域)與p型阱 PWL之間的pn結^皮施加反向偏壓。因此，能夠通過使n溝道型 MOSFETQn為截止狀態(tài)而將經(jīng)p溝道型MOSFETQp與n溝道型 MOSFETQn的源極區(qū)域連接的存儲器柵電極(MG )為維持著自控制 電路供給的正極性電壓的浮置狀態(tài)。換言之，由于n溝道型 MOSFETQn的漏極區(qū)域(n型半導體區(qū)域)與p型阱PWL之間的pn 結一皮施加反向偏壓，因此幾乎沒有電 流流 過。
由以上可知，通過將開關晶體管采用將n溝道型MOSFETQn和p 溝道型MOSFETQp串聯(lián)連接的構成，從而在對存儲器柵電極(MG) 施加正負兩極性電壓時，能夠在施加負才及性電壓時使用電容耦合來進 行降壓，且能夠在施加正極性電壓時使用電容耦合來進行升壓。
本發(fā)明能廣泛應用于制造非易失性半導體存儲器件的制造業(yè)。
權利要求
1.一種非易失性半導體存儲器件，其特征在于，具有:半導體襯底；形成于上述半導體襯底上的第一電荷存儲膜；形成于上述第一電荷存儲膜上的第一柵電極；與上述第一柵電極相鄰而形成的第二柵電極；以及用于控制上述第一柵電極和上述第二柵電極的電位的控制電路，在進行與存儲于上述第一電荷存儲膜上的電荷量對應的數(shù)據(jù)的擦除動作時，上述控制電路進行工作，以向上述第一柵電極供給第一電位、向上述第二柵電極供給第二電位，其后，上述控制電路進行工作，以使上述第一柵電極成為浮置狀態(tài)，其后，為使上述第一柵電極的電位從上述第一電位變?yōu)榈陀谏鲜龅谝浑娢坏呢摰牡谌娢?，上述控制電路進行工作，以向上述第二柵電極供給低于上述第二電位的第四電位。
2. 根據(jù)權利要求1所述的非易失性半導體存儲器件，其特征在于，體管的源極、漏極的一對半導體區(qū)域，上述第二柵電極隔著絕緣膜與上述第一柵電極的側(cè)面相鄰，且配 置在上述一對半導體區(qū)域之間的上述半導體襯底上。
3. 根據(jù)權利要求1所述的非易失性半導體存儲器件，其特征在 于，還具有形成在上述半導體襯底上的第二電荷存儲膜； 形成在上述第二電荷存儲膜上的第三柵電極；以及 與上述第三柵電極相鄰而形成的第四柵電極， 上述控制電路向上述第一柵電極供給上述第一電位的工作是如 下這樣進行的上述控制電路進行工作，以向上述第三柵電極供給第 五電位、向上述第四柵電極供給第六電位，其后，上述控制電路進行 工作，以使上述第三柵電極成為浮置狀態(tài)，其后，為使上述第三柵電 極的電位變?yōu)榈陀谏鲜龅谖咫娢坏呢摰牡谄唠娢唬鲜隹刂齐娐愤M行 工作，以向上述第四柵電極供給低于上述第六電位的第八電位，其后， 通過上述控制電路的工作使上述第一斥冊電極和上述第三柵電極電連 接。
4. 根據(jù)權利要求2所述的非易失性半導體存儲器件，其特征在 于，還具有形成在上述半導體襯底上的第二電荷存儲膜；形成在上述第二電荷存儲膜上的第三柵電極；以及與上述第三柵電極相鄰而形成的第四柵電極，上述控制電路向上述第一柵電極供給上述第一電位的工作是如 下這樣進行的上述控制電路進行工作，以向上述第三柵電極供給第 五電位、向上述第四柵電極供給第六電位，其后，上述控制電路進行 工作，以使上述第三柵電極成為浮置狀態(tài)，其后，為使上述第三柵電 極的電位變?yōu)榈陀谏鲜龅谖咫娢坏呢摰牡谄唠娢?，上述控制電路進行 工作，以向上述第四柵電極供給低于上述第六電位的第八電位，其后， 通過上述控制電路的工作使上述第一柵電極和上述第三柵電極電連 接。
5. 根據(jù)權利要求1所述的非易失性半導體存儲器件，其特征在于，上述第一柵電極和上述第二柵電極存在于存儲器單元陣列區(qū)域 內(nèi)，在上述存儲器單元陣列區(qū)域之外不存在負電壓發(fā)生電路。
6. 根據(jù)權利要求3所述的非易失性半導體存儲器件，其特征在于，從上述第一柵電極至上述第四柵電極存在于存儲器單元陣列區(qū) 域內(nèi)，在上述存儲器單元陣列區(qū)域之外不存在負電壓發(fā)生電路。
7. 根據(jù)權利要求2所述的非易失性半導體存儲器件，其特征在 于，還具有形成在上述半導體襯底上的第三電荷存儲膜；形成在上述第三電荷存儲膜上的第五柵電極；以及與上述第五柵電極相鄰而形成的第六柵電極，在上述第 一柵電極成為上述第三電位后，通過上述控制電路的工 作使上述第一柵電極和上述第五柵電極電連接，從而使上述第五柵電 極成為第九電位，其后，上述控制電路進行工作，以使上述第五柵電極成為浮置狀 態(tài)，其后，為使上述第五柵電極的電位成為低于上述第九電位的負的 第十電位，上述控制電路進行降低上述第六柵電極的電位的工作。
8. 根據(jù)權利要求1所述的非易失性半導體存儲器件，其特征在 于，還具有形成在上述半導體襯底上的第四電荷存儲膜； 形成在上述第四電荷存儲膜上的第七柵電極；以及 在上述半導體襯底內(nèi)成為包括上述第一柵電極的第一晶體管的源極、漏極的一對半導體區(qū)域，上述第二4冊電極隔著絕緣膜而配置在上述第一柵電極的側(cè)面， 上述第七柵電極隔著絕緣膜而配置在上述第二柵電極的側(cè)面， 上述第二柵電極和上述第七柵電極配置在上述一對半導體區(qū)域之間的上述半導體襯底上，上述第二柵電極的上述第二電位是通過上述第七柵電極的電位升壓而升壓了的電位。
9. 根據(jù)權利要求1所述的非易失性半導體存儲器件，其特征在于，上述第一柵電極和上述第二柵電極分別是包含在不同的存儲器 單元中且構成不同的字線的柵電極，且這些字線是相鄰字線。
10. 根據(jù)權利要求1所述的非易失性半導體存儲器件，其特征在于，上述第一電荷存儲膜是氮化硅膜。
11. 一種非易失性半導體存儲器件，其特征在于，具有 半導體襯底；形成于上述半導體襯底上的第一電荷存儲膜；形成于上述第一電荷存儲膜上的第一柵電極；與上述第一柵電極相鄰而形成的第二4冊電極；形成于上述半導體襯底上的第二電荷存儲膜；形成于上述第二電荷存儲膜上的第三柵電極；與上述第三柵電極相鄰而形成的第四柵電極；以及用于控制上述第一柵電極、上述第二4冊電極、上述第三柵電極和 上述第四柵電極的電位的控制電路，在進行與存儲于上述第二電荷存儲膜上的電荷量對應的數(shù)據(jù)的 重寫動作時，上述控制電路進行工作，以向上述第一柵電極供給第一電位、向 上述第二柵電極供給第二電位、向上述第三4冊電極供給第三電位、向 上述第四柵電極供給第四電位，上述控制電路進行工作，以使上述第一柵電極和上述第三柵電極 成為浮置狀態(tài)，為使上述第一柵電極的電位變成第五電位，上述控制電路進行工 作，以向上述第二柵電極供給第六電位，其后，為成為上述第三電位和上述第六電位之間的中間電位即第 七電位，上述控制電路進行工作，以使上述第一柵電極和上述第三柵 電才及電連4妄，其后，上述控制電路進行工作，以通過電切斷上述第三柵電極和 上述第一柵電極來使上述第一柵電極和上述第三4冊電極成為浮置狀態(tài)，其后，為使上述第三柵電極的電位變成第八電位，上述控制電^各 進行工作，以向上述第四柵電極供給第九電位，當上述第六電位大于上述第二電位時，上述第九電位大于上述第 四電4立， 當上述第六電位小于上述第二電位時，3h述第九電位小于上述第四電位。
12. 根據(jù)權利要求11所述的非易失性半導體存儲器件，其特征在 于，還具有形成在上述半導體襯底上的第三電荷存儲膜；形成在上述第三電荷存儲膜上的第五柵電極；以及與上述第五4冊電極相鄰而形成的第六柵電極，為使上述第五柵電極的電位成為第十電位，上述控制電路進行工 作，以〗吏上述第三柵電極和上述第五柵電極電連接，其后，上述控制電路進行工作，以通過電切斷上述第三柵電極和 上述第五柵電極來4吏上述第三柵電極和上述第五4冊電極成為浮置狀 態(tài)，為使上述第五柵電極的電位成為第十一電位，上述控制電路進行 工作，以向上述第六柵電極供給第十二電位。
13. 根據(jù)權利要求12所述的非易失性半導體存儲器件，其特征在于，在同一存儲器網(wǎng)內(nèi)配置有上述第一柵電極至上述第六柵電極， 在上述存儲器網(wǎng)內(nèi)具有除上述第一電荷存儲膜至上述第三電荷 存儲膜以外的多個第四電荷存儲膜；分別形成于各上述第四電荷存儲 膜上的各第七柵電極；以及與上述第七柵電極相鄰而形成的第八柵電 極，為使在上述存儲器網(wǎng)內(nèi)的上述第一電荷存儲膜至上述第四電荷 存儲膜中存儲的電荷量所對應的數(shù)據(jù)為相同數(shù)據(jù)，上述控制電路對上 述存儲器網(wǎng)內(nèi)的多個上述第七柵電極和第八柵電極反復進行如下工 作使上述多個第七柵電極與其他第七柵電極電連接的工作、進行電 切斷的工作、以及為了使上述第七柵電極的電位變化而使與上述第七 柵電極相鄰的上述第八柵電極的電位變化的工作。
14. 根據(jù)權利要求12所述的非易失性半導體存儲器件，其特征在于， 上述第一柵電極和上述第二柵電極包含在一個存儲器單元內(nèi)， 上述第三柵電極和上述第四柵電極包含在一個存儲器單元內(nèi)， 上述第五柵電極和上述第六柵電極包含在一個存儲器單元內(nèi)。
15. 根據(jù)權利要求14所述的非易失性半導體存儲器件，其特征在于，由上述第一柵電極和上述第二柵電極構成分裂柵式存儲器單元， 由上述第三柵電極和上述第四柵電極構成分裂柵式存儲器單元， 由上述第五柵電極和上述第六柵電極構成分裂柵式存儲器單元， 上述第一電荷存儲膜至上述第三電荷存儲膜是氮化硅膜。
16. 根據(jù)權利要求15所述的非易失性半導體存儲器件，其特征在于，上述重寫動作是擦除動作，上述第一柵電極至上述第六柵電極存 在于存儲器單元陣列區(qū)域內(nèi)，在上述存儲器單元陣列區(qū)域之外不存在 負電壓發(fā)生電路。
17. —種非易失性半導體存儲器件，其特征在于，包括 半導體襯底；形成于上述半導體襯底上的第一電荷存儲膜； 形成于上述第一電荷存儲膜上的第 一柵電極； 與上述第一柵電極相鄰而形成的第二柵電極； 形成于上述半導體襯底上的第二電荷存儲膜； 形成于上述第二電荷存儲膜上的第三柵電極； 與上述第三柵電極相鄰而形成的第四柵電極； 用于使上述第一柵電極成為浮置狀態(tài)的第一開關；以及 用于使上述第二柵電極成為浮置狀態(tài)的第二開關。
18. 根據(jù)權利要求17所述的非易失性半導體存儲器件，其特征在于，還具有用于使上述第一柵電極和上述第三柵電極電連接的第三開關。
19. 一種非易失性半導體存儲器件，包括具有位于半導體襯底上的第 一存儲器塊和第二存儲器塊的存儲器網(wǎng)， 在上述第一存儲器塊上形成有(a) 形成于上述半導體襯底上的第一電荷存儲膜；(b) 形成于上述第一電荷存儲膜上的第一存儲器柵電極；(c )隔著絕緣膜與上述第 一 存儲器柵電極相鄰而形成的第 一 控制 4冊電4及；以及(d) 具有形成在上述半導體襯底內(nèi)的第一源極區(qū)域和第一漏極 區(qū)域的第一非易失性存儲器單元，在上述第二存儲器塊上形成有(e) 形成于上述半導體襯底上的第二電荷存儲膜；(f) 形成于上述第二電荷存儲膜上的第二存儲器柵電極；(g) 隔著絕緣膜與上述第二存儲器柵電極相鄰而形成的第二控 制4冊電纟及；以及(h) 具有形成在上述半導體襯底內(nèi)的第二源極區(qū)域和第二漏極 區(qū)域的第二非易失性存儲器單元，在上述半導體襯底上形成有用于控制上述第一存儲器柵電極、上 述第一控制柵電極、上述第二存儲器柵電極和上述第二控制柵電極的 電位的控制電路，上述非易失性半導體存儲器件的特征在于，在進行上述第一非易失性存儲器單元中存儲的數(shù)據(jù)的重寫動作 時，上述控制電路進行的工作包括如下工作在對上述第一存儲器柵電極和上述第二存儲器柵電極施加同電 位的第一電位，且對上述第二控制柵電極施加第二電位之后，使上述 第二存儲器柵電極為浮置狀態(tài)，其后，利用使施加在上述第二控制柵 電極上的電位從上述第二電位變化到第三電位而產(chǎn)生的電容耦合，來 使施加于上述第二存儲器柵電極上的電位從上述第一電位變成第四 電位，其后，通過使上述第一存儲器柵電極和上述第二存儲器柵電極 電連接，來使施加在上述第一存儲器柵電極和上述第二存儲器柵電極 上的電位成為同電位的第五電位。
20. —種非易失性半導體存儲器件，在半導體襯底上具有含有多個存儲器塊的第 一存儲器網(wǎng)和含有多個存儲器塊的第二存儲器網(wǎng)，在上述第一存儲器網(wǎng)上形成有(a) 形成于上述半導體襯底上的第一電荷存儲膜；(b) 形成于上述第一電荷存儲膜上的第一存儲器柵電極；(c) 隔著絕緣膜與上述第一存儲器柵電極相鄰而形成的第一控制 牙冊電才及；以及(d )具有形成在上述半導體襯底內(nèi)的第 一 源極區(qū)域和第 一 漏極 區(qū)域的第一非易失性存儲器單元， 在上述第二存儲器網(wǎng)上形成有(e) 形成于上述半導體襯底上的第二電荷存儲膜；(f) 形成于上述第二電荷存儲膜上的第二存儲器柵電極；(g) 隔著絕緣膜與上述第二存儲器柵電極相鄰而形成的第二控 制4冊電纟及；以及(h )具有形成在上述半導體襯底內(nèi)的第二源極區(qū)域和第二漏極 區(qū)域的第二非易失性存儲器單元，在上述半導體村底上形成有用于控制上述第一存儲器柵電極、上 述第一控制柵電極、上述第二存儲器柵電極和上述第二控制柵電極的 電位的控制電路，上述非易失性半導體存儲器件的特征在于，在進行上述第一非易失性存儲器單元中存儲的數(shù)據(jù)的重寫動作 時，上述控制電路進行的工作包括如下工作在對上述第一存儲器柵電極和上述第二存儲器柵電極的電位施 加同電位的第一電位，且對上述第二控制柵電極施加第二電位之后， 使上述第二存儲器柵電極成為浮置狀態(tài)，其后，利用使施加在上述第 二控制柵電極上的電位從上述第二電位變化到第三電位而產(chǎn)生的電 容耦合，來使施加在上述第二存儲器柵電極上的電位從上述第一電位 變成第四電位，其后，通過使上述第一存儲器柵電極和上述第二存儲 器柵電極電連接，來使施加在上述第一存儲器柵電極和上述第二存儲 器柵電極上的電位成為同電位的第五電位。
全文摘要
本發(fā)明提供一種非易失性半導體存儲器件。使構成存儲器單元的柵電極為浮置狀態(tài)，使相鄰的其他柵電極的電位發(fā)生變化，利用該變化和電容耦合比對柵電極的電位進行降壓。例如還將柵電極和其他柵電極連接而進行電荷共享，然后，利用與相鄰的其他柵電極的電容耦合對另外的柵電極進行降壓，從而能夠?qū)⒘硗獾臇烹姌O的電位降壓較大。由此，能夠降低電荷泵電路的發(fā)生電壓電平。其結果是能減小電荷泵電路的規(guī)模或不需要該電路本身，能縮小芯片面積。
文檔編號H01L27/115GK101373633SQ20081013084
公開日2009年2月25日 申請日期2008年8月19日 優(yōu)先權日2007年8月24日
發(fā)明者久本大, 島本泰洋, 有金剛 申請人:株式會社瑞薩科技