專利名稱：具有高速擦除能力的能隙處理的電荷捕捉存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于閃存技術(shù)，更進(jìn)一步而言，是關(guān)于適用高速擦除與程序 化運(yùn)作的可微縮的電荷捕捉存儲器技術(shù)。
背景技術(shù)：
閃存是非易失集成電路存儲技術(shù)的一環(huán)，傳統(tǒng)閃存利用浮動?xùn)艠O存儲 單元。當(dāng)存儲裝置的密度提高，浮動?xùn)艠O存儲單元就會更加接近，相鄰浮 動?xùn)艠O中所儲存的電荷的相互影響就會成為問題。就浮動?xùn)艠O存儲單元技 術(shù)而言，上述問題限制了增加閃存密度的空間。另一種型態(tài)的閃存所采用 的存儲單元結(jié)構(gòu)，稱為電荷捕捉存儲單元，其是利用介電電荷捕捉層來取 代浮動?xùn)艠O。電荷捕捉存儲單元使用介電電荷捕捉材料，不會像浮動?xùn)艠O 技術(shù)一樣產(chǎn)生存儲單元間相互影響的問題，因此被認(rèn)為可應(yīng)用于高密度閃 存中。
典型電荷捕捉存儲單元包含F(xiàn)ET結(jié)構(gòu)的場效晶體管，其具有源極與漏 極，二者之間由溝道所分隔，同時(shí)溝道中分離出柵極，其是利用包括隧穿 介電層、電荷儲存層、與阻擋介電層在內(nèi)的介電材料堆棧而成。參照早先 稱做SONOS裝置的傳統(tǒng)設(shè)計(jì)，其源極、漏極、與溝道是形成于硅襯底(S) 中，隧穿介電層由氧化硅(0)所形成，電荷儲存層由氮化硅(N)所形 成，而阻擋介電層由氧化硅(O)形成、柵極則采用多晶硅(S)。 SONOS 裝置是利用現(xiàn)有的特定偏壓技術(shù)，以電子隧穿的方式進(jìn)行程序化，同時(shí)利 用空穴隧穿或者電子脫離捕捉的方式進(jìn)行擦除。為使擦除操作的速度可供 實(shí)際應(yīng)用，隧穿介電層必須相當(dāng)薄(小于30埃(angstrom))。然而，若采 用此種厚度，存儲單元的耐久度與電荷維持特性均遠(yuǎn)低于傳統(tǒng)浮動?xùn)艠O技 術(shù)。同時(shí)，若采用相對較厚的隧穿介電層，擦除所需的電場則會使電子由 柵極射入至阻擋介電層。電子射入造成擦除飽和(erase saturation)的現(xiàn)象， 此時(shí)電荷捕捉裝置中的電荷級層會收縮至一平衡級層上。參見美國專利
7,075,828號，名稱為"Operation Scheme with Charge Balancing Erase for Charge Trapping Non-Volatile Memory",發(fā)明人為Lue等。然而，若擦除飽 和級層過高，則完全無法擦除存儲單元，或者會使得程序化狀態(tài)和擦除狀 態(tài)之間的邊界門限過低，無法致用。
另一方面，技術(shù)研發(fā)亦朝著增進(jìn)阻擋介電層強(qiáng)度的方向邁進(jìn)，以在擦 除所需的高電場狀態(tài)下，減少電子由柵極隧穿。參見美國專利號6,912,163 "Memory Device Having High Work Function Gate and Method of Erasing Same",發(fā)明人為Zheng及其它，2005年6月28日公告；美國專利號 7,164,603" "Operation Scheme with High Work Function Gate and Charge Balancing for Charge Trapping Non-Volatile Memory", 發(fā)明人為Shih及其 它；同時(shí)參見Shin等人所發(fā)表于正DM 2003(MANOS)的"A Highly Reliable SONOS陽type NAND Flash Memory Cell with A1203 or Top Oxide"; 以及Shin等人在正EE 2005所發(fā)表的"A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit Flash EEPROMs".上述參考文件中，Shin等人所發(fā)表的第二篇論文揭露一種 SONOS型態(tài)的存儲單元，其柵極是以氮化鉭制作，而阻擋介電層則是以 氧化鋁制作(稱為TANOS裝置)；此種結(jié)構(gòu)可將隧穿介電層維持在相對較 厚的4nm。氮化鉅相對具有較高的功函數(shù)，其可阻止電子隧穿通過柵極， 同時(shí)，相對于隧穿介電層的電場而言，氧化鋁的高介電常數(shù)可將阻擋介電 層的電場降至相對較低的強(qiáng)度。Shin等人在存儲單元的擊穿電壓、氧化鋁 層的厚度、以及隧穿介電層的厚度之間，提供了一種互易調(diào)整的方法。 TANOS裝置中4nm厚的二氧化硅隧穿介電層，需要較高的擦除電壓來提 升擦除速率。欲增加擦除速率，則必須提高電壓、或者減低隧穿介電層的 厚度。為了擦除所提高的電壓，會受到擊穿電壓的局限；降低隧穿介電層 的厚度，則如上述，面臨電荷維持能力的問題。
另一方面，亦有人投入研究，希望在較低電場的擦除操作中，增進(jìn)隧 穿介電層的效能。美國專利申請?zhí)朥S 2006/0198189A1 "Non-Volatile Memory Cells, Memory Arrays Including the Same and Method of Operation Cells and Arrays", 2006年9月7日公開(稱為"BE-SONOS裝置，，)，發(fā)明 人為Lue等；Lue等人發(fā)表于正EE 2005年12月的"BE SONOS: ABand
gap Engineered SONOS with Excellent Performance and Reliability"; Wang 等人發(fā)表于正EE 2007年5月的"Reliability and Processing Effects of the Bandgap Engineered SONOS(BE-SONOS) Flash Memory";以及美國專利申 請?zhí)朥S 2006/0261401 Al "Novel Low Power Non-Volatile Memoiy and Gate Stack", 2006年11月23號公開，發(fā)明人為Bhattacharyya。
BE-SONOS技術(shù)已證實(shí)可以提供絕佳效能，克服先前技術(shù)中SONOS 型態(tài)存儲器所遭遇的擦除速率、耐久度、電荷維持能力等問題。然而，擦 除飽和的問題仍然限制裝置的操作參數(shù)，此外，當(dāng)裝置尺寸縮小，擦除飽 和的問題會更加嚴(yán)重。
先前技術(shù)著眼于高介電常數(shù)的介電物質(zhì)，例如氧化鋁。介電常數(shù)較高 的介電物質(zhì)可提高程序化與擦除的速度以提升效能，改良存儲單元的閾值 電壓的存儲窗口，同時(shí)利用降低有效氧化物的厚度EOT，來降低程序化和 擦除的操作電壓。然而，制作像氧化鋁等高介電常數(shù)物質(zhì)時(shí)，難以維持高 質(zhì)量。因此，使用高介電常數(shù)材料作為阻擋介電物質(zhì)，同時(shí)必須付出低可 靠度與低數(shù)據(jù)維持能力的代價(jià)。
因此，必須提供新的存儲器技術(shù)，以輕易制作出高質(zhì)量元件，解決先 前技術(shù)中可靠度與數(shù)據(jù)維持能力的問題，同時(shí)能夠應(yīng)用于非常微小的存儲 裝置中。
發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種阻擋介電層經(jīng)過加工的電 荷捕捉存儲單元，包含電荷捕捉元件，其通過包含金屬摻雜的氧化硅(例 如摻雜鋁的氧化硅)所構(gòu)成的阻擋介電層與柵極分離，同時(shí)通過隧穿介電 層與包含溝道的半導(dǎo)體襯底分離。阻擋介電層經(jīng)過加工，使其介電常數(shù)K 大于二氧化硅，在較佳實(shí)施例其K值位于4.5至7之間，同時(shí)與柵極材料 相互對應(yīng)，提供相對高的電子勢壘高度，例如大于2.5eV。如稍后所述， 電子勢壘高度與介電常數(shù)可通過變換具有金屬摻雜的氧化硅內(nèi)的金屬濃 度，或者選擇適當(dāng)?shù)臇艠O材料，來進(jìn)行調(diào)整，以在沒有擦除飽和的情況下， 達(dá)成快速程序化與快速擦除的功能，并提供絕佳的可靠度與電荷維持特 性。本發(fā)明同時(shí)揭露一種制作存儲單元的步驟，其中包括形成摻雜金屬的
氧化硅層作為阻擋介電層的技術(shù)。
此技術(shù)包含在本發(fā)明所揭露的存儲器中，其具有經(jīng)能隙加工的隧穿介 電層，該介電層包含多種材料所構(gòu)成的組合，并具有可忽略的電荷捕捉效 力與能帶偏移特性。能隙加工的隧穿介電層可降低裝置所需的操作電壓， 同時(shí)可啟用具有中等介電常數(shù)的阻擋介電層，以提供較佳的可靠度，但不 會大幅降低其表現(xiàn)。能帶偏移特性包含在半導(dǎo)體主體與薄層區(qū)塊的介面處 具有一相對較大的空穴隧穿勢壘高度，同時(shí)增加價(jià)帶能級，因此由該介面
到例如距離溝道表面小于2nm的第一偏移的空穴隧穿勢壘高度相對較低。 能帶偏移特性同時(shí)包含在距離溝道表面超過2nm之處的第二偏移上，提供 具有相對高電子隧穿勢壘的薄層，以利用前述相對較低的空穴隧穿勢壘高 度將該材料與電荷捕捉層區(qū)隔。
第一偏移處的價(jià)帶能級，具有足以引發(fā)空穴隧穿的電場，可使空穴隧 穿通過薄層區(qū)塊與半導(dǎo)體主體的介面與所述偏移，同時(shí)可提高偏移后的價(jià) 帶能級，使該能級足以有效去除加工隧穿介電層在偏移之后的空穴隧穿勢 壘。此結(jié)構(gòu)所引發(fā)的電場有助于空穴以高速進(jìn)行隧穿，同時(shí)在沒有電場或 者因?yàn)槠渌僮?例如由存儲單元讀取數(shù)據(jù)或者程序化相鄰存儲單元)而 引發(fā)小電場的情況下，有效地防止穿越加工隧穿介電層的漏電。
依據(jù)較佳實(shí)施例所制作的裝置中，加工的隧穿介電層包含超薄氧化硅 層Ol (例如小于15埃)，超薄氮化硅層N1 (例如小于30埃)，以及超薄 氧化硅層02 (例如小于35埃)，其可使得距離半導(dǎo)體主體的介面15埃以 下的偏移將價(jià)帶能級增加約2.6eV。 02層藉將N1層(與02層間具有第 二偏移，舉例而言距離介面約35至45埃)與電荷捕捉層分隔，并具有低 價(jià)帶能級(較高空穴隧穿勢壘)與較高傳導(dǎo)帶能級的區(qū)塊。該電場足以引 發(fā)該介面與第一偏移之間的空穴隧穿，同時(shí)提高第二偏移之后的價(jià)帶能 級，使得該能級足以有效地消除空穴隧穿勢壘；此乃因?yàn)榈诙凭嚯x該 介面的距離較遠(yuǎn)。因此，02層對于協(xié)助空穴進(jìn)行隧穿的電場不會有顯著 的影響，但卻可在低電場狀態(tài)下增進(jìn)加工隧穿介電層對于漏電流的阻擋能 力。
依據(jù)本發(fā)明較佳實(shí)施例制作的存儲裝置中的阻擋介電結(jié)構(gòu)，包含摻雜 鋁的氧化硅，其中鋁的原子百分濃度位于0.1%到50%之間，而介電常數(shù)
約為4.5至7之間。因此，該阻擋介電結(jié)構(gòu)中的電場強(qiáng)度相對低于隧穿介 電層中的電場強(qiáng)度。
此處所揭露的存儲單元實(shí)施例具有柵極，其包含多晶硅，例如N+多 晶硅，或者例如鋁等金屬。在其它實(shí)施例中，柵極包含功函數(shù)高于N+多
晶硅的材料，舉例而言可為p+多晶硅、白金、氮化鉭、或者依據(jù)功函數(shù)、 傳導(dǎo)性、與制作難易程度而選擇的其它材料。
本發(fā)明所組合的技術(shù)，包含可降低阻擋介電層中與隧穿介電層相關(guān)的 電場的技術(shù)，以及降低擦除所需電場強(qiáng)度但又可達(dá)成高速擦除而不會發(fā)生 擦除飽和的技術(shù)，使得存儲裝置可獲得較先前技術(shù)更大的存儲窗口。同時(shí)， 存儲單元可具有良好的電荷維持能力與耐用度。
存儲單元陣列與電路耦接，以施加偏壓至所選定的存儲單元，進(jìn)行讀 取、程序化、與擦除的操作。
本發(fā)明的其它特征將依據(jù)權(quán)利要求范圍以圖示及實(shí)施方式說明如下。
圖1為依據(jù)本發(fā)明的一種較佳實(shí)施例所繪制的存儲單元簡化示意圖。
圖2為隧穿介電層的能帶分析圖，其中包括低電場狀態(tài)下的能帶偏移 技術(shù)。
圖3為隧穿介電層的能帶分析圖，其中包括高電場狀態(tài)下的能帶偏移 技術(shù)。
圖4為依據(jù)本發(fā)明的一種實(shí)施例所制作的存儲單元，進(jìn)行擦除操作時(shí)
的電場強(qiáng)度示意圖。
圖5為介電常數(shù)K與氧化硅中鋁摻雜濃度原子百分比的對應(yīng)圖。
圖6為依據(jù)本發(fā)明所揭露的存儲單元所制作的NAND型存儲陣列示意圖。
圖7為本發(fā)明所揭露的存儲單元在NAND型組態(tài)下的簡化剖面示意 圖，其取樣方向垂直于字線。
圖8為本發(fā)明所揭露的存儲單元在NAND型組態(tài)下的簡化剖面示意 圖，其取樣方向平行于字線。
圖9為依據(jù)本發(fā)明的較佳實(shí)施例所制作的存儲單元與偏壓電路所設(shè)計(jì)
的集成電路存儲器方塊示意圖。
圖10為平坦能帶電壓對應(yīng)擦除偏壓時(shí)間的關(guān)系圖，其中顯示依據(jù)本 發(fā)明的一種實(shí)施例所制作，介電常數(shù)字于3.9到8之間的存儲單元的多條 擦除曲線。
圖11為平坦能帶電壓對應(yīng)擦除偏壓時(shí)間的關(guān)系圖，其中顯示依據(jù)本
發(fā)明的一種實(shí)施例所制作，在柵極/阻擋介電介面的功函數(shù)位于3至4eV 的存儲單元的多條擦除曲線。
主要元件符號說明
10、 74、 74A:溝道 10a:溝道表面 11:源極 12:漏極
13、 43:空穴隧穿層
14、 44:能帶偏移層
15、 45:絕緣層
16、 46、 77:電荷捕捉層
17、 47、 78:阻擋介電層
18、 48、 79:柵極
30、 31、 32、 33、 34、 37:能帶能量區(qū)塊 50、 51:電場 52、 53:電流 60、 62:晶體管
61-1、 61-2、 ......、 61-N-1、 61-N:存儲單元
70:半導(dǎo)體主體
71、 72、 73:源極/漏極終端
74、 75:溝道區(qū)塊
76:介電隧穿層 80、 81:堆棧
82、 83、 84:淺溝槽絕緣結(jié)構(gòu) 810:集成電路
812:存儲陣列
814:區(qū)塊選擇譯碼器
816:多條字線
818:位線譯碼器與驅(qū)動器
820:多條位線
822:總線
824:感應(yīng)放大器與數(shù)據(jù)輸入結(jié)構(gòu)
826:數(shù)據(jù)總線
828:數(shù)據(jù)輸入線
830:其它電路
832:數(shù)據(jù)輸出線
834:偏壓狀態(tài)設(shè)置器
836:電流源
BL誦1、 BL-2、 BL-3、 BL誦4:位線
WL-1、 WL-2、 ......、 Wl-N-l、 WL-N:字線
BST:區(qū)塊選擇字線 SST:源極選擇字線
具體實(shí)施例方式
以下參照圖1至圖11，以各種實(shí)施例說明本發(fā)明的實(shí)施方式。 圖1為電荷捕捉存儲單元的示意圖，其包含中等介電常數(shù)的阻擋介電
層與具有能隙加工的介電隧穿層。存儲單元包含半導(dǎo)體主體中的溝道10、 以及鄰接溝道的源極11與漏極12。
本實(shí)施例中的柵極18包含P+多晶硅，但亦可采用N+多晶硅。在其 它實(shí)施例中包含金屬、金屬化合物、或金屬與金屬化合物的組合，均可作 為柵極18的材料，例如鉑、氮化鉭、金屬硅化物、鋁、或其它金屬/非金 屬化合物。在某些應(yīng)用中，較佳實(shí)施例是采用功函數(shù)高于4.5eV的材料。 參見上述美國專利US 6,912,163號，即可知悉多種適于作為柵極終端的高 功函數(shù)材料。此種材料通常利用濺射或者物理氣相沉積或者化學(xué)氣相沉積
的技術(shù)沉積，同時(shí)可利用反應(yīng)離子刻蝕將之圖案化。
如圖l所示的實(shí)施例，介電隧穿層內(nèi)含多種材料復(fù)合的材料，包含位 于溝道10表面10a的二氧化硅第一層13作為空穴隧穿層，其是利用臨場
蒸汽產(chǎn)生技術(shù)(in-situ steam generation, ISSG)制作，同時(shí)可選擇性地利用后 沉積NO退火或在沉積過程中加入NO環(huán)境的方法，將之氮化。二氧化硅 第一層13的厚度低于20埃，較佳實(shí)施例中低于15埃。
氮化硅層14，稱為能帶偏移(bandoffsetlayer)層，位于二氧化硅第一 層13之上，舉例而言其是利用低壓化學(xué)氣相沉積(LPCVD)，較佳實(shí)施例 中利用二氯硅烷(dichlorosilane， DCS)與NH3作為前驅(qū)物在680°C的條件下 制作。在其它工藝中，能帶偏移層包含氮氧化硅，其是利用相似工藝，并 采用N20作為前驅(qū)物。氮化硅層14的厚度低于30埃，較佳實(shí)施例中低于 25埃。
二氧化硅的第二層15稱為絕緣層，位在氮化硅層14之上，舉例而言 可利用LPCVD高溫氧化物HTO沉積。二氧化硅第二層15的厚度低于35 埃，較佳實(shí)施例中介于25至35埃。稍后將參照圖2與圖3詳述介電隧穿 層的結(jié)構(gòu)。
本實(shí)施例中的電荷捕捉層16包含氮化硅，在一較佳實(shí)施例中是利用 LPCVD法制作，其厚度高于50埃，舉例而言，在本實(shí)施例中約為70埃。 亦可采用其它電荷捕捉材料與結(jié)構(gòu)，舉例而言包括氮氧化硅(SixOyNz)、 富硅氮化物、富硅氧化物，而捕捉層則包含鑲埋的納米粒子等。參見2006 年11月23日所公開，發(fā)明人為Bhattacharyya的美國專利申請?zhí)朥S 2006/0261401 Al "Novel Low Power Non-Volatile Memory and Gate Stack" 即可知悉前述的多種電荷捕捉材料。
本實(shí)施例中的阻擋介電層17包含摻雜鋁的氧化硅，其介電常數(shù)經(jīng)調(diào) 校后約在4.5至7之間。制作摻雜鋁的氧化硅，可利用化學(xué)氣相沉積(CVD) 或原子層沉積(ALD)，其中采用可提供鋁、硅、氧的前驅(qū)物，例如以 Al-
3提供鋁，以二氯硅垸SiH2Cl或四乙氧基硅甲烷 (Tetraethoxysilane)TEOS提供硅，而以>120、 02、或03提供氧。采用上述 工藝，可以形成具有極少缺陷的摻雜鋁的氧化硅，其可提供具有完美電荷 維持特性的阻擋介電層。如前述，介電常數(shù)可通過控制氧化硅中鋁的濃度
而調(diào)校。摻雜金屬的氧化硅層17的厚度，舉例而言約在5到18納米之間，
而氮化硅的電荷捕捉層16的厚度可為5到7納米之間。在另一實(shí)施例中， 摻雜鋁的氧化硅層17的厚度約為9nm。阻擋介電層的厚度與質(zhì)量與存儲 單元的可靠性高度相關(guān)，對數(shù)據(jù)維持能力的影響尤其為甚。雖然摻雜金屬 的二氧化硅可具有較高的介電常數(shù)，氧化物的品質(zhì)(舉例而言，可由晶體 結(jié)構(gòu)的缺陷數(shù)量作為指針)會隨著摻雜濃度的增加而降低。因此，必須增 加該二氧化硅層的實(shí)體厚度(較傳統(tǒng)Si02實(shí)施例厚)，以維持低漏電流。 然而，無須隨著介電常數(shù)的提升，以全等比例增加摻雜金屬的二氧化硅的 厚度。因此，即可減少氧化物厚度(EOT)，而操作鬼壓亦可降低。
在一代表性的較佳實(shí)施例中，二氧化硅的第一層13的厚度可為13埃， 能帶偏移層14可為20埃的氮化硅，絕緣層15可為25埃的二氧化硅，電 荷捕捉層16可為70埃的氮化硅，而阻擋介電層17則可為90埃的摻雜鋁 的氧化硅，其中鋁的原子百分比為10% (介電常數(shù)約5.5，而能隙接近二 氧化硅)。柵極材料可為p+多晶硅(功函數(shù)約5.1eV)。由此，可在柵極與 阻擋介電層之間形成約3.9eV的電子勢壘高度。
在本發(fā)明所揭露的其它實(shí)施例中，『調(diào)?！唤殡姵?shù)的材料，可包括 摻雜鉿的氧化硅(Hf02的介電常數(shù)約10)、摻雜鈦的硅化物(Ti02的介電 常數(shù)約60)、摻雜鐠的氧化硅(Pr203的介電常數(shù)約30)、摻雜鋯(Zr)的氧 化硅、以及摻雜鑭(La)的氧化硅。亦可采用組合金屬，舉例而言可在氧化 硅中摻雜鋁與鉿、鋁與鋯、鋁與鑭、或鋁與鉿與鑭。在某些實(shí)施例中，亦 可混合摻雜氮化物與金屬。調(diào)整氧化硅中所摻雜的金屬以及其它材料的原 子百分比濃度，即可獲得所求的介電常數(shù)，其濃度范圍可界于原子百分比 0.1至50之間。以摻雜鋁為例，摻雜的濃度對于價(jià)帶和傳導(dǎo)帶的能級幾乎 沒有影響，因?yàn)锳1203的能隙幾乎與Si02相同。
以摻雜鉿為例，摻雜濃度越高，價(jià)帶和傳導(dǎo)帶的能級就越低。然而， 在相同摻雜濃度下，摻雜鉿的氧化硅的介電常數(shù)比摻雜鋁的氧化硅高。因 此本發(fā)明亦可采用摻雜鉿的氧化硅。
就大部分摻雜金屬的氧化硅而言(除了鋁以外)，提高慘雜金屬濃度 時(shí)，傳導(dǎo)帶能級會降低，而價(jià)帶能級會增加。然而，上述范例中的介電常 數(shù)幾乎均遠(yuǎn)高于摻雜鋁的氧化硅，故摻雜鋁的氧化硅可以對電子勢壘高度
的降低進(jìn)行補(bǔ)償。摻雜金屬的氧化硅的實(shí)施例，可包含一種或多種的金屬 摻雜材料，同時(shí)可包含氮化物摻雜與金屬摻雜的組合，以針對特定應(yīng)用調(diào) 整介電常數(shù)及能隙。
柵極18的材料可為阻擋介電層提供足夠的電子勢壘高度?？勺鳛闁?極18的材料包含N+多晶硅、P+多晶硅、鈦、氮化鈦、鉭、氮化鉭、釕、 鉑、銥、二氧化釕、二氧化銥、鎢、與氮化鎢等。
摻雜10%鋁的氧化硅，介電常數(shù)約為5.5，希望獲得約3eV的勢壘高 度以達(dá)成擦除飽和Vre《2V。由于Al203的勢壘高度幾乎與Si02相同，所 以具有N+多晶硅柵極而摻雜10%鋁的氧化硅的電子勢壘高度約3.1eV。 這同時(shí)表示柵極材料的功函數(shù)必須高于4.2eV，因?yàn)镹+多晶硅柵極的功函 數(shù)約為4.3eV。因此，可作為摻雜10%鋁氧化硅的柵極材料為N+多晶硅、 P+多晶硅、鈦、氮化鈦、鉭、氮化鉭、釕、鉑、銥、二氧化釕、二氧化銥、 與、與氮化鎢等。本實(shí)施例中，較佳模式是采用P+多晶硅，因?yàn)槠浔阌?制作與進(jìn)行工藝整合，同時(shí)也因?yàn)镻+多晶硅的功函數(shù)較N+多晶硅高。依 據(jù)前文揭露的內(nèi)容，較佳實(shí)施例是選擇介電常數(shù)高于5而電子勢壘高度高 于3.2eV者。
圖2為介電隧穿結(jié)構(gòu)的傳導(dǎo)帶與價(jià)帶的能級示意圖，該結(jié)構(gòu)包含低電 場下的圖1的堆棧層13-15，而圖面顯示U型傳導(dǎo)帶與反轉(zhuǎn)U型的價(jià)帶分 布。由右側(cè)，半導(dǎo)體主體的能隙顯示于區(qū)塊30之中、空穴隧穿層的價(jià)帶 與傳導(dǎo)帶顯示于區(qū)塊31、偏移層的能隙顯示于區(qū)塊32、絕緣層的價(jià)帶和 傳導(dǎo)帶的能帶顯示于區(qū)塊33、而電荷捕捉層的價(jià)帶和傳導(dǎo)帶則顯示于區(qū)塊 34。電子是以具有負(fù)號的圓圈表示；因?yàn)閰^(qū)塊31、 32、 33三個區(qū)塊中隧 穿介電層的傳導(dǎo)帶的能級均比捕捉層高，因此電子被限制于電荷捕捉區(qū)塊 34中，而無法隧穿至溝道中的傳導(dǎo)帶。類似的電子隧穿現(xiàn)象與隧穿介電層 中U型傳導(dǎo)帶之下的區(qū)塊相關(guān)，同時(shí)與捕捉結(jié)構(gòu)能帶水平線之上到溝道能 帶的區(qū)塊相關(guān)。因此，在低電場條件下難以發(fā)生電子隧穿。相同地，區(qū)塊 30中，溝道的價(jià)帶內(nèi)的空穴被區(qū)塊31、 32、 33足夠的厚度所阻擋而無法 隧穿至電荷捕捉結(jié)構(gòu)34，同時(shí)也受到溝道介面上的高度空穴隧穿勢壘的阻 擋。類似的空穴隧穿現(xiàn)象與隧穿介電層中反轉(zhuǎn)U型價(jià)帶之下的區(qū)塊相關(guān)， 同時(shí)與溝道能帶水平線之下到電荷捕捉層能帶的區(qū)塊相關(guān)。因此，在低電
場條件下難以發(fā)生空穴隧穿。依據(jù)本發(fā)明的一種較佳實(shí)施例，空穴隧穿層 包含二氧化硅，其具有約為4.5eV的空穴隧穿勢壘高度，以防止空穴隧穿。 氮化硅中的價(jià)帶仍維持在1.9eV，低于溝道中的價(jià)帶能量。因此，隧穿介 電結(jié)構(gòu)中三個區(qū)塊31、 32、與33的價(jià)帶仍然遠(yuǎn)低于溝道30中的價(jià)帶。故 此處所揭露的隧穿層特性是由能帶偏移的特性所決定，包含在與半導(dǎo)體主 體的介面處的小區(qū)塊(薄層31)具有相對較大的空穴隧穿勢壘高度，以及 在第一偏移具有價(jià)帶能級提升區(qū)塊37，而其與溝道表面的距離少于2nm。 能帶偏移特性同時(shí)包含利用隧穿勢壘相對較高的材料制作薄層33，造成溝 道至第二偏移的價(jià)帶能級具有降低區(qū)塊38，形成反U型價(jià)帶。類似地， 可選擇利用相同的材料在傳導(dǎo)帶形成U型。
圖3顯示隧穿層31在電場約為12 MV/cm的狀況下的介電隧穿結(jié)構(gòu) 的能帶示意圖；藉此可引發(fā)空穴隧穿(在圖3中，01層厚度約為15埃)。 在此電場中，價(jià)帶自溝道表面往上傾斜。因此，在與溝道表面具有距離的 偏移中，隧穿介電結(jié)構(gòu)的價(jià)帶能級大幅增加，并且在本范例中提升到超越 溝道區(qū)塊的價(jià)帶能級的程度。因此，空穴隧穿的機(jī)率在上述斜坡與溝道中 的傳導(dǎo)帶能級之間大幅增加(如圖3中陰影處)，而在隧穿堆棧中反轉(zhuǎn)U 型的價(jià)帶內(nèi)的機(jī)率則降低。能帶偏移有效地在高電場時(shí)排除區(qū)塊32中的 偏移層阻擋功能以及區(qū)塊33中的隧穿介電層的阻擋功能，使得在電場相 對較小的情況下(例如E〈14MV/cm)能夠產(chǎn)生較大的空穴隧穿電流。
絕緣層33隔絕偏移層32與電荷捕捉層34。如此可在低電場的情況下， 有效地提高對電子與空穴的阻擋能力，以增加維持電荷的能力。
本實(shí)施例中，偏移層32必須夠薄，方可忽略其電捕捉效力。同時(shí)， 偏移層需為不導(dǎo)電的介電物質(zhì)。因此，采用氮化硅的實(shí)施例中，偏移層的 厚度應(yīng)小于30埃，而較佳實(shí)施例中應(yīng)小于25埃。
就空穴隧穿層31采用二氧化硅的實(shí)施例而言，其厚度應(yīng)小于20埃， 較佳實(shí)施例小于15埃。舉例而言，在一較佳實(shí)施例中，空穴隧穿層31為 厚度約13埃的二氧化硅，同時(shí)其經(jīng)過上述氮化處理程序，形成超薄的氮 氧化硅薄膜。
隧穿介電層可利用氧化硅復(fù)合材料、氮氧化硅、以及氮化硅，依據(jù)本 發(fā)明的實(shí)施例來制作；只要該復(fù)合材料具有所需的反轉(zhuǎn)U型價(jià)帶，同時(shí)在
與溝道表面具有距離的偏移之處的價(jià)帶能級有改變，造成有效的空穴隧 穿，即不需要在各層之間進(jìn)行精準(zhǔn)的轉(zhuǎn)換。此外，能帶偏移技術(shù)亦可采用 其它材料的組合。
介電隧穿層的敘述著眼于『空穴隧穿』而非電子隧穿，因?yàn)樵摷夹g(shù)已 解決SONOS型存儲器中必須倚賴空穴隧穿而造成的相關(guān)問題。舉例而言， 由二氧化硅組成的隧穿介電層，若其厚度夠薄，足以讓空穴在實(shí)際可應(yīng)用 的速度下進(jìn)行隧穿，會因?yàn)楹穸冗^薄而無法阻擋電子隧穿的漏電情形。然 而，此種工程的效應(yīng)同時(shí)增進(jìn)了電子隧穿的表現(xiàn)。因此，采用能帶加工技 術(shù)實(shí)質(zhì)上同時(shí)增進(jìn)了利用電子隧穿進(jìn)行程序化以及利用空穴隧穿進(jìn)行擦 除的效能。
圖4為圖1的電荷捕捉存儲結(jié)構(gòu)的柵極堆棧示意圖，顯示擦除程序中
的電場動態(tài)。柵極堆棧包含空穴隧穿層43、能帶偏移層44、以及絕緣層 45，共同組合成為存儲裝置的介電隧穿層。電荷捕捉層46顯示于隧穿介 電層之上。阻擋介電層47包含介電常數(shù)中等的絕緣層，例如摻雜鋁的二 氧化硅，以分隔電荷捕捉層46以及金屬柵極48。在擦除過程中施加偏壓 Vcj與Vw于柵極與存儲單元的溝道，可引發(fā)電場，同時(shí)造成穿越介電隧穿 層43、 44、 45的電場Etun50，以及穿越阻擋層47的電場EB51。穿越介 電隧穿層的電場ETUN50的強(qiáng)度，足以引發(fā)進(jìn)入捕捉層46的空穴隧穿電流 52。穿越阻擋介電層47的電場EB51的強(qiáng)度，相對降至低于穿越隧穿介電 層中二氧化硅的電場強(qiáng)度的程度，因?yàn)樽钃踅殡妼泳哂休^高的介電常數(shù) (約3.9/K，而3.9為二氧化硅的介電常數(shù))。由于柵極48具有足夠的電子 親和力、相對較低的電場EB51、以及阻擋介電層47的厚度設(shè)計(jì)，因此可 以有效地阻擋電子隧穿電流53，藉以形成較大的存儲窗口，卻不會造成擦 除飽和效應(yīng)。此處所揭露的存儲裝置可利用穿越柵極與半導(dǎo)體主體而夠低 的偏壓來操作，其在擦除過程中發(fā)生于隧穿介電層內(nèi)的最大電場為14 MV/cm以下，同時(shí)阻擋介電層內(nèi)有相對較低的電場。
圖5顯示多種摻雜濃度下，摻雜鋁的氧化硅的介電常數(shù)，其中介電常 數(shù)范圍落在4 8之間。摻雜鋁的氧化硅為頂部介電層的理想材料，因?yàn)?摻雜鋁的氧化硅具有較大的勢壘高度(勢壘高度不會隨著鋁的摻雜提高而 大幅降低)，同時(shí)可經(jīng)由調(diào)整取得適當(dāng)?shù)慕殡姵?shù)。在鋁原子百分比非常
低時(shí)，介電常數(shù)接近純二氧化硅的介電常數(shù)3.9。在鋁原子百分比0.1%與
50%之間時(shí)，介電常數(shù)落在約4 7之間。摻雜鋁的二氧化硅的電子隧穿勢
壘非常接近純二氧化硅，同時(shí)就算增加鋁摻雜的比例(至少在原子百分比
50%以下時(shí))，該勢壘也只會小幅降低。較佳實(shí)施例中，鋁摻雜的原子百分 比約在1%到10%之間，而介電常數(shù)約在4.5至5.5之間；由于此時(shí)材料中 的缺陷極少，而介電常數(shù)夠高、能隙夠大，因此其可組合成容易制作的柵 極材料，例如P+多晶硅。利用可調(diào)校介電常數(shù)以及高電子勢壘高度的特 性，摻雜鋁的氧化硅為此用途的理想材料，而由此制作的存儲單元可具有 相當(dāng)?shù)突蛘哓?fù)的擦除飽和門限、快速程序化與快速擦除、高電荷維持能力、 低EOT以及低操作電壓等特性。綜合上述特性，方得將存儲單元的柵極 長度縮小至非常小的尺寸，包括將柵極長度縮至50nm以下。
依據(jù)上述方法所制作的存儲單元，可納入如圖6的NAND型存儲陣 列之中。該陣列包括多個位線BL-1、 BL-2、 BL-3、 BL-4等，以及多個字
線WL-1、 WL-2、 ....... WL-N-1、 WL-N。 N個存儲單元所構(gòu)成的群組在
一個耦接至對應(yīng)位線的區(qū)塊選擇晶體管以及一個耦接至源極線的源極選 擇晶體管之間，串行連接。區(qū)塊選擇字線(BST)與一列區(qū)塊選擇晶體管 耦接，而源極選擇字線(SST)則與一列源極線連接晶體管耦接。因此，舉 例而言，圖中代表性的位線BL-2而言，區(qū)塊選擇晶體管60將一連串的存 儲單元61-1到61-N連接位線至BL-2，以響應(yīng)區(qū)塊選擇字線上的訊號BST。 序列中最后的存儲單元61-N連接至源極選擇晶體管62，其將該序列與源 極線SL耦合，以響應(yīng)源極選擇字線上的訊號SST。
在其它實(shí)施例中，存儲單元可排列成快閃存儲裝置中常用的AND型、 NOR型、或者虛擬接地型陣列。
在NAND陣列中可利用級次遞增的脈沖程序化ISPP或其它包括 Fowler Nordheim隧穿等方法進(jìn)行程序化。ISPP上采用級次施加程序化電 壓的方式，舉例而言啟始柵極偏壓約為17V，接著在各程序化級次中個別 增加0.2V。在此實(shí)施例中，施加偏壓的時(shí)間可為例如10ps。依據(jù)本技術(shù) 的其它實(shí)施例，施加脈沖的時(shí)間以及逐級增加的脈沖電壓可依據(jù)實(shí)際需要 進(jìn)行變換。此種存儲單元顯示了相對為線性的程序化特性，同時(shí)相較于先 前技術(shù)而言提供了相當(dāng)大的存儲窗口，使其特別適合利用多級程序化技術(shù)，在每個存儲單元中儲存多個位。在其它實(shí)施例中，亦采用所謂的脈沖 電壓自行增加技術(shù)進(jìn)行程序化。此外亦可依據(jù)陣列特性的兼容性，選用其 它偏壓設(shè)置。
尚可采用其它程序化偏壓技術(shù)。就NOR陣列結(jié)構(gòu)而言，包括熱電子
隧穿或者FN隧穿等方法均可作為偏壓設(shè)置，同時(shí)也可采用現(xiàn)有技術(shù)中的
其它方法。
圖7與圖8顯示上述NAND型陣列中存儲單元結(jié)構(gòu)范例，而該二圖 式分別顯示垂直字線與平行字線的方向的剖面圖。圖7包含半導(dǎo)體主體 70，其包含溝道區(qū)塊74、 75以及接觸溝道區(qū)塊的源極/漏極終端71、 72、 73。源極與漏極終端間的溝道長度為50nm以下，而在較佳實(shí)施例中溝道 長度為30nm以下。復(fù)合材料的介電隧穿層76、電荷捕捉層77、阻擋介電 層78、以及金屬柵極字線層79，分別排列在溝道區(qū)^^ 74、 75之上的堆棧 80、 81之中。
圖8顯示圖7的結(jié)構(gòu)，其是沿著平行字線的方向繪制，但堆棧與參考 數(shù)字采用與圖7相同的編號。淺溝槽絕緣(STI)結(jié)構(gòu)82、 83、 84分隔多 個序列連接的存儲單元縱行。依圖所示，溝道74的表面以及相鄰溝道74A 的表面為平面型態(tài)。該存儲裝置的制作過程，可能包含依據(jù)所需的產(chǎn)品特 性與工藝技術(shù)，在橫斷面制作凹陷(凹面)溝道表面，或者在溝道表面制 作突出表面(凸面)。隧穿介電層76以及堆棧的其余部分77、 78、 79位 于溝道表面之上，其可為平面、凹面、凸面、或者綜合型態(tài)。較佳實(shí)施例 中，STI結(jié)構(gòu)之間的溝道寬度(如82、 83)在50nm以下，而以盡量小至 STI技術(shù)所允許的寬度范圍內(nèi)為佳。
圖9顯示集成電路的簡化方塊圖，該電路包含采用阻擋介電技術(shù)的 BE-SONOS存儲單元；如前所述，其具有金屬或多晶硅柵極、經(jīng)過能隙加 工的隧穿介電層、以及摻雜鋁的氧化硅或者其它摻雜金屬的氧化硅所制作 的阻擋層。阻擋層的介電常數(shù)調(diào)整至約4.5到7之間。集成電路810包含 存儲陣列812，其制作上包含在半導(dǎo)體襯底之上，采用如前述的阻擋介電 技術(shù)的BE-SONOS存儲單元。字線(或橫列)與方塊選擇譯碼器814耦 合，同時(shí)與多條字線816及多條方塊選擇線具有電性通訊，并且沿著存儲 陣列812的橫列設(shè)置。位線(縱行)譯碼器與驅(qū)動器818與多條位線820
耦合，同時(shí)與其具有電性通訊，并且沿著存儲陣列S12的縱行排列，以對 存儲陣列812中的多個存儲單元進(jìn)行讀寫。地址是由總線822提供至字線 譯碼器與驅(qū)動器814，以及位線譯碼器818。方塊824中包含感應(yīng)放大器 以及數(shù)據(jù)輸入結(jié)構(gòu)(包含讀取、程序化、與擦除所用的電流源)，透過數(shù)據(jù) 總線826耦合至位線譯碼器818。數(shù)據(jù)是由集成電路810的輸入/輸出端， 或者其它集成電路810內(nèi)部或外部的數(shù)據(jù)源，經(jīng)過數(shù)據(jù)輸入線828提供至 方塊824的數(shù)據(jù)輸入結(jié)構(gòu)中。在所示實(shí)施例中，集成電路810內(nèi)包含其它 電路830，例如其可為通常功能的處理器，或者可為特別用途的應(yīng)用電路， 抑或?yàn)樵摯鎯卧嚵兴С侄商峁┫到y(tǒng)單芯片功能的組合模塊。數(shù)據(jù) 是由方塊824中的感應(yīng)放大器，經(jīng)數(shù)據(jù)輸出線832傳送到集成電路810或 者其它集成電路810內(nèi)部或外部的數(shù)據(jù)終端。
陣列812可為NAND陣列、AND陣列、或NOR陣列，其可依據(jù)用 途而定。相當(dāng)大的存儲窗口可支持各個存儲單元儲存多個位，因此存儲裝 置中可包含多位感應(yīng)放大器。
本實(shí)施例包含一控制器，其利用偏壓狀態(tài)設(shè)置器834控制偏壓設(shè)置所 供給的電壓以及電流源836，例如讀取、程序化、擦除、擦除驗(yàn)證、與程 序化驗(yàn)證的電壓，或者字線與位線的電流，以及利用存取控制過程控制字 線/來源線的操作?？刂破?34可為現(xiàn)有技藝中的特殊用途邏輯電路。在其 它實(shí)施例中，控制器834包含通常用途的處理器，其可設(shè)置于相同的集成 電路上，并執(zhí)行計(jì)算機(jī)程序以控制裝置的運(yùn)作。又在其它實(shí)施例中，控制 器834亦可為特殊用途邏輯電路與通常用途處理器的組合。
圖10為平坦能帶電壓(與存儲單元的閾值電壓相關(guān))與擦除偏壓時(shí) 間的關(guān)系圖，其顯示依據(jù)本發(fā)明一種實(shí)施例所制作的存儲單元在多種偏壓 下的多條仿真擦除曲線；該實(shí)施例中存儲單元具有隧穿介電層，而其中包 含溝道表面13埃厚的二氧化硅作為隧穿(01)層，20埃厚的氮化硅作為偏 移層(Nl)， 25埃厚的二氧化硅作為絕緣層(02)， 70埃厚的氮化硅作為 電荷捕捉層(N2)，卯埃厚的摻雜鋁的氧化硅作為阻擋介電層(03，其介 電常數(shù)調(diào)整如圖示)，以及P+多晶硅柵極。在這些實(shí)施例中，溝道是存于 襯底上，因此柵極電壓Vc代表穿越堆棧的電壓。仿真時(shí)所用的柵極介面 的電子勢壘高度約為3.6eV。本圖繪示Vc為-18V時(shí)的擦除速度，其中介
電常數(shù)位于3.9至8之間，而純氧化鋁的介電常數(shù)為8。采用此種結(jié)構(gòu)可 以獲得相當(dāng)高的擦除速率，其可抑制擦除飽和的能級以及提供良好的數(shù)據(jù) 維持能力。
圖11顯示如同圖IO所述的存儲單元的平坦能帶電壓對應(yīng)擦除偏壓時(shí)
間的模擬圖，假設(shè)其介電常數(shù)為5，但其具有介于3eV至4eV之間的多個 電子勢壘高度。在同樣為-18V的偏壓之下，勢壘高度較高的存儲單元抑制 擦除飽和的能力較佳。P+多晶硅以及純二氧化硅的電子勢壘高度約為 3.6eV。圖10的模擬揭露了在勢壘高度大于3.2eV而中等介電常數(shù)的頂部 介電層的介電常數(shù)大于5時(shí)，擦除飽和可抑制到VFB小于-2V的程度。由 此顯示了兩個影響擦除飽和的因子一即勢壘高度與介電常數(shù)。勢壘高度為 阻擋介電層中價(jià)帶與傳導(dǎo)帶能帶能級的函數(shù)，以與柵極材料的功函數(shù)的函 數(shù)。這些參數(shù)與穿越隧穿介電堆棧以進(jìn)行擦除所需的電場強(qiáng)度相互對應(yīng)， 以建立擦除飽和級層。
上述實(shí)施例是采用N溝道裝置，其源極與漏極均^^雜N型的雜質(zhì)。 此外亦可采用P溝道裝置，將其源極與漏極摻雜P型的雜質(zhì)。
上述實(shí)施例采用具有平坦或平面溝道表面的裝置，但亦可采用非平面 結(jié)構(gòu)，包括圓柱狀的溝道表面，鰭狀溝道，或者凹陷溝道等。
上述實(shí)施例采用電荷儲存堆棧，造成溝道表面上的隧穿層與阻擋介電 層與柵極鄰接。在其它實(shí)施例中，可反轉(zhuǎn)電荷儲存堆棧，使得隧穿層和柵 極終端鄰接，而阻擋介電層位于溝道表面上。
本發(fā)明的內(nèi)容參照圖示與較佳實(shí)施例揭露如上，惟應(yīng)理解為上述范例 非用以限制本發(fā)明的范疇?，F(xiàn)有技藝之人依據(jù)上述內(nèi)容進(jìn)行的修改與組 合，均落入本發(fā)明的范疇以及權(quán)利要求范圍之中。
權(quán)利要求
1、一種電荷捕捉存儲器，包含多個存儲單元所組成的一陣列，其特征在于，該陣列中的各存儲單元分別包含 一介電層堆棧包含一隧穿介電層；一電荷捕捉介電層位于該隧穿介電層之上；一阻擋介電層位于該電荷捕捉介電層之上，該阻擋介電層包含一摻雜金屬的介電材料，其介電常數(shù)介于4.5至7之間。
2、 根據(jù)權(quán)利要求1所述的存儲器，其特征在于，各該存儲單元更包 含一半導(dǎo)體襯底，其具有一溝道表面的一溝道，該溝道鄰接至一源極與一 漏極，該介電層堆棧位于一柵極與該溝道表面之間。
3、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該柵極與該阻擋介 電層之間的一電子勢壘高度大于3eV。
4、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該隧穿介電層包含 多種材料的一組合，其具有可忽略的電荷捕捉效力，同時(shí)其設(shè)置可在該溝 道表面附近建立一相對低的價(jià)帶能級、在該溝道表面上的一第一偏移造成 一價(jià)帶能級增加、以及在距離該溝道表面超過2nm的一第二偏移造成一價(jià) 帶能級減低。 、
5、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，更包含一電路，與該存儲單元陣列耦接，以施加偏壓至所選定的該存儲單元， 以進(jìn)行讀取、寫入、擦除操作，包含跨越該柵極與該半導(dǎo)體襯底的偏壓以 引發(fā)一電場，以造成空穴隧穿經(jīng)過該隧穿介電層。
6、 根據(jù)權(quán)利要求1所述的存儲器，其特征在于，在該摻雜金屬的介 電材料內(nèi)的金屬，包含一原子百分濃度落在0.1%至50%之間的鋁。
7、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該隧穿介電層位于 該溝道表面上，而該柵極包含一金屬、 一金屬化合物、一 N+摻雜的多晶 硅或者一P+摻雜的多晶硅。
8、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該隧穿介電層包含 一第一氧化硅層鄰接該溝道，并具有一厚度低于20埃， 一低勢壘高度層 位于該第一氧化硅層之上，其具有一空穴隧穿勢壘高度低于3eV，以及一 絕緣層將該低勢壘高度層與該電荷捕捉介電層隔絕。
9、 根據(jù)權(quán)利要求8所述的存儲器，其特征在于，該第一氧化硅層的 厚度為15埃以下。
10、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該隧穿介電層包含 一第一氧化硅層鄰接該溝道，并具有一厚度為20埃以下， 一氮化硅層位 于該第一氧化硅層之上，其具有一厚度為30埃以下，以及一氧化硅層位 于該氮化硅層之上，其具有一厚度為35埃以下。
11、 根據(jù)權(quán)利要求2所述的存儲器，其特征在于，該隧穿介電層位于 該溝道表面之上，同時(shí)該阻擋介電層的一電子勢壘高度大于3eV;或者該隧穿介電層位于該溝道表面之上，同時(shí)該阻擋介電層的一電子勢壘 高度大于3.2eV而該介電常數(shù)大于5。
12、 一種電荷捕捉存儲器，包含多個存儲單元所組成的一陣列，其特 征在于，各該存儲單元包含一半導(dǎo)體襯底包含具有一溝道表面的一溝道；一隧穿介電層位于該溝道表面之上，包含一第一氧化硅層鄰接于該溝 道，其具有一厚度為20埃以下， 一氮化硅層位于該第一氧化硅層之上， 其具有一厚度為30埃以下，以及一氧化硅層位于氮化硅層之上，其具有 一厚度為35埃以下；一電荷捕捉層位于該隧穿介電層之上，其包含氮化硅，并且具有一厚 度為50埃以上；一阻擋介電層位于該電荷捕捉層之上，該阻擋介電層包含一摻雜鋁的 二氧化硅，其中鋁摻雜具有一原子百分比濃度位于0.1%至50%之間；以及一柵極位于該阻擋介電層上。
13、 根據(jù)權(quán)利要求12所述的存儲器，其特征在于，該阻擋介電層的 介電常數(shù)大于5，同時(shí)該柵極包含P+多晶硅。
14、 一種制作一電荷捕捉存儲器的方法，其特征在于，其步驟包含 提供一半導(dǎo)體襯底，包含位于該半導(dǎo)體襯底上的一溝道，該溝道具有一溝道表面、以及鄰接于該溝道的一源極終端與一漏極終端； 形成一柵極；形成一介電堆棧于該溝道表面與該柵極之間，包含形成一隧穿介電層；形成一電荷捕捉介電層；以及形成一阻擋介電層，該阻擋介電層包含 一摻雜金屬的二氧化硅，其具有一介電常數(shù)介于4.5至7之間。
15、 根據(jù)權(quán)利要求14所述的方法，其特征在于，位于該柵極與該阻 擋介電層之間的一電子勢壘高度大于3eV。
16、 根據(jù)權(quán)利要求14所述的方法，其特征在于，該隧穿介電層包含 多種材料所構(gòu)成的一組合，其具有可忽略的電荷捕捉效力，同時(shí)其設(shè)置可 在該溝道表面附近建立一相對低的價(jià)帶能級、在該溝道表面上的一第一偏 移造成一價(jià)帶能級增加、以及在距離該溝道表面超過2nm的一第二偏移造 成一價(jià)帶能級減低。
17、 根據(jù)權(quán)利要求14所述的方法，其特征在于，該摻雜金屬的二氧 化硅內(nèi)的金屬，包含一原子百分濃度落在0.1%至50%之間的鋁。
18、 根據(jù)權(quán)利要求14所述的方法，其特征在于，該隧穿介電層位于 該溝道表面上，以及該柵極包含一金屬、 一金屬化合物、一 N+慘雜的多 晶硅或者一 P+慘雜的多晶硅。
19、 根據(jù)權(quán)利要求14所述的方法，其特征在于，該隧穿介電層包含 一第一氧化硅層鄰接該溝道，并具有一厚度低于20埃， 一低勢壘高度層 位于該第一氧化硅層之上，其具有一空穴隧穿勢壘高度低于3eV，以及一 絕緣層將該低勢壘高度層與該電荷捕捉介電層隔絕。
20、 根據(jù)權(quán)利要求19所述的存儲器，其特征在于，該第一氧化硅層 的厚度為15埃以下。
21、 根據(jù)權(quán)利要求14所述的方法，其特征在于，該隧穿介電層包含 一第一氧化硅層鄰接該溝道，并具有一厚度為20埃以下， 一氮化硅層位 于該第一氧化硅層之上，其具有一厚度為30埃以下，以及一氧化硅層位 于該氮化硅層之上，其具有一厚度為30埃以下。
22、 根據(jù)權(quán)利要求14所述的方法，其特征在于，該阻擋介電層的一 電子勢壘高度大于3eV;或者該阻擋介電層的一電子勢壘高度大于3.2eV而該介電常數(shù)大于5 。
全文摘要
本發(fā)明公開了一種具有高速擦除能力的能隙處理的電荷捕捉存儲單元，包含一電荷捕捉元件，其是通過阻擋層與柵極分隔，該阻擋層為摻雜金屬而中等介電常數(shù)的二氧化硅，例如摻雜鋁的氧化硅；同時(shí)該電荷捕捉元件也通過能隙工程的隧穿介電層與半導(dǎo)體襯底分隔。
文檔編號H01L21/28GK101364602SQ200810145168
公開日2009年2月11日 申請日期2008年8月4日 優(yōu)先權(quán)日2007年8月9日
發(fā)明者呂函庭, 廖健瑋, 賴升志 申請人:旺宏電子股份有限公司